CN1288757C - 半导体器件和半导体存储器件 - Google Patents

半导体器件和半导体存储器件 Download PDF

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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices

Abstract

一种半导体存储器件，包括：在围绕以阵列方式设置的多个存储单元的区域中设置的多个N沟道MOS晶体管，设置间隔取决于所述多个存储单元的间隔，所述多个N沟道MOS晶体管用于驱动所述多个存储单元；和多个虚设晶体管32-j，每个都形成在多个N沟道MOS晶体管30-k中的两个相邻晶体管之间，以便与相邻的N沟道MOS晶体管30共享扩散层，并且每个都具有提供电压的栅电极，用于电绝缘这些相邻的晶体管30-k。

Description

半导体器件和半导体存储器件
技术领域
本发明涉及半导体器件，更具体地说，涉及其中结构相同的多个元件被设置为阵列的半导体器件。
背景技术
图13是表示常规的静态随机存取存储器(SRAM)结构的方框图。下面参考图13描述该常规的SRAM。
图13所示的SRAM包括存储单元阵列1001、第二虚设存储单元阵列行1002、第二虚设存储单元阵列列1003、第一虚设存储单元阵列行1004、第一虚设存储单元阵列列1005、字驱动器块1006、行解码器块1007、开关块1012和读出放大器块1015。
存储单元阵列1001、第二虚设存储单元阵列行1002、第二虚设存储单元阵列列1003、第一虚设存储单元阵列行1004和第一虚设存储单元阵列列1005具有图14所示的结构。具体地说，在存储单元阵列1001中，在高度方向交替设置256个位线BL[f](f为从0到255的整数)和256个反相位线NBL[f]，同时在宽度方向设置128个字线WL[w](w为从0到127的整数)。将存储单元MC设置为阵列，每个存储单元MC设置在具有相同f值的位线BL[f]和反相位线NBL[f]之间。
而且，存储单元阵列1001被第二虚设存储单元阵列行1002、第二虚设存储单元阵列列1003、第一虚设存储单元阵列行1004和第一虚设存储单元阵列列1005环绕。第二虚设存储单元阵列行1002、第二虚设存储单元阵列列1003、第一虚设存储单元阵列行1004和第一虚设存储单元阵列列1005每个都包括不工作的虚设存储单元D1和D2。虚设存储单元D1和D2连接到一组虚设位线DBL[0]和反相的虚设位线DNBL[0]、一组虚设字线DWL[2]和DWL[3]以及一组虚设位线DBL[1]和反相的虚设位线DNBL[1]中的任一组。
如图13所示，字驱动器块1006放置在图14所示第一虚设存储单元阵列列1005的左侧。此外，行解码器块1007放置在字驱动器块1006的左侧。图15说明了行解码器块1007和字驱动器块1006的结构。
如图15所示，行解码器块1007具有设置在其内的多个行解码器。字驱动器块1006配置有对应于行解码器的多个字驱动器40-k(k为从1到128的整数)。每个字驱动器40-k是由一个N沟道MOS晶体管30-k和一个p沟道MOS晶体管31-k构成的互补型MOS(MOS)反相器。每个字驱动器40-k将所连接的字线WL[w]转换为高或者低电平。
这里，参考图16，下面描述字驱动器块1006中晶体管的设置。图16示出了字驱动器块1006中N沟道MOS晶体管30-k和P沟道MOS晶体管31-k的设置。在图16中，阴影示出的矩形部分每个都代表晶体管扩散层，而空的矩形部分每个都代表栅电极。
如图16所述，在宽度方向上，N沟道MOS晶体管30-k和P沟道MOS晶体管31-k并排设置。而且，成对的一个N沟道MOS晶体管30-k和一个P沟道MOS晶体管31-k在高度方向的设置间隔近似等于存储单元阵列1001中设置的存储单元MC在高度方向的设置间隔。
下面描述开关块1012和读出放大器块1015。如图13所示，开关块1012放置在第一虚设存储单元阵列行1004的下侧，读出放电器1015放置在开关块1012的下侧。图17示出了开关块1012和读出放大器块1015的电路结构。
纵向穿过该存储单元阵列1001设置的256个位线BL[f]和256个反相位线NBL[f]一直延伸到开关块1012的内部。在开关块1012中，形成512个P沟道MOS晶体管51-n(n为从1到512的整数)和512个N沟道MOS晶体管51-n。每个位线BL[f]和反相的位线NBL[f]都与一个P沟道MOS晶体管50-n和一个N沟道MOS晶体管51-n连接，以便形成开关60-s(s为从1到512的整数)。
而且，每个开关60-s都与延伸到读出放大器块1015内部的数据线DL[p](p为从0到127的整数)和反相的数据线NDL[p]连接。因此，总共设置了128个数据线DL[p]和128个反相的数据线NDL[p]。此外，在读出放大器块1015中，形成了256个P沟道MOS晶体管52-m(m为从1到256的整数)和256个N沟道MOS晶体管53-m。每个数据线DL[p]和反相的数据线NDL[p]都连接到形成读出放大器70-r(r为从1到128的整数)的两个P沟道MOS晶体管52-m和两个N沟道MOS晶体管53-m。
图18示出了在开关块1012和读出放大器块1015中晶体管的设置。在开关块1012中，在高度方向上设置了成对的P沟道MOS晶体管50-n和N沟道MOS晶体管51-n。在图18中，这些P沟道MOS晶体管50-n和N沟道MOS晶体管51-n对在宽度方向的设置间隔近似等于在宽度方向上存储单元MC的设置间隔。
而且，在读出放大器块1015中，在高度方向上设置成对的P沟道MOS晶体管52-m和N沟道MOS晶体管53-m。这里，包含在读出放大器块1015中的P沟道MOS晶体管52-m和N沟道MOS晶体管53-m的对数是包含在开关块1012中的P沟道MOS晶体管50-n和N沟道MOS晶体管51-n的对数的一半。读出放大器块1015中的一对P沟道MOS晶体管52-m和N沟道MOS晶体管53-m提供给开关块1012中的每隔一对的P沟道MOS晶体管50-n和N沟道MOS晶体管51-n。具体地说，如图18所示，在一对P沟道MOS晶体管50-n和N沟道MOS晶体管51-n的下侧放置一对P沟道MOS晶体管52-m和N沟道MOS晶体管53-m，其中n是偶数。
如上所述，在常规的存储器中，在字驱动器块1006、行解码器块1007、开关块1012和读出放大器块1015中的晶体管的间隔取决于存储单元阵列1001中的存储单元的间隔。而且，将上述结构应用于存储器的各个元件，可以将数据写入存储单元或者从存储单元读出数据。在日本专利特开No.2001-344989(第9页，图1)中举例公开了这种常规的存储器。
这里，对于图16和18所示的N沟道MOS晶体管30-k、51-n和53-m以及P沟道MOS晶体管31-k、50-n和52-m的扩散层来说，相邻的扩散层通过“浅沟槽隔离”(STI)而被隔离。这样，当相邻的扩散层通过STI隔离时，在用于隔离的氧化物膜和扩散层之间出现大的应力，由此在氧化物膜和扩散层之间的界面附近产生大量缺陷。在栅电极附近具有这些缺陷，会降低流过N沟道MOS晶体管的电流。然而，这些缺陷的出现在常规技术中不会引起很大的问题，这是因为在图16和18所示的从栅电极到扩散层端部的距离La相当长。
然而，近年来，如晶体管等元件的精细制造已经迅速发展。而且，在存储器等的设计中，通常使用设计标准的最小值或者接近最小值的值。因此，与常规技术相比，已经缩短了图16和18所例示的N沟道MOS晶体管30-k、51-n和53-m中从栅电极到扩散层端部的距离La。这样，在缩短了从栅电极到扩散层端部的距离La的情况下，N沟道MOS晶体管30-k、51-n和53-m中的电流更明显地减小了，由此使该存储器的工作不稳定。
上述问题例如可以通过增加从N沟道MOS晶体管的栅电极到扩散层端部的距离来解决。这样使其能够防止由于在氧化物膜和扩散层之间界面附近的应力引起的缺陷而导致流过N沟道MOS晶体管的电流量减小。
然而，当栅电极与扩散层端部之间的距离增加时，也增加了晶体管的间距。这样阻碍了半导体存储器件小型化。
此外，如上所述，字驱动器块1006、读出放大器块1015和开关块1012中的晶体管的间距取决于存储单元阵列中的存储单元的间距。例如，字驱动器块1006中的N沟道MOS晶体管30-k的设置间隔近似等于存储单元阵列中的存储单元MC的设置间隔。因此，当从N沟道MOS晶体管30-k的栅电极到扩散层端部的距离增加时，N沟道MOS晶体管的间隔与存储单元MC的间隔不再匹配。
发明内容
因此，本发明的目的是稳定半导体器件的电路操作，并且使这种半导体器件小型化，在该半导体器件中存储元件被设置在阵列中并且由规则设置的大量晶体管环绕。
根据本发明的半导体存储器件包括：在围绕设置在阵列中的多个存储单元的区域中、以取决于多个存储单元间隔的间隔设置的多个晶体管，所述多个晶体管用于驱动所述多个存储单元；和多个虚设晶体管，每个虚设晶体管都形成在多个晶体管的两个相邻晶体管之间，以便与相邻的晶体管共享扩散层，并且每个虚设晶体管都具有提供电压的栅电极，用于电绝缘相邻的晶体管。优选的是，所述多个晶体管是N沟道MOS晶体管。
在围绕设置在阵列中的多个存储单元的区域中，可以平行于所述多个N沟道MOS晶体管设置多个P沟道MOS晶体管。这里，优选的是，位于多个N沟道晶体管的设置端部的N沟道MOS晶体管具有比位于所述多个P沟道晶体管的设置端部的P沟道MOS晶体管的扩散层更长的扩散层。而且，可以在位于所述端部处的N沟道MOS晶体管的外侧形成至少一个虚设晶体管。
这里，可以在第一矩形区中以阵列方式设置多个存储单元。而且，半导体存储器件可以进一步包括设置成围绕第一矩形区的边的多个不工作的虚设存储单元。此外，可以在第二矩形区中设置多个N沟道MOS晶体管，第二矩形区与其中设置了多个虚设存储单元的虚设存储单元区相邻，并且具有与第一矩形区的一个边对应的一个边。此外，位于第二矩形区中的N沟道MOS晶体管的设置端部的N沟道MOS晶体管可以具有延伸到第三区的有源区，所述第三区与包括多个N沟道MOS晶体管的第二矩形区接触，并与该虚设存储单元区的一边的一部分接触。此外，可以在延伸到第三区的有源区上形成至少一个虚设晶体管。
这里，多个N沟道MOS晶体管和多个P沟道MOS晶体管可以通过浅沟槽隔离(STI)被分别隔离。
所述多个N沟道MOS晶体管和所述多个P沟道MOS晶体管可以用于字驱动器，字驱动器用于驱动多个字线，所述多个字线用于选择设置在阵列中的一行存储单元。在这种情况下，所述多个N沟道MOS晶体管之一和所述多个P沟道MOS晶体管之一形成CMOS反相器。而且，CMOS反相器的输出与字线和虚设晶体管之一的扩散层耦连。
此外，所述多个N沟道MOS晶体管和所述多个P沟道MOS晶体管之一可以用于多个开关，用于驱动多个位线，这些位线用于从所述多个存储单元读取信号。在这种情况下，通过将所述N沟道MOS晶体管之一的扩散层和所述P沟道MOS晶体管之一的扩散层连接到一起、并且通过信号线连接所述N沟道MOS晶体管之一的栅极和所述P沟道MOS晶体管之一的栅极来构成每个开关。
此外，所述多个N沟道MOS晶体管和所述多个P沟道MOS晶体管可以用于多个读出放大器，这些读出放大器放大从所述多个存储单元读取的信号。在这种情况下，设置每个虚设晶体管以便连接包含在相邻读出放大器中的N沟道MOS晶体管的扩散层。此外，可以将每个虚设晶体管的扩散层连接到由读出放大器放大的信号所输出到的信号线。
通过下面结合附图详细描述本发明，本发明的这些和其它目的、特征、方案和优点将变得更加显而易见。
附图的简要说明
图1是表示根据本发明的半导体存储器件结构的方框图；
图2表示出根据本发明的半导体存储器件的行解码器块和字驱动器块的电路结构图；
图3表示出字驱动器块中的晶体管设置图；
图4是表示字驱动器块中的N沟道MOS晶体管结构的剖面图；
图5表示出根据本发明的半导体存储器件的开关块和读出放大器块的电路结构图；
图6是表示开关块和读出放大器块的电路结构的放大图；
图7表示出了开关块中晶体管的设置图；
图8表示出了读出放大器块中晶体管的设置图；
图9是表示开关块中的N沟道MOS晶体管结构的剖面图；
图10是表示读出放大器块中的N沟道MOS晶体管结构的剖面图；
图11表示出在字驱动器块和第一及第二虚设字块中的晶体管的另一示例设置图；
图12表示出字驱动器块、第一及第二虚设字块、行解码器块和第一及第二虚设行解码器块的另一示例电路结构图；
图13是表示常规半导体存储器件的结构方框图；
图14表示出了常规半导体存储器件的存储单元阵列、第一和第二虚设存储单元阵列列以及第一和第二虚设存储单元阵列行的结构图：
图15表示出了常规的行解码器块和常规的字驱动器块的电路结构图；
图16表示出了常规的字驱动器块中晶体管的设置图；
图17表示出了常规的开关块和常规的读出放大器块的电路结构图；及
图18表示出了在常规的开关块和常规的读出放大器块中晶体管的设置图。
具体实施方式
参考附图，下面描述根据本发明的半导体存储器件。图1是表示根据本实施例的半导体存储器件的整个结构的方框图。图1所示的半导体存储器件是32位静态随机存取存储器(SRAM)。
图1所示的半导体存储器件包括存储单元阵列1、第二虚设存储单元阵列行2、第二虚设存储单元阵列列3、第一虚设存储单元阵列行4、第一虚设存储单元阵列列5、字驱动器块6、行解码器块7、第一虚设字驱动器块8、第二虚设字驱动器块9、第一虚设行解码器块10、第二虚设行解码器块11、开关块12、第一虚设开关块13、第二虚设开关块14、读出放大器块15、第一虚设读出放大器块16、第二虚设读出放大器块17和控制电路18。
图14表示出了存储单元阵列1、第二虚设存储单元阵列行2、第二虚设存储单元阵列列3、第一虚设存储单元阵列行4和第一虚设存储单元阵列列5的结构。在图14中，MC代表存储单元，D1代表在行方向上设置的不工作的虚设存储单元，D2代表在列方向上设置的不工作的虚设存储单元。
如图14所示，在存储单元阵列1中，256个位线BL[f](f为从0到255的整数)和256个反相位线NBL[f]在高度方向上交替设置，而128个字线WL[w](w为从0到127的整数)在宽度方向设置。以阵列方式设置存储单元MC，每个存储单元都放置在具有相同f值的位线[f]和反相的位线[f]之间。
而且，存储单元阵列1具有矩形形状，其四个侧边由第二虚设存储单元阵列行2、第二虚设存储单元阵列列3、第一虚设存储单元阵列行4和第一虚设存储单元阵列列5环绕。第二虚设存储单元阵列行2、第二虚设存储单元阵列列3、第一虚设存储单元阵列行4和第一虚设存储单元阵列列5每个都包括不工作的虚设存储单元D1和D2。虚设存储单元D1和D2与一组虚设位线DBL[0]和反相的虚设位线DNBL[0]、一组虚设字线DWL[2]和DWL[3]、一组虚设字线DWL[0]和DWL[1]以及一组虚设位线DBL[1]和反相的虚设位线DNBL[1]中的任意一组连接。
如图1所示，字驱动器块6位于第一虚设存储单元阵列列5的左侧，行解码器块7位于字驱动器块6的左侧。字驱动器块6和行解码器7形成包括两个侧边的矩形区域，每个侧边都等于存储单元阵列的一个侧边。参考图2，下面描述字驱动器块6和行解码器块7的电路结构。
行解码器块7基于输入的行地址进行解码，以选择相关存储单元的字线WL[w]。如图2所示，行解码器块7包括128个NAND(与非)电路20-c(c为从1到128的整数)。为每个字线WL[w]提供一个NAND电路20-c。为每个NAND电路20-c提供行地址信号RAD1和RAD2。形成对的两个相邻的NAND电路20-C被提供一个行地址信号RAD2。
字驱动器块6基于从行解码器块7输出的信号驱动与相关的存储单元MC连接的字线WL[w]。字驱动器块6包括对应于字线WL[w]的128个字驱动器45-k(k为从1到128的整数)。每个字驱动器45-k包括由一个N沟道MOS晶体管30-k和一个P沟道MOS晶体管31-k构成的CMOS反相器以及一个N沟道MOS晶体管32-j(j为从1到128的整数)，其中的N沟道MOS晶体管30-k和P沟道MOS晶体管31-k具有与相关的字驱动器45-k相同的k值。形成一个字驱动器45-k的每个CMOS反相器都使用于输出到相关字线WL[w]的相关NAND电路20-c的输出值反相。
接着，参考图2详细描述字驱动器块6的电路结构。注意，在图2中，字母S代表源极，同时字母D代表漏极。例如，与字线WL[0]连接的CMOS反相器包括N沟道MOS晶体管30-1和P沟道MOS晶体管31-1。在P沟道MOS晶体管31-1的源极施加具有预定幅度的电源电压。而且，N沟道MOS晶体管30-1的源极接地。N沟道MOS晶体管30-1的栅极和P沟道MOS晶体管31-1的栅极彼此连接，并且进一步连接到NAND电路20-1的输出部分。N沟道MOS晶体管30-1的漏极和P沟道MOS晶体管31-1的漏极彼此连接，并且进一步连接到字线WL[0]。而且，N沟道MOS晶体管32-1的漏极连接N沟道MOS晶体管30-1和P沟道MOS晶体管31-1的漏极。N沟道MOS晶体管32-1的栅极和源极接地，使得N沟道MOS晶体管32-1不工作。
注意，为了容易地描述每个晶体管的连接状态，在上面使用了源极和漏极。然而，实际上，每个扩散层并不固定为源极或者漏极。
具有上述电路结构的字驱动器块6具有配置在其内的、以下面参考图3描述的方式设置的若干个晶体管。图3示出了N沟道MOS晶体管30-k和32-j以及P沟道MOS晶体管31-k的设置。在图3中，每个中空的矩形部分代表相关晶体管的栅极，而每个具有阴影线的矩形部分代表一个扩散层。
首先，在图3所示的字驱动器块6中描述了设置在右列的P沟道MOS晶体管31-k。在高度方向设置P沟道MOS晶体管31-k，每个栅极的长度方向都定向在宽度方向。而且，P沟道MOS晶体管31-k的设置间隔等于在高度方向设置在存储单元阵列1中的存储单元MC的设置间隔。
同样，在高度方向设置形成CMOS反相器的每个N沟道MOS晶体管30-k，每个栅极的长度方向都定向在宽度方向。而且，P沟道MOS晶体管30-k的设置间隔等于在高度方向设置在存储单元阵列1中的存储单元MC的设置间隔。如图3所示，在两个相邻设置的N沟道MOS晶体管30-k之间设置一个N沟道MOS晶体管32-j，其扩散层与这些相邻的N沟道MOS晶体管30-k共享。
图4是图3所示的X-X’线处的结构设置的截面图。下面参考图4描述N沟道MOS晶体管30-k和N沟道MOS晶体管32-j之间的关系。如图4所示，交替设置形成CMOS反相器的每个N沟道MOS晶体管30-k和不工作的N沟道MOS晶体管32-j。在N沟道MOS晶体管30-k和32-j中，那些彼此相邻的晶体管共享扩散层(源极或者漏极)。每个N沟道MOS晶体管30-k的源极接地，每个不工作的N沟道MOS晶体管32-j的栅极接地。这与每个不工作的N沟道MOS晶体管32-j的源极和栅极接地的事实相应。这样，在两个相邻的N沟道MOS晶体管30-k之间设置一个N沟道MOS晶体管32-j并且N沟道MOS晶体管32-j的源极和栅极接地的情况下，能够防止电流流过相邻的N沟道MOS晶体管30-k。因此，在不通过STI进行隔离的情况下，也可以使相邻的N沟道MOS晶体管30-k彼此电绝缘。
如图3所示，N沟道MOS晶体管30-1的扩散层的源极延伸到第二虚设字驱动器块9的内部。同样，N沟道MOS晶体管30-128的扩散层的漏极延伸到第一虚设字驱动器块8的内部。因此，从位于字驱动器块6一端的N沟道MOS晶体管30-1的栅极到相关扩散层端部的距离La以及从位于其另一端的N沟道MOS晶体管30-128的栅极到相关扩散层端部的距离Lb都比任何其它N沟道MOS晶体管30-2至30-127的每个扩散层的长度长。因此，即使当在N沟道MOS晶体管30-1和30-128之每个的扩散层侧面通过STI形成绝缘体膜时，这些N沟道MOS晶体管30-1和30-128也不会受到由出现在扩散层和STI绝缘体膜之间界面处的应力而引起缺陷的影响。
注意，从图3所示的N沟道MOS晶体管30-1的栅极到扩散层端部的距离La至少比从相邻的P沟道MOS晶体管31-1的栅极到扩散层端部的距离Lx长。而且，从N沟道MOS晶体管30-128的栅极到扩散层端部的距离Lb至少比从相邻的P沟道MOS晶体管31-128的栅极到扩散层端部的距离Lx长。
下面描述开关块12和读出放大器块15。图5示出了开关块12和读出放大器15的电路结构。图6是开关块12和读出放大器块15的部分放大图。注意，为了易于观察，省略了一些提供给晶体管的附图标记。
如图1所示，在存储单元阵列1的下侧设置开关块12。此外，在开关块12的下侧设置读出放大器15。开关块12仅传输从存储单元阵列1的存储单元MC的多条位线BL[f]选择的一个位线BL[f]并且已经从其读取了数据的数据。而且，读出放大器15放大从开关块12传输的数据信号，然后将放大的数据信号传输给一输出电路。
如图5和6所示，开关块12配置有位线BL[f]和反相的位线NBL[f]、开关选择信号线CSW[0]和CSW[1]以及反相的开关选择信号线NCSW[0]和NCSW[1]。而且，开关块12包括512个P沟道MOS晶体管50-n和512个N沟道MOS晶体管51-n、257个N沟道MOS晶体管54-i(i为从1到257的整数)以及256个N沟道MOS晶体管55-h(h为从1到256的整数)。
注意，开关块12和读出放大器块15的电路构成为使得夹在位线BL[0]和反相位线NBL[1]之间的电路结构重复128次。因此，下文主要描述夹在位线BL[0]和反相的位线NBL[1]之间的部分。
如图6所示，P沟道MOS晶体管50-1的源极和N沟道MOS晶体管51-1的源极连接到位线BL[0]。而且，P沟道MOS晶体管50-1的漏极和N沟道MOS晶体管51-1的漏极连接到数据线DL[0]。P沟道MOS晶体管50-1的栅极连接到反相的开关选择信号线NCSW[0]，而N沟道MOS晶体管51-1的栅极连接到开关选择信号线CSW[0]。
而且，P沟道MOS晶体管50-2的源极和N沟道MOS晶体管51-2的源极与反相的位线NBL[0]连接。此外，P沟道MOS晶体管50-2的漏极和N沟道MOS晶体管51-2的漏极与反相的数据线NDL[0]连接。P沟道MOS晶体管50-2的栅极与反相的开关选择信号线NCSW[0]连接，而N沟道MOS晶体管51-2的栅极与开关选择信号线CSW[0]连接。
此外，P沟道MOS晶体管50-3的源极和N沟道MOS晶体管51-3的源极与位线BL[1]连接。P沟道MOS晶体管50-3的漏极和N沟道MOS晶体管51-3的漏极与数据线DL[0]连接。此外，P沟道MOS晶体管50-3的栅极与反相的开关选择信号线NCSW[1]连接，而N沟道MOS晶体管51-3的栅极与开关选择信号线CSW[1]连接。
此外，P沟道MOS晶体管50-4的源极和N沟道MOS晶体管51-4的源极与反相的位线NBL[1]连接。P沟道MOS晶体管50-4的漏极和N沟道MOS晶体管51-4的漏极与反相的数据线NDL[0]连接。此外，N沟道MOS晶体管51-4的栅极与开关选择信号线CSW[1]连接，而P沟道MOS晶体管50-4的栅极与反相的开关选择信号NCSW[1]连接。
此外，如图5和6所示，读出放大器块15配置有数据线DL[p](p为从0到127的整数)、反相的数据线NDL[p]和读出放大器激活信号线(active signal line)SE。而且，读出放大器块15包括256个P沟道MOS晶体管52-m(m为从1到256的整数)、256个N沟道MOS晶体管53-m和129个N沟道MOS晶体管56-j(j为从1到129的整数)。两个P沟道MOS晶体管52-m和两个N沟道MOS晶体管53-m形成读出放大器70-r(r为从1到128的整数)。具体地说，图6所示的P沟道MOS晶体管52-1和52-2以及N沟道MOS晶体管53-1和53-2形成读出放大器70-1。
如图6所示，P沟道MOS晶体管52-1的源极和P沟道MOS晶体管52-2的源极彼此连接，而N沟道MOS晶体管53-1的源极和N沟道MOS晶体管53-2的源极彼此连接。P沟道MOS晶体管52-1的栅极、N沟道MOS晶体管53-1的栅极、P沟道MOS晶体管52-2的漏极和N沟道MOS晶体管53-2的漏极连接反相的数据线NDL[0]。另一方面，P沟道MOS晶体管52-1的漏极、N沟道MOS晶体管53-1的漏极、P沟道MOS晶体管52-2的栅极和N沟道MOS晶体管53-2的栅极连接数据线DL[0]。
根据图5和6所示的本实施例的半导体器件中的开关块12和读出放大器块15与图17所示常规的开关块1012和读出放大器块1015的区别如下。
首先，如图6所示，根据本发明的开关块12配置有每个都与相邻的N沟道MOS晶体管51-n的源极连接到一起的N沟道MOS晶体管54-I、和每个都与相邻的N沟道MOS晶体管51-n的漏极连接的N沟道MOS晶体管55-h。而且，如图6所示，读出放大器块15配置有每个都与彼此相邻的数据线DL[p]和反相的数据线NDL连接的N沟道MOS晶体管56-j。
下面作为本实施例的特征描述N沟道MOS晶体管54-i、55-h和56-j的连接。N沟道MOS晶体管51-1的源极连接到N沟道MOS晶体管54-1的扩散层。N沟道MOS晶体管51-2的源极和N沟道MOS晶体管51-3的源极连接到N沟道MOS晶体管54-2的扩散层。而且，N沟道MOS晶体管51-4的源极和N沟道MOS晶体管51-5的源极连接到N沟道MOS晶体管54-3的扩散层。N沟道MOS晶体管54-i的栅极接地。
而且，N沟道MOS晶体管51-1的漏极和N沟道MOS晶体管51-2的漏极连接到N沟道MOS晶体管55-1的扩散层。此外，N沟道MOS晶体管51-3的漏极和N沟道MOS晶体管51-4的漏极连接到N沟道MOS晶体管55-2的扩散层。N沟道MOS晶体管55的栅极接地。这样防止电流流过相邻的N沟道MOS晶体管51-n。
此外，数据线DL[0]连接到N沟道MOS晶体管56-1的扩散层，反相的数据线NDL[0]和数据线DL[1]连接N沟道MOS晶体管56-2的扩散层。N沟道MOS晶体管56-1的栅极和N沟道MOS晶体管56-2的栅极接地。这样防止电流流过彼此相邻的数据线DL[p]和反相的数据线NDL[p]。
接着，参考图7、8和9描述图5和6所示的开关块12和读出放大器块15中晶体管的设置。图7示出了开关块12中的晶体管的设置，图8示出了读出放大器块15中的晶体管的设置。注意，中空的矩形部分各代表栅电极，而具有阴影的部分各代表扩散层。
如图7所示，在宽度方向，在开关块12的上部设置P沟道MOS晶体管50-n，每个栅电极的长度方向都定向在高度方向。P沟道MOS晶体管50-n的设置间隔等于在宽度方向在存储单元阵列1中设置的存储单元MC的设置间隔。
同样，在宽度方向，在开关块12的下部设置N沟道MOS晶体管51-n，每个栅电极的长度方向都定向在高度方向。N沟道MOS晶体管51-m的设置间隔也等于在宽度方向设置在存储单元阵列1中的存储单元MC的设置间隔。此外，在N沟道MOS晶体管51-1的左侧设置N沟道MOS晶体管54-1。在相邻的N沟道MOS晶体管51-n之间设置N沟道MOS晶体管54-i或者N沟道MOS晶体管55-h。具体地说，以从左侧开始N沟道MOS晶体管51-1、N沟道MOS晶体管55-1、N沟道MOS晶体管51-2然后N沟道MOS晶体管54-2的顺序设置这些晶体管。周期性地重复这一组设置。
图9是在图7所示的Y-Y’线处的结构设置的截面图。如图9所示，以连接到位线的N沟道MOS晶体管51-1、不工作的N沟道MOS晶体管55-1、连接到反相位线的N沟道MOS晶体管51-2和不工作的N沟道MOS晶体管54-2的顺序设置这些晶体管。N沟道MOS晶体管51-1、55-1、51-2和54-2之每个共享与其相邻的N沟道MOS晶体管的扩散层(源极或者漏极)。此外，N沟道MOS晶体管55-1和54-2的栅电极接地。这与N沟道MOS晶体管54-i和55-h接地以便不工作的事实相应。这样，在相邻的N沟道MOS晶体管51-n之间设置不工作的N沟道MOS晶体管54-i或者55-h的情况下，在不通过STI进行隔离的情况下，可以使这些N沟道MOS晶体管51-n电绝缘。
如图7所示，设置在左侧的N沟道MOS晶体管54-1的扩散层(源极)延伸到第一虚设开关块13的内部。同样，位于右侧的N沟道MOS晶体管54-257的扩散层(漏极)延伸到第二虚设开关块14的内部。这样，使从N沟道MOS晶体管51-1的栅电极到位于左侧端部的扩散层端部的距离Lc和从N沟道MOS晶体管51-512的栅电极到位于右侧端部的扩散层端部的距离Ld较长。由此防止N沟道MOS晶体管51-1和51-512受到由出现在扩散层和STI绝缘体膜之间界面处的应力引起的缺陷的影响。
接着，参考图8描述读出放大器块15中的晶体管的设置。在宽度方向，在读出放大器块15的上部设置P沟道MOS晶体管52-m，每个栅电极的长度方向都定向在高度方向。P沟道MOS晶体管52-m的设置间隔取决于设置在存储单元阵列1中的存储单元的设置间隔。
这里，包含在读出放大器块15中的P沟道MOS晶体管52-m的数量为256个，是包含在开关块12中的P沟道MOS晶体管50-m的数量的一半。在开关块12中，一个P沟道MOS晶体管52-m设置在每隔一个的P沟道MOS晶体管50-n的下面。而且，在宽度方向，在读出放大器块15的下部设置N沟道MOS晶体管53-m，每个栅电极的长度方向定向在高度方向。N沟道MOS晶体管53-m的设置间隔取决于设置在存储单元阵列1中的存储单元的设置间隔。此外，在N沟道MOS晶体管53-m中，在每个m为奇数的N沟道MOS晶体管53-m的左侧设置一个N沟道MOS晶体管56-j。此外，在右端的N沟道MOS晶体管53-256在其右边设置有N沟道MOS晶体管56-129。
这里，下面参考图10描述N沟道MOS晶体管53-m和56-j之间的关系。图10是在图8的Z-Z’线处的结构设置的截面图。如图10所示，不工作的N沟道MOS晶体管56-2位于形成不同读出放大器的N沟道MOS晶体管53-2和N沟道MOS晶体管53-3之间。注意，不工作的N沟道MOS晶体管56-j位于形成读出放大器的N沟道MOS晶体管53-1和N沟道MOS晶体管53-2之间。如图10所示，N沟道MOS晶体管53-m和56-j之每个共享其相邻的N沟道MOS晶体管的扩散层(源极或者漏极)。此外，每个N沟道MOS晶体管56-j的栅电极接地。这与图6所示的每个N沟道MOS晶体管56-j的栅极接地使其不工作的事实相应。这样，不工作的N沟道MOS晶体管56-j仅提供到相邻的N沟道MOS晶体管53-m之间的部分的一部分。这样使其能够隔离N沟道MOS晶体管53-m，以便在不通过STI进行隔离的情况下使其绝缘。
而且，如图8所示，位于左侧端部的N沟道MOS晶体管56-1的扩散层(源极)延伸到第一虚设读出放大器块16的内部。同样，位于右侧端部的N沟道MOS晶体管56-129的扩散层(漏极)延伸到第二虚设读出放大器块17的内部。这样，使从N沟道MOS晶体管53-1的栅电极到位于左侧端部的扩散层左端部的距离Le和从N沟道MOS晶体管53-256的栅电极到位于右侧端部的扩散层右端部的距离Lf长。这样防止N沟道MOS晶体管53-1和53-256具有由出现在扩散层和STI绝缘体膜之间界面处的应力而引起的缺陷。
下面描述上述半导体存储器件的工作。这里，针对下面的情况进行描述：选择如图14所述的存储单元阵列1中的存储单元MC，然后从所选择的存储单元MC读取数据。更具体地说，描述针对其中从与字线WL[0]和位线BL[0]都连接的存储单元MC读取数据的示例情况。
首先，在图2中，当选择字线WL[0]时，通过输入的地址选择行解码器块7中的行解码信号RAD1[0]和RAD2[0]。具体地说，行解码信号RAD1[0]和RAD2[0]变为高电平。响应于此，与行解码信号RAD1[0]和RAD2[0]耦连的NAND电路20-1的输出变为低电平。这样引起到达与NAND电路20-1连接的CMOS反相器的输出处于低电平。即，形成CMOS反相器的每个N沟道MOS晶体管30-1和P沟道MOS晶体管31-1的栅电极变为低电平。在输入处于低电平的情况下，CMOS反相器将处于高电平电位信号的信号输出给所连接的字线WL[0]。这样，选择字线WL[0]，然后选择与该字线WL[0]连接的存储单元MC。然后，从所选择的存储单元MC向位线BL[f]读取信号。
在图6中，当向位线BL[f]读取信号时，提供地址输入，由此选择列开关选择信号线CSW[0]和反相的列开关选择信号线NCSW[0]。具体地说，开关选择信号线CSW[0]变为高电平，同时反相的开关选择信号线NCSW[0]变为低电平。响应于此，将位线BL[0]耦连到开关选择信号线CSW[0]和反相的开关选择信号线NCSW[0]的P沟道MOS晶体管50-1和N沟道MOS晶体管51-1转换到导通状态。此外，将反相的位线NBL[0]耦连到开关选择信号线CSW[0]和反相的开关选择信号线NCSW[0]的P沟道MOS晶体管50-2和N沟道MOS晶体管51-2转换到导通状态。这样，通过P沟道MOS晶体管50-1和N沟道MOS晶体管51-1将读到位线BL[0]的数据传送给数据线DL[0]。同样，通过P沟道MOS晶体管50-2和N沟道MOS晶体管51-2将读到反相位线NBL[0]的数据传送给数据线NDL[0]。
接着，读出放大器激活信号SE变为高电平。响应于此，由P沟道MOS晶体管52-1和52-2以及N沟道MOS晶体管53-1和53-2形成的读出放大器比较数据线DL[0]和反相数据线NDL[0]之间的微小电位差，然后进一步放大该电位差。接着，读出放大器将放大的电位差输出给未示出的外部电路。这样，从存储单元MC读取数据。
如前面已经描述的，根据本实施例的半导体存储器件，可以在不通过STI进行隔离的情况下电隔离N沟道MOS晶体管。因此，能够利用设计标准中的最小或者接近最小的值设计N沟道MOS晶体管和它们的设置。结果，可以使半导体存储器件小型化。而且，可以容易地以和存储单元的间隔相同的间隔来设置这些N沟道MOS晶体管。下面具体描述这些效果。
当通过STI隔离N沟道MOS晶体管时，应力出现在绝缘体膜和扩散层之间，引起大量的缺陷。这些缺陷降低了流过N沟道MOS晶体管的电流。此外，由于从栅电极的端部到扩散层端部的距离更短，所述电流显著降低。
另一方面，根据本实施例的半导体存储器件，在相邻的N沟道MOS晶体管之间设置其栅极接地的一个N沟道MOS晶体管，并且这个N沟道MOS晶体管与这些相邻的N沟道MOS晶体管共享扩散层。因此，可以在不通过STI进行隔离的情况下电隔离这些N沟道MOS晶体管。结果，能够利用设计标准中的最小或者接近最小的值来设计N沟道MOS晶体管和它们的间隔，而不用考虑STI对N沟道MOS晶体管的负面效果。
而且，由于可以利用设计标准中的最小或者接近最小的值设计N沟道MOS晶体管，因此可以对应于存储单元的间隔容易地设置N沟道MOS晶体管。这样使得容易设计该半导体存储器件的电路。
而且，由于从栅电极端部到扩散层端部的距离被降低，增加了P沟道MOS晶体管中的电流。因此，通过利用设计标准中尽可能最小或者接近最小的值设计P沟道MOS晶体管，并且通过STI隔离相邻P沟道MOS晶体管的扩散层，能够改善P沟道MOS晶体管的特性。
此外，根据本实施例的半导体存储器件，使位于每一端部的N沟道MOS晶体管的扩散层较长。因此，可以增加从N沟道MOS晶体管的栅电极到扩散层端部的距离，由此增加流过N沟道MOS晶体管的电流。这一点在下面做具体描述。
关于位于字驱动器块6端部的N沟道MOS晶体管30-1和30-128、位于开关块12端部的N沟道MOS晶体管51-1和51-512以及位于读出放大器块15端部的N沟道MOS晶体管53-1和53-256，如果从相关栅电极的端部到相关扩散层端部的距离La至Lf每个都具有其在设计标准内的最小或者接近最小的值，那么仅改变了这些N沟道MOS晶体管的晶体管特性，从而降低电流。这导致与另一条字线或者位线上的信号的拖尾时间(trailing time)相比、与上述N沟道MOS晶体管的任意一个连接的字线或者位线上的信号的拖尾时间的延迟。
另一方面，在根据本实施例的半导体器件中，例如，扩展位于开关块每个端部的N沟道MOS晶体管的扩散层。结果，可以增加从栅电极端部到扩散层端部的距离La，由此增加流过N沟道MOS晶体管的电流。即，可以使与N沟道MOS晶体管连接的字线或者位线上信号的引导时间等于另一条字线或者位线上信号的引导时间。这样可以改善整个存储器的性能。
注意，在存储单元区中，不工作的虚设存储单元最好设置在可工作的正常存储单元的外侧。通过这种虚设存储单元设置在可工作的存储单元的外侧，能够提供第一和第二虚设字驱动器块8和9、第一和第二虚设开关块13和14以及第一和第二虚设读出放大器块16和17，作为用于增加每个从相关栅电极的端部到相关扩散层端部的距离La至Lf的空间。
在根据本实施例的字驱动器块中，位于上端和下端的每个N沟道MOS晶体管的扩散层可以进一步具有不工作的晶体管，这将在下面参考图11进行描述。
图11示出了在第一虚设字驱动器块8a和第二虚设字驱动器块9a中形成的N沟道MOS晶体管33-1至33-8和P沟道MOS晶体管34-1至34-4的设置图。具体地说，N沟道MOS晶体管30-1的有源区(扩散层或沟道区)一直延伸到第二虚设字驱动器块9a内部。在该有源区上，提供N沟道MOS晶体管33-1至33-4。同样，N沟道MOS晶体管30-128的有源区一直延伸到第一虚设字驱动器块8a的内部。在该有源区上，提供N沟道MOS晶体管33-5至33-8。此外，在位于P沟道MOS晶体管31-1下侧的第二虚设字驱动器块9a中，设置P沟道MOS晶体管34-1和34-2。而且，在位于P沟道MOS晶体管31-128上侧的第一虚设字驱动器块8a中，设置P沟道MOS晶体管34-3和34-4。图11与图2的区别仅在于，进一步提供N沟道MOS晶体管33-1至33-8和P沟道MOS晶体管34-1至34-4。注意，图12示出了字驱动器块6a、第一和第二虚设字驱动器块8a和9a、行解码器块7和第一及第二虚设行解码器块10和11的电路结构图。
如上所述，由在其中设置不工作的虚设存储单元的第一和第二虚设存储单元阵列行4和2形成的第一和第二虚设字驱动器块8a和9a中，提供N沟道MOS晶体管33-1至33-8。这样，可以使设置在字驱动器块6a上端部和下端部的N沟道MOS晶体管的有源区较长。结果，可以增加流过设置在这些端部的N沟道MOS晶体管的电流。
在本实施例中，举例描述了SRAM。由动态随机存取存储器(DRAM)、闪速存储器、只读存储器(ROM)、铁电存储器或者磁存储器(MRAM)也可以实现类似的效果。
而且，在本实施例中，仅举例描述了半导体存储器件。然而，这种在相邻的N沟道MOS晶体管之间埋入N沟道MOS晶体管可以应用于其它半导体器件。这种半导体器件可以是任意的，只要它具有以阵列设置并且由周期地设置的晶体管环绕的半导体元件例如(存储单元)即可。这种半导体器件的例子是固态图像传感器件。
虽然详细描述了本发明，但是前面的描述在各方面都是说明性的而不是限制性的。应理解，在不离开本发明范围的情况下，可以作出各种的其它修改和变化。

Claims (16)

1.一种半导体器件，其中结构相同的多个元件被设置在一阵列中，该半导体器件包括：
多个晶体管，设置在围绕所述设置在阵列中的多个元件的区域中，设置间隔取决于所述多个元件的间隔，所述多个晶体管用于驱动所述多个元件；和
多个虚设晶体管，每个虚设晶体管都形成在所述多个晶体管中的两个相邻晶体管之间，以便与相邻的晶体管共享扩散层，并且每个虚设晶体管都具有提供电压的栅电极，用于电绝缘相邻的晶体管。
2.一种半导体存储器件，其中多个存储单元被设置在一阵列中，该半导体器件包括：
多个晶体管，设置在围绕所述设置在阵列中的多个存储单元的区域中，设置间隔取决于所述多个存储单元的间隔，所述多个晶体管用于驱动所述多个存储单元；和
多个虚设晶体管，每个虚设晶体管都形成在所述多个晶体管中的两个相邻晶体管之间，以便与相邻的晶体管共享扩散层，并且每个虚设晶体管都具有提供电压的栅电极，用于电绝缘相邻的晶体管。
3.根据权利要求2的半导体存储器件，其中
所述多个晶体管是N沟道MOS晶体管。
4.根据权利要求3的半导体存储器件，其中
在该围绕设置在阵列中的多个存储单元的区域中，在沟道方向上平行于所述多个设置在沟道方向上的N沟道MOS晶体管设置多个P沟道MOS晶体管。
5.根据权利要求4的半导体存储器件，其中
位于所述多个N沟道晶体管的设置端部的N沟道MOS晶体管具有一扩散层，该扩散层比位于所述多个P沟道晶体管的设置端部的P沟道MOS晶体管的扩散层更长。
6.根据权利要求5的半导体存储器件，其中
在位于端部的N沟道MOS晶体管的外侧形成至少一个虚设晶体管。
7.根据权利要求3的半导体存储器件，其中
在第一矩形区中使所述多个存储单元设置在该阵列中，
该半导体存储器件进一步包括设置成围绕第一矩形区的边的多个不工作的虚设存储单元，
在第二矩形区中设置所述多个N沟道MOS晶体管，该第二矩形区与其中设置了多个虚设存储单元的虚设存储单元区相邻，并具有与第一矩形区的一个边对应的一个边，和
位于第二矩形区中的N沟道MOS晶体管的设置端部的N沟道MOS晶体管具有延伸到第三区的有源区，所述第三区接触包括多个N沟道MOS晶体管的所述第二矩形区，并接触该虚设存储单元区的一边的一部分。
8.根据权利要求7的半导体存储器件，其中
在延伸到第三区的有源区上形成至少一个虚设晶体管。
9.根据权利要求4的半导体存储器件，其中
所述多个N沟道MOS晶体管和所述多个P沟道MOS晶体管通过浅沟槽隔离被分别隔离。
10.根据权利要求4的半导体存储器件，其中
所述多个N沟道MOS晶体管和所述多个P沟道MOS晶体管被用于若干个字驱动器，这些字驱动器用于驱动多个字线，所述多个字线用于选择设置在阵列中的一行存储单元。
11.根据权利要求10的半导体存储器件，其中
所述多个N沟道MOS晶体管之一和所述多个P沟道MOS晶体管之一形成一个CMOS反相器，和
所述CMOS反相器的输出与一字线耦连并与虚设晶体管之一的扩散层耦连。
12.根据权利要求4的半导体存储器件，其中
将所述多个N沟道MOS晶体管和所述多个P沟道MOS晶体管用于多个开关，所述多个开关用于驱动多个位线，这些位线用于从所述多个存储单元读取信号。
13.根据权利要求12的半导体存储器件，其中
通过将所述N沟道MOS晶体管的其中一个N沟道MOS晶体管的扩散层和所述P沟道MOS晶体管的其中一个P沟道MOS晶体管的扩散层连接到一起、并且通过一信号线连接所述其中一个N沟道MOS晶体管的栅极和所述其中一个P沟道MOS晶体管的栅极来构成每个开关。
14.根据权利要求4的半导体存储器件，其中
所述多个N沟道MOS晶体管和所述多个P沟道MOS晶体管被用于多个读出放大器，这些读出放大器放大从所述多个存储单元读取的信号。
15.根据权利要求14的半导体存储器件，其中
每个虚设晶体管被设置以便连接包含在相邻读出放大器中的N沟道MOS晶体管的扩散层。
16.根据权利要求15的半导体存储器件，其中
每个虚设晶体管的扩散层被连接到由该读出放大器放大的信号所输出到的信号线。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006059481A (ja) * 2004-08-23 2006-03-02 Renesas Technology Corp 半導体記憶装置
JP4832823B2 (ja) * 2005-07-21 2011-12-07 パナソニック株式会社 半導体記憶装置およびｒｏｍデータパターンの発生方法
US7259393B2 (en) * 2005-07-26 2007-08-21 Taiwan Semiconductor Manufacturing Co. Device structures for reducing device mismatch due to shallow trench isolation induced oxides stresses
CN101313365B (zh) * 2005-11-25 2011-11-09 株式会社半导体能源研究所 半导体器件及其操作方法
JP4373986B2 (ja) * 2006-02-16 2009-11-25 株式会社東芝 半導体記憶装置
US7675124B2 (en) * 2006-02-24 2010-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array structure with strapping cells
US8247846B2 (en) 2006-03-09 2012-08-21 Tela Innovations, Inc. Oversized contacts and vias in semiconductor chip defined by linearly constrained topology
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US8245180B2 (en) 2006-03-09 2012-08-14 Tela Innovations, Inc. Methods for defining and using co-optimized nanopatterns for integrated circuit design and apparatus implementing same
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8225261B2 (en) 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining contact grid in dynamic array architecture
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US8225239B2 (en) 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining and utilizing sub-resolution features in linear topology
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
JP5063912B2 (ja) * 2006-03-31 2012-10-31 パナソニック株式会社 半導体記憶装置
JP2007293933A (ja) * 2006-04-21 2007-11-08 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP4984759B2 (ja) * 2006-09-05 2012-07-25 富士通セミコンダクター株式会社 半導体記憶装置
JP2008124052A (ja) * 2006-11-08 2008-05-29 Matsushita Electric Ind Co Ltd 半導体記憶装置
US8286107B2 (en) 2007-02-20 2012-10-09 Tela Innovations, Inc. Methods and systems for process compensation technique acceleration
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US7888705B2 (en) 2007-08-02 2011-02-15 Tela Innovations, Inc. Methods for defining dynamic array section with manufacturing assurance halo and apparatus implementing the same
US7596035B2 (en) * 2007-06-29 2009-09-29 Micron Technology, Inc. Memory device bit line sensing system and method that compensates for bit line resistance variations
JP5127435B2 (ja) * 2007-11-01 2013-01-23 パナソニック株式会社 半導体記憶装置
JPWO2009078069A1 (ja) 2007-12-14 2011-04-28 富士通株式会社 半導体装置
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
MY152456A (en) 2008-07-16 2014-09-30 Tela Innovations Inc Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US20100127333A1 (en) * 2008-11-21 2010-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. novel layout architecture for performance enhancement
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US8982651B2 (en) * 2013-03-28 2015-03-17 Stmicroelectronics International N.V. Memory with an assist determination controller and associated methods
EP3404697A4 (en) 2016-01-13 2019-12-25 Toshiba Memory Corporation SEMICONDUCTOR STORAGE DEVICE
KR20180064820A (ko) 2016-12-06 2018-06-15 삼성전자주식회사 반도체 장치
US11925027B2 (en) * 2021-12-27 2024-03-05 Sandisk Technologies Llc Three-dimensional memory device including sense amplifiers having a common width and separation

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5834820A (en) 1995-10-13 1998-11-10 Micron Technology, Inc. Circuit for providing isolation of integrated circuit active areas
JPH11260054A (ja) * 1998-01-08 1999-09-24 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
JP3606567B2 (ja) 2000-03-31 2005-01-05 松下電器産業株式会社 Ｓｒａｍ装置
JP3749101B2 (ja) * 2000-09-14 2006-02-22 株式会社ルネサステクノロジ 半導体装置

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Publication number Publication date
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