WO1997036300A1 - Unite de memoire ferroelectrique - Google Patents

Unite de memoire ferroelectrique Download PDF

Info

Publication number
WO1997036300A1
WO1997036300A1 PCT/JP1997/000893 JP9700893W WO9736300A1 WO 1997036300 A1 WO1997036300 A1 WO 1997036300A1 JP 9700893 W JP9700893 W JP 9700893W WO 9736300 A1 WO9736300 A1 WO 9736300A1
Authority
WO
WIPO (PCT)
Prior art keywords
memory cell
ferroelectric
main body
potential
bit lines
Prior art date
Application number
PCT/JP1997/000893
Other languages
English (en)
French (fr)
Inventor
Hiroshige Hirano
Original Assignee
Matsushita Electronics Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electronics Corporation filed Critical Matsushita Electronics Corporation
Priority to EP97907378A priority Critical patent/EP0829882B1/en
Priority to DE69723182T priority patent/DE69723182T2/de
Priority to US08/952,898 priority patent/US5969979A/en
Priority to JP53423197A priority patent/JP3753331B2/ja
Publication of WO1997036300A1 publication Critical patent/WO1997036300A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Definitions

  • the present invention relates to a ferroelectric memory device.
  • ferroelectric memory device that realizes non-volatility of stored data by using a ferroelectric material for a memory cell capacitor has been devised.
  • the ferroelectric capacitor has a hysteresis characteristic, and even when the electric field is zero, residual polarizations of different polarities depending on the history remain.
  • a nonvolatile memory device is realized by expressing stored data by remanent polarization of a ferroelectric capacitor.
  • Patent Nos. 4,873,666 disclose two types of ferroelectric memory devices.
  • the first type consists of a memory cell consisting of one transistor and one capacitor (1T1C) per bit. For example, 256 ferroelectrics for the main memory cell One ferroelectric capacitor for the reference memory cell is provided for each capacitor (normal cell).
  • a memory cell is composed of two transistors and two capacitors (2T2C) per bit without providing a ferroelectric capacitor for a reference memory cell.
  • a pair of complementary data is stored in a pair of ferroelectric capacitors for a main memory cell.
  • -1T1C type is advantageous for increasing memory capacity, and low voltage operation Ya: Longevity For wsyrp, etc., it is important to design a ferroelectric capacitor for a reference cell compared to a ferroelectric capacitor for a main memory cell.
  • ferroelectric material constituting the capacitor KN0 3, P b L a 2 O 3 - Z r 0 2 - T i O and Pb T i O 3 - P b Z r O 3 , etc. it is known I have. According to p CT WO WO 93/1 2542 publication, suitable for a ferroelectric memory device, P b T i O 3 - also P b Z R_ ⁇ smaller ferroelectric materials extremely fatigue compared to 3 Are known.
  • FIG. 7 is a memory cell configuration diagram
  • FIG. 8 is a sense amplifier circuit diagram
  • FIG. 9 is an operation timing diagram.
  • C00 to C37 are ferroelectric capacitors for the main memory cell
  • CD00 to CD31 are ferroelectric capacitors for the reference memory cell.
  • CPD is a cell plate driver
  • REW0 to REW1 are reference memory cell write signal lines.
  • SA0 to SA3 are sense amplifiers
  • CP is a cell plate signal line.
  • WL0 to WL7 are word lines
  • RWL0 to RWL1 are reference word lines
  • BL0 to BL3 and BL0 to / BL3 are bit lines.
  • BP is a bit line precharge signal
  • ZSAP and SAN are sense amplifier control signals.
  • VSS is the ground voltage
  • VDD is the power supply voltage.
  • bit lines BL0 and / BL0 are connected to a sense amplifier SAO.
  • the ferroelectric capacitor C00 for a main memory cell is connected to the bit line BL0 via an N-channel MOS transistor Tr1 having the gate of the lead line WL0.
  • bit line ZB A ferroelectric capacitor CD00 for a reference memory cell is connected to L0 via an N-channel MOS transistor Tr2 having a gate connected to a reference line RWL0.
  • the ferroelectric capacitors C00 and CD00 are connected to a cell plate signal line CP driven by a cell plate driver CPD.
  • bit lines BL0 and ZBL1 are connected via an N-channel MOS transistor Tr3 having the reference word line RWL0 as a gate. Further, the bit line BL0 and the ferroelectric capacitor CD00 for the reference memory cell are connected via an N-channel MOS transistor Tr5 having the gate of the reference memory cell rewrite signal line REW0.
  • the sense amplifier SA0 is controlled by the sense amplifier control signals / SAP and SAN, and the precharge of the bit lines BL0 and ZB L0 is controlled by the bit line precharge signal BP.
  • the circuit configuration is as follows.
  • This conventional 1T1C ferroelectric memory device uses two ferroelectric capacitors of almost the same size as the main memory cell ferroelectric capacitor, and outputs "H” (high) data from each.
  • One method is to read out one "L” (low) data and average these two data (see Japanese Patent Application Laid-Open No. Hei 7-262768).
  • bit lines B L0 and / B L0 are precharged to the logic voltage “L”.
  • Bit lines B L1 and B L1 are similarly precharged to logic voltage "L”.
  • the bit line precharge signal BP is set to the logic voltage “L”
  • the bit line B L 0 and ZB L 0 and bit lines BL 1 and ZB L 1 are in a floating state.
  • the word line WL 0 and the reference word line RWL 0 are set to the logic voltage “H”
  • the cell The plate signal line CP is set to the logic voltage "H”.
  • the potential level of the logic voltage "H” of the ground line WLO is a voltage boosted to the power supply voltage VDD or higher.
  • the reference word line RWL0 is set to the logic voltage "H”
  • the N-channel MOS transistors Tr2 to Tr4 are turned on.
  • the expression that the word line WL0 is set to the logic voltage "H” means that the potential of the word line WL0 is set to the logic voltage "H". It is something that is.
  • the data read from the ferroelectric capacitors for reference memory cell CD00 and CD10 is bit-by-bit because the N-channel MOS transistors Tr2 to Tr are on. Since the line / BL 0 and ZB L 1 are electrically connected, both data become averaged data (potential).
  • "H" (high) data is stored in the ferroelectric capacitors CD00 and CD01 for the reference memory cell, and the ferroelectric capacitors CD io and CD I:: “: L" ( (1) data is recorded.
  • the reference word line RWL0 is set to the logic voltage “L”, and the N-channel MOS transistors rr2 to rr4 are turned off, so that the bit line / BL0 and the bit line BL1 are turned off. And is electrically disconnected.
  • the sense amplifier control signal / SAP is set to the logic voltage "L” and the SAN logic voltage is "H” to operate the sense amplifier.
  • the potential read to the bit line is amplified to the power supply voltage VDD and the ground voltage VSS.
  • the reference memory cell rewrite signal line R EW0 is set to the logic voltage “H”, and the reference memory cell ferroelectric capacitors CD 00 and CD 10 are set to “H” (high) for the next read operation. And “L” (mouth) potentials can be written.
  • the cell plate signal line CP is set to the logic voltage “1”
  • the bit line precharge signal BP is set to the logic voltage “H”
  • the bit lines B L0 and BL0 are It is precharged to the logic voltage
  • the word line WL0 and the reference word line RWL0 are set to the logic voltage "L" to initialize the state.
  • the reference used for reading out the potentials of the bit lines BL 0 and BL 1 is used.
  • the reference potential is an average value of the reference memory cell ferroelectric capacitors CD00 and CD10.
  • the average is read from bit lines ZBL0 and ZBL1.
  • the reference potential used when reading the potentials of the bit lines BL2 and BL3 is an average value of the ferroelectric capacitors CD20 and CD30 for the reference memory cell.
  • the average value is read from bit lines ZBL0 and ZBL1.
  • the word line WL1 When the word line WL1 is selected, the role of the bit line pair is reversed, and the ferroelectric capacitor for the reference memory cell is different.
  • the reference 3 ⁇ 4 is the average value of the ferroelectric capacitors for reference memory cell CD 01 and CD 11.
  • the average value is read from bit lines BL0 and BL1.
  • the reference potential used when reading the potentials of the bit lines ZBL2 and ZBL3 is the average value of the ferroelectric capacitors for reference memory cells CD21 and CD31.
  • the average value is read from bit lines BL0 and BL1.
  • the conventional 1T1C type ferroelectric memory device has the following problems in the reference memory cell method.
  • each of the ferroelectric capacitors for reference eg, ferroelectric for reference memory cells in which “H” (high) and “L” (mouth) data are written, respectively.
  • the capacitors CD 00 and CD 10) were electrically connected, the potentials of both were averaged, and this was used as a reference potential for reading data.
  • variations in the ferroelectric capacitors for the reference memory cells caused variations in the respective reference potentials. Therefore, an ideal reference potential which should originally have the same value may not be obtained, which causes a problem that the yield as a ferroelectric memory device is reduced.
  • An object of the present invention is to provide a ferroelectric memory device that can reduce the variation of the reference potential even further in consideration of the above conventional problems.
  • the present invention according to claim 1 is a ferroelectric memory device for storing nonvolatile data in a ferroelectric capacitor for a main body memory cell, wherein the plurality of memory devices store substantially high-level data.
  • a ferroelectric memory device comprising:
  • a memory cell comprising: a memory cell for selecting a ferroelectric capacitor for a main body memory cell; and a bit line for reading data from the ferroelectric capacitor for the main body memory cell.
  • a ferroelectric memory device that stores 1-bit non-volatile data for one ferroelectric capacitor for a main body memory cell, wherein the ferroelectric capacitor is shared by different read lines.
  • a ferroelectric capacitor for the main body memory cell using a dielectric memory cell and a reference potential obtained based on a potential read from the ferroelectric memory cell for reference; And a read means for reading the data.
  • FIG. 1 is a configuration diagram of a memory cell according to a first embodiment of the present invention.
  • FIG. 2 is a configuration diagram of a memory cell according to a second embodiment of the present invention.
  • FIG. 3 is a configuration diagram of a memory cell according to a third embodiment of the present invention.
  • FIG. 4 is a memory cell configuration diagram of another example according to the third embodiment of the present invention.
  • FIG. 5 is a configuration diagram of a memory cell according to a fourth embodiment of the present invention.
  • FIG. 6 is a configuration diagram of another example of a memory cell according to the fourth embodiment of the present invention.
  • FIG. 7 is a configuration diagram of a conventional memory cell.
  • FIG. 8 is a circuit diagram of a conventional sense amplifier.
  • FIG. 9 is an operation timing chart of the conventional example. Explanation of reference numerals
  • FIG. 1 is a configuration diagram of a memory cell in a ferroelectric memory device according to a first embodiment of the present invention. The configuration of the present embodiment will be described with reference to FIG.
  • the sense amplifier circuit and operation timing chart are the same as those in FIGS. 8 and 9 of the conventional example.
  • CO 0 to C 37 are ferroelectric capacitors for the main memory cell.
  • CDO O to CD 31 are ferroelectric capacitors for the reference memory cell.
  • CPD is a cell plate driver, and REW0 to REW1 are reference memory cell rewrite signal lines.
  • the data of "H” (high) is stored in the ferroelectric capacitors CD00 and CD20 for the reference memory cell, and the ferroelectric capacitors CD10 and CD30 for the reference memory cell are stored in the ferroelectric capacitors CD10 and CD30. It is assumed that "L” (mouth) data is recorded.
  • “H” (high) data is recorded on CD21
  • “L” (low) data is recorded on ferroelectric capacitors CD11 and CD31 for reference memory cells.
  • EQ0 to EQ1 are reference potential signal lines
  • SA0 to SA3 are sense amplifiers
  • CP is a cell plate signal line.
  • WL0 to WL7 are word lines
  • RWL0 to: RWL1 are reference word lines
  • BL0 to BL3, and BLO to ZBL3 are bit lines.
  • BP is a bit line precharge signal
  • ZSAP and SAN are sense amplifier control signals.
  • V SS is the ground voltage
  • VDD is the power supply voltage.
  • the reference potential signal lines EQ0 to EQ1 are signal lines that generate a reference potential when the reference lead lines RWL0 to RWL1 are selected, respectively.
  • the word lines for selecting the ferroelectric capacitor for the main memory cell and the bit lines for reading the potential are arranged in a matrix.
  • a memory cell array to be described later is constituted by a ferroelectric capacitor for a main body memory cell and the like.
  • bit lines BL0 to BL3 and / BL0 to / BL3 are connected to sense amplifiers SA0 to SA3.
  • the ferroelectric capacitors CO 0, C 10, C 20, and C for the main memory cells are connected to the bit lines BL 0 to BL 3 via an N-channel type MOS transistor having the gate connected to the gate line WL 0. 30 is connected.
  • the bit lines ZB L0, ZB L 1, ZB L 2, / BL 3 have N-channel MOS transistors Tr 2, ⁇ ⁇ 4, T r, each of which has the reference line RWL 0 as a gate.
  • Ferroelectric capacitors CD00, CD10, CD20, and CD30 for reference memory cell are connected via Tr9, respectively. Have been. 11
  • the equalizing circuit is a circuit composed of N-channel MOS transistors Tr 0, Tr 3, Tr 6, Tr 8, and the like. That is, the equalizing circuit converts the various data stored in the ferroelectric capacitors for reference memory cells CD00, CD10, CD20, and CD30 into the bit lines ZB L0, ZB L1, / This circuit averages these potentials when they are read out from BL2 and ZBL3 as various potentials.
  • the potential averaged by the equalizing circuit is a reference potential used for amplifying data read from the ferroelectric capacitor for the main body memory cell by the sense amplifier.
  • the ferroelectric capacitors C00 to C37 and CD00 to CD31 are connected to a cell plate signal line CP driven by a cell plate driver CPD.
  • bit line BL0 and the ferroelectric capacitor CD00 for the reference memory cell are connected via an N-channel type MOS transistor Tr5 having the gate of the reference memory cell rewrite signal line REW0. ing.
  • the other bit lines ZB L 0, BL 2 and / BL 2 are also connected to the ferroelectric capacitors CD for the reference memory cells via the respective N-channel MOS transistors in the same manner as the bit line BL 0. 10 Connected to CD 20, CD 30.
  • the sense amplifier SA0 is controlled by the sense amplifier control signals ZSAP and SAN, and the bit lines B 0 to 8 and 3 and 8 () to the precharge of ZB L3 are controlled by the bit line precharge signal BP.
  • This is a circuit configuration in which the power is controlled.
  • the reading means of the present invention corresponds to the sense amplifier S A0 and the like.
  • the operation timing of the present embodiment is the same as that of the conventional example shown in FIG.
  • the present embodiment is different from the conventional case in that a plurality of H data and a plurality of L data are used and a reference potential is obtained by averaging these.
  • the reference used to read the potentials of the bit lines BL0, BL1, BL2, and BL3 is used.
  • the potential is the average value of the reference memory cell ferroelectric capacitors CD 00, CD 10, CD 20, and CD 30.
  • the average value is read from the bit lines BL0, / BL1, / BL2, and / BL3, respectively.
  • the reference potentials used for reading out the potentials of the bit lines ZB L0, / BL 1, / BL 2, / BL 3 are the ferroelectric capacitors for reference memory cells CD01, CD11 CD21 and CD31. And the average value. The average value is read from bit lines BL0, BL1, BL2 and BL3, respectively.
  • the first ferroelectric memory cell of the present invention is, for example, it corresponds to the ferroelectric capacitors CD 00 and CD 20 for the reference memory cell, and the second ferroelectric memory cell corresponds to the ferroelectric capacitors CD 10 and CD30 for the reference memory cell.
  • the feature of the first embodiment is that when a plurality of "H” (high) data and a plurality of "L” ( ⁇ -one) data are averaged, there is a variation in the ferroelectric capacitor for the reference memory cell. However, the effect is small and a reference potential close to ideal can be obtained.
  • ferroelectric capacitors for reference memory cells CD00 to CD30
  • the present invention is not limited to this.
  • the ferroelectric capacitors for reference memory cells to be averaged may be used. It is possible to increase the number of body capacitors.
  • FIG. 2 shows a memory cell in a ferroelectric memory device according to a second embodiment of the present invention.
  • FIG. 2 is a configuration diagram of the device, and the configuration and operation of the present embodiment will be described with reference to FIG.
  • the configuration of this embodiment is basically the same as that of the first embodiment, including the electrical connection, except for the following points.
  • the feature of this embodiment is that a ferroelectric capacitor for a reference memory cell is used.
  • a reference potential generating circuit including CD00 to CD31 and an equalizing circuit, and a cell plate driver CPD are arranged near the center in the length direction of the bit line as shown in FIG.
  • the equalizing circuit of the present embodiment is composed of a first equalizing circuit A and a second equalizing circuit B, as shown in FIG.
  • the first equalizing circuit A is a circuit composed of N-channel type MOS transistors T0, Tr3, Tr6, Tr8 and the like. That is, the equalizing circuit converts the various data stored in the ferroelectric capacitors for reference memory cells CD00, CD10, CD20, and CD30 into bit lines / BL0, ZBL1, ZBL. 2. This circuit averages these potentials when they are read out from ZBL3 as various potentials. Further, the averaged potential is generated on the signal line EQ0.
  • a second equalizing circuit B is provided in the same manner as the first equalizing circuit A. That is, the second equalizing circuit B stores the various data stored in the ferroelectric capacitors for reference memory cells CD01, CD11, CD21, and CD31 on the bit lines BL0, BL0, respectively. 1, a circuit that averages these potentials when they are read from BL2 and BL3 as various potentials. Further, the averaged potential is generated in the signal line EQ1.
  • the reference potential generating circuit By arranging the reference potential generating circuit near the center in the length direction of the bit line as shown in the figure, the following effects are obtained. In other words, even if the characteristics vary depending on the location of the ferroelectric capacitor, the effect is small because the ferroelectric capacitor for the reference memory cell is located near the center of the group of ferroelectric capacitors for the main memory cell. can do.
  • the cell plate driver CPD By arranging the cell plate driver CPD on the right side of the bit line ZBL3 and near the center in the length direction of each bit line as shown in FIG. Has a significant effect.
  • the influence of the delay difference in the drive timing by the cell plate driver CPD can be reduced, and high-speed operation can be performed. That is, for example, the delay difference of the cell plate signal timing between when the ferroelectric capacitor C00 for the main body memory cell is selected and when the ferroelectric capacitor C06 for the main body memory cell is selected can be reduced. .
  • the timing delay difference in the case of FIG. 2 is about 1 ⁇ 2 as compared with the case of the configuration shown in FIG.
  • FIG. 3 is a configuration diagram of a memory cell in a ferroelectric memory device according to a third embodiment of the present invention. The configuration and operation of this embodiment will be described with reference to FIG.
  • the configuration of the present embodiment is basically similar to the first embodiment except for the following points.
  • the first feature of the present embodiment is that the ferroelectric capacitors for reference memory cells are dispersedly arranged at a plurality of positions in the length direction of the bit line.
  • the ferroelectric capacitors for reference memory cells CD00, CD01, CD10, and CD11 are arranged at positions near the sense amplifiers SAO and SA1, and the ferroelectric capacitors for reference memory cells are arranged.
  • CD 20, CD21, CD 30, and CD 31 are arranged at positions far from the sense amplifiers SA2 and SA3.
  • the second feature is that, as shown in FIG. 3, the equalizing circuit D is arranged near the center in the length direction of the bit line.
  • one bit line equalizing circuit for generating reference potential is arranged near the center in the length direction of the bit line, but it is of course possible to arrange it on the side near and far from the sense amplifier.
  • a ferroelectric capacitor for a reference memory cell can be arranged near the center in the length direction of the bit line.
  • the cell plate driver CPD is located at a substantially central position in the array of a plurality of bit lines, as compared with the configuration described in FIG. The difference is that they are arranged along the arrangement.
  • Other configurations are the same as those shown in FIG. 3, and the description thereof is omitted.
  • the cell plate driving circuit CPD has an effect that the delay time when driving is less dependent on a place and a timing difference is small.
  • FIG. 5 is a configuration diagram of a memory cell in a ferroelectric memory device according to a fourth embodiment of the present invention, and the configuration and operation of the present embodiment will be described with reference to FIG.
  • the feature of the fourth embodiment is that a ferroelectric capacitor for one reference memory cell is selectively connected to a plurality of bit lines, thereby providing a ferroelectric capacitor for a reference memory cell for generating a reference potential. This means that the layout area of a dielectric capacitor or the like can be reduced.
  • bit lines BL0 to BL3 and ZBL0 to / BL3 are connected to sense amplifiers SA0 to SA3.
  • the ferroelectric capacitors C00, C10, C20, and C30 for the main memory cell are connected to the bit lines B L0 to BL 3 via N-channel MOS transistors having the gate line WL0 as the gate. It is connected.
  • the bit lines ZB L0 to ZB L3 are connected to the ferroelectric capacitors for reference memory cells CD 00, CD 10, CD 20, through an N-channel MOS transistor having the reference word line RWL 0 as a gate. CD 30 is connected.
  • the ferroelectric capacitors CD00, CD10, CD20, CD for the reference memory cells are connected to the bit lines BL0 to BL3 via the N-channel MOS transistor using the reference word line RWL1 as a gate. 30 is connected.
  • the ferroelectric capacitors CD00, CD10, CD20, and CD30 for the reference memory cell can be connected to the bit lines BL0 to BL3 and the bit lines / BL0 to ZBL3. It has a configuration.
  • the ferroelectric capacitors C00 to C37 and CD00 to CD31 are connected to a cell plate signal line CP driven by a cell plate driver CPD.
  • the bit lines ZB L0 to B L3 are connected via an N-channel MOS transistor having a gate connected to the reference line RWL 0.
  • the bit lines BL0 to BL3 and the ferroelectric capacitors CD00, CD10, CD20, and CD30 for the reference memory cell are applied via an N-channel MOS transistor having the gate of the reference memory cell rewrite signal line REW0. It is connected.
  • the sense amplifier SA0 is controlled by the sense amplifier control signals / SAP and SAN, and the bit lines BL0 to BL3 and / BL0 to BL3 are precharged by the bit line precharge signal BP. Is a circuit configuration to be controlled.
  • ferroelectric capacitors having substantially the same size as the ferroelectric capacitor for the main memory cell are used, and two of them are set to “H”. They read "(high) data and" L "(original) data from the remaining two, respectively, and average these data.
  • the reference used for reading out the potentials of the bit lines BL0, BL1, BL2, and BL3 is used.
  • the potential is an average value of the ferroelectric capacitors for reference memory cells CD00, CD10, CD20, and CD30.
  • the average value is read from bit lines ZBL0, ZBL1, ZBL2, / BL3, respectively.
  • the word line WL1 is selected, the role of the bit line pair is reversed.
  • the same ferroelectric capacitor for the reference memory cell as described above is used.
  • the first ferroelectric memory cell of the present invention corresponds to, for example, ferroelectric capacitors CD 00 and CD 20 for reference memory cells, and the second ferroelectric memory cell corresponds to the reference memory cell. Compatible with ferroelectric capacitors CD10 and CD30.
  • one ferroelectric capacitor for reference memory cells is shared by two bit line pairs, but it can be shared by more bit lines.
  • the layout in the case of sharing by two bit line pairs as in the fourth embodiment can be realized relatively easily with a small number of wiring layers.
  • the layout area of the fourth embodiment is smaller than that of the fourth embodiment in that the number of ferroelectric capacitors for reference memory cells is 1 Z 2.
  • the reference potential generating circuit / the bit line equalizing circuit for generating the reference potential can be arranged near the center in the length direction of the bit line.
  • the present embodiment is another example of the embodiment shown in FIG. That is, in FIG. 5, for example, the reference memory cell ferroelectric capacitor CD00 is connected to one bit line pair (for example, BL0 and ZBL of a bit line pair connected to a certain sense amplifier SA0). 0) is shared. On the other hand, in FIG. 6, different bit line pairs are shared. For example, as shown in FIG. 6, a reference memory cell ferroelectric capacitor CD 00 is connected to a bit line ZBL 0 and This is shared by bit line BL1.
  • the ferroelectric capacitors for reference memory cells are shared for different word lines. As with the form, it can be reduced.
  • the present invention includes, for example, a plurality of ferroelectric capacitors for reference memory cells that store high-level data, and one-level data storage. Since the potentials read from a plurality of ferroelectric capacitors for reference memory cells are averaged, even if there are variations in the ferroelectric capacitors for reference memory cells, the effect is small. This has the effect that a reference potential with even less variation can be obtained. Further, by employing a configuration in which the equalizing circuit is connected between a plurality of bit lines, it is possible to achieve a layout area of a ferroelectric capacitor for a reference memory cell for generating a reference potential without increasing the layout area as compared with the related art. Is obtained.
  • the present invention described in claim 2 is the invention according to claim 1, for example, By connecting the equalize circuit between multiple bit lines and arranging it near the center in the length direction of the bit line, the influence of the bit line in the equalized state is reduced, and the bit line This has the effect that an ideal reference potential can be obtained at each location.
  • a ferroelectric capacitor for a reference memory cell is connected to a plurality of bit lines, and By arranging near the center, the influence of the location of the ferroelectric capacitor for the reference memory cell and the ferroelectric capacitor for the main memory cell was reduced, and the ferroelectric capacitors for each reference memory cell varied. Even in this case, there is an effect that a reference potential close to an ideal can be obtained with little influence.
  • a reference ferroelectric memory cell is connected to a plurality of bit lines, and the length direction of the bit lines is changed.
  • the ferroelectric capacitors for the reference memory cell and the main memory cell the influence of the location of the ferroelectric capacitor for the reference memory cell and the ferroelectric capacitor for the main body memory cell is reduced, and the ferroelectric capacitor for each reference memory cell is dispersed. In this case, the effect is small and the reference potential close to the ideal can be obtained.
  • any of the inventions according to claims 2 to 6 realizes a ferroelectric memory device capable of high-speed operation in that a reference potential closer to the ideal can be obtained. It is effective at the time. twenty two
  • a certain ferroelectric memory cell for reference is connected to a plurality of bit lines via a switch element to thereby provide a reference ferroelectric memory cell for generating a reference potential.
  • the effect is obtained that the layout surface of the ferroelectric memory cell or the like can be made smaller than before.
  • the ferroelectric memory cell capacitor for reference is less affected by variations, a more ideal reference potential can be obtained, and the layout area is smaller. it can.
  • the present invention according to claim 8 provides, for example, one reference strong dielectric memory cell for reference with respect to two bit line pairs connected to a sense amplifier via respective switch elements.
  • a layout area of a reference ferroelectric memory cell for generating a reference potential can be reduced as compared with the related art.
  • the reference ferroelectric memory cell is used less frequently because only the reference ferroelectric memory cell is shared for the two bit line pairs compared to the above example. It is advantageous in life.
  • the layout area is small because it is only necessary to provide switch elements for two adjacent bit line pairs.
  • the ferroelectric memory device of the present invention includes, for example, a plurality of second ferroelectric memory cells that store substantially high-level data and substantially one-level data.
  • a plurality of second ferroelectric memory cells to be stored, and an equalization for averaging potentials read from each of the first and second ferroelectric memory cells Circuit means, and read means for reading data stored in the ferroelectric capacitor for the main body memory cell by using the averaged voltage as a reference potential. Can be reduced even more than before.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Description

. 明 細 書
強誘電体メモリ装置 技術分野
本発明は、 強誘電体メモリ装置に関するものである。 背景技術
近年、 メモリセルのキャパシタに強誘電体材料を用いることにより記憶データ の不揮発性を実現した強誘電体メモリ装置が考案されている。 強誘電体キャパシ タはヒステリシス特性を有し、 電界が零のときでも履歴に応じた異なる極性の残 留分極が残る。 記憶データを強誘電体キャパシタの残留分極で表わすことにより 不揮発性メモリ装置を実現するものである。
ァメリ力特許 4 , 8 7 3 , 6 6 4号明細書には、 二つのタイプの強誘電体メモリ 装置が開示されている。
第 1のタイプは、 メモリセルを 1 ビッ トあたり、 1個のトランジスタおよび 1 個のキャパシタ （1 T 1 C ) により構成したものであり、 たとえば 2 5 6個の本 体メモリセル用強誘電体キャパシタ （ノーマルセル） 毎に 1個のリファレンスメ モリセル用強誘電体キャパシタが設けられる。
第 2のタイプは、 リファレンスメモリセル用強誘電体キャパシタを設けずに、 メモリセルが 1ビッ トあたり、 2個のトランジスタおよび 2個のキャパシタ （2 T 2 C ) で構成したものであり、 1対の相補データが 1対の本体メモリセル用強 誘電体キャパシタに記憶される。
- メモリの大容量化においては 1 T 1 C型が有利であり、 このとき、 低電圧動作 や： ¾寿 wsyrpなどのためには本体メモリセル用強誘電体キャパシタに対してリフ アレンスセル用強誘電体キャパシタの設計が重要となる。
また、 キャパシタを構成する強誘電体材料としては、 KN03、 P b L a 2 O 3 - Z r 02— T i O および Pb T i O3— P b Z r O 3などが知られている。 p C T国際公開第 WO 93/1 2542公報によれば、 強誘電体メモリ装置に適した、 P b T i O 3 - P b Z r〇3に比べて極端に疲労の小さい強誘電体材料も知られて いる。
以下、 従来の 1 T 1 Cタイプの強誘電体メモリ装置について、 その構成につい て簡単に説明する。
第 7図がメモリセル構成図、 第 8図がセンスアンプ回路図、 第 9図が動作タイ ミング図である。
第 7図において、 C 00〜C 37が本体メモリセル用強誘電体キャパシタ、 C D00〜CD 3 1がリファレンスメモリセル用強誘電体キャパシタである。 CP Dがセルプレー ト ドライバ、 REW0〜REW1がリ ファ レンスメモリセルリ ラ イ ト信号線である。 S A0〜SA3がセンスアンプ、 CPがセルプレー ト信号線 である。 WL 0〜WL 7がワード線、 RWL 0〜RWL 1がリ ファ レンスワー ド 線であり、 BL 0〜BL 3、 ノ B L 0〜/B L 3がビッ ト線である。 又、 第 8図、 第 9図におてい、 B Pがビッ ト線プリチャージ信号、 ZSAP、 SANがセンス アンプ制御信号である。 又、 VS Sが接地電圧、 VDDが電源電圧である。
メモリセル構成としては、 同図に示す様に、 例えば、 センスアンプ S AOにビ ッ ト線 B L 0と/ B L 0が接続されている。 そして、 ビッ ト線 B L 0には、 ヮー ド線 WL 0をゲートとする Nチャネル型 MO S トランジスタ T r 1を介して、 本 体メモリセル用強誘電体キャパシタ C 00が接続されている。 又、 ビッ ト線 ZB L 0には、 リファレンスヮ一ド線 RWL 0をゲートとする Nチャネル型 MO S ト ランジスタ T r 2を介して、 リファレンスメモリセル用強誘電体キャパシタ CD 00が接続されている。 又、 強誘電体キャパシタ C 00、 CD 00はセルプレー トドライバ C PDで駆動されるセルプレート信号線 C Pに接続されている。
また、 ビッ ト線ノ B L 0と ZB L 1は、 リファレンスワード線 RWL 0をゲ一 トとする Nチャネル型 MO S トランジスタ T r 3を介して接続されている。 また, ビッ ト線 B L0とリファレンスメモリセル用強誘電体キャパシタ CD00が、 リ ファレンスメモリセルリライ ト信号線 REW0をゲートとする Nチャネル型 MO S トランジスタ T r 5を介して接続されている。
また、 第 8図に示す様に、 センスアンプ SA0は、 センスアンプ制御信号/ S AP、 SANにより制御され、 ビッ ト線プリチャージ信号 B Pによってビッ ト線 B L 0と ZB L 0のプリチャージが制御される回路構成である。
この従来の 1 T 1 C構成の強誘電体メモリ装置は、 本体メモリセル用強誘電体 キャパシタとほぼ同じサイズの強誘電体キャパシタを 2個用いて、 それぞれから "H" (ハイ） のデータを一つと、 "L" (ロー） のデータを一つ読み出し、 こ れら 2つのデータを平均化するという方法である （特開平 7— 262768公開 公報参照） 。
上記従来の 1 T 1 C構成の強誘電体メモリ装置の動作について、 ワード線 WL Oが選択されている場合を中心に、 第 9図を参照しながら説明する。
まず、 ビッ ト線プリチヤ一ジ信号 B Pが Hのとき、 ビッ ト線 B L 0と/ B L 0 は論理電圧 "L" にプリチャージされている。 ビッ ト線 B L 1とノ B L 1に付い ても、 同様に論理電圧 "L" にプリチャージされている。
次に、 ビッ ト線プリチャージ信号 B Pを論理電圧" L" とすると、 ビッ ト線 B L 0と ZB L 0、 及びビッ ト線 B L 1と ZB L 1はフローティング状態となる また、 次に、 ワード線 WL 0とリ ファ レンスワード線 RWL 0を論理電圧 "H " とし、 次にセルプレート信号線 C Pを論理電圧 "H" とする。 ここでは、 ヮ一 ド線 WL Oの論理電圧 "H" の電位レベルは電源電圧 VDD以上に昇圧した電圧 である。 リ ファレンスワード線 RWL 0が論理電圧 "H" とされたことにより、 Nチャネル型 MOS トランジスタ T r 2〜丁 r 4は ON状態となる。 尚、 本明細 書では、 上述した様に、 例えば、 ワード線 WL 0を論理電圧 "H" とすると言う 表現をした場合、 ワード線 WL 0の電位を論理電圧 "H" とすることを意味して いるものである。
このとき、 強誘電体キャパシタ C 00、 CD00、 C 1 0、 CD 1 0のそれぞ れの両電極に電界がかかり、 強誘電体キャパシタとビット線容量の容量比により、 それぞれの電位が決まる。 そして、 これら各電位が、 それぞれビッ ト線 B L 0、 ZBL CK B L 1、 /B L 1から読み出される。
このとき、 リ ファ レンスメモリセル用強誘電体キャパシタ CD 00および CD 1 0から読み出されたデータは、 Nチャネル型 MOS トランジスタ T r 2〜丁 r が ON状態となっていることにより、 ビッ ト線 /B L 0と ZB L 1が電気的に 接続されているため、 双方のデータが平均化されたデータ （電位） となる。 ここ では、 リ ファ レンスメモリセル用強誘電体キャパシタ CD00、 CD0 1に " H " (ハイ） のデータが、 又、 リファレンスメモリセル用強誘電体キャパシタ CD i o、 CD I : : ":L" (口一） のデータが記録されている。
次に、 リ ファレンスワード線 RWL 0を論理電圧 "L" とし、 Nチャネル型 M OS トランジスタ丁 r 2〜丁 r 4を OFF状態とすることにより、 ビッ ト線/ B L 0とビッ ト線 B L 1 とを電気的に切断する。 この後、 ヤンスアンプ制御信号/ SAPを論理電圧 "L" 、 S AN論理電圧 " H" とし、 センスアンプを作動させる。
これによつて、 ビッ ト線に読み出された電位が、 電源電圧 VDDと接地電圧 V S Sに増幅される。
次に、 リファレンスメモリセルリライ ト信号線 R EW0を論理電圧 "H" とし、 リファレンスメモリセル用強誘電体キャパシタ CD 00および CD 10に対して、 次の読み出し動作のために "H" (ハイ） と "L" (口一） の電位を書き込める ようにする。
次に、 再書き込み動作としてセルプレート信号線 C Pを論理電圧 "1ノ' とする。 この後は、 ビッ ト線プリチャージ信号 B Pを論理電圧 "H" としビッ ト線 B L0 とノ BL0は、 論理電圧 にプリチャージし、 ワード線 WL 0とリファレン スワード線 RWL 0を論理電圧 "L" として、 初期状態とする。
この様に、 上記従来の 1丁 1 Cタイプの強誘電体メモリ装置では、 ワード線 W LOが選択された場合、 ビッ ト線 B L 0とビッ ト線 B L 1の電位を読み出す際に 利用するリファ レンス電位は、 リファレンスメモリセル用強誘電体キャパシタ C D 00と CD 1 0との平均値である。 その平均値は、 ビッ ト線 ZB L 0と ZBL 1から読み出される。 又、 ビッ ト線 B L 2とビッ ト線 B L 3の電位を読み出す際 に利用するリファレンス電位は、 リ ファレンスメモリセル用強誘電体キャパシタ CD 20と CD 30との平均値である。 その平均値は、 ビッ ト線 ZBL0と ZB L 1から読み出される。
又、 ワード線 WL 1が選択された場合は、 ビッ ト線対の役割が上記の場合と逆 になり、 リファ レンスメモリセル用強誘電体キャパシタも異なる。
即ち、 ビッ ト線 ZB L 0とビッ ト線/ B L 1の電位を読み出す際に利用するリ ファレンス ¾位は、 リファレンスメモリセル用強誘電体キャパシタ C D 0 1 と C D 1 1 との平均値である。 その平均値は、 ビッ ト線 B L 0と B L 1から読み出さ れる。 又、 ビッ ト線 Z B L 2とビッ ト線 Z B L 3の電位を読み出す際に利用する リファレンス電位は、 リファレンスメモリセル用強誘電体キャパシタ C D 2 1と C D 3 1 との平均値である。 その平均値は、 ビッ ト線 B L 0と B L 1から読み出 される。
従って、 第 7図に示す構成では、 8本のワード線 W L 0〜W L 7に対して、 リ ファレンス電位は 4種類となる。
しかしながら、 従来の 1 T 1 Cタイプの強誘電体メモリ装置のリファレンスメ モリセル方式では次のような課題が有った。
即ち、 従来の場合、 "H " (ハイ） と " L " (口一） のデータが書き込まれた、 それぞれ 1つずつのリファ レンス用の強誘電体キャパシタ （例えば、 リファ レン スメモリセル用強誘電体キャパシタ C D 0 0と C D 1 0 ) を電気的に接続して、 双方の電位を平均化して、 これをデータ読み出しのための、 リファ レンス電位と していた。 そのため、 これらリファレンスメモリセル用の強誘電体キャパシタの ばらつきにより、 各リ ファレンス電位にばらつきが生じていた。 従って、 本来は 同じ値となるべき理想のリファ レンス電位が得られない場合があり、 強誘電体メ モリ装置としての歩留りを低下させる原因となるという課題があった。
また、 特に、 これらリファレンスメモリセル用強誘電体キャパシタのばらつき は、 レイアウ トの配置位置にも大きく左右され、 リファ レンスメモリセル用強誘 電体キャパシタと本体メモリセル用強誘電体キャパシタとの配置位置が、 お互い に遠い場合には、 理想のリファ レンス電位が得られない場合があるという課題が あった。 また、 従米の 1 T 1 Cタイプの強誘電体メモリ装置のリファ レンスメモリセル 方式においては、 制御用信号や制御用スィッチ素子である Nチャネル型 MO S ト ランジスタおよびリ ファレンスメモリセル用強誘電体キャパシタが、 1本のビッ ト線ごとに必要でレイァゥ ト的に大きな面積を占めるという課題があった。 発明の開示
本発明は、 上記従来の課題を考慮し、 基準電位のばらつきを従来に比べてより 一層少なく出来る強誘電体メモリ装置を提供することを目的とする。
請求項 1記載の本発明は、 本体メモリセル用強誘電体キャパシタに対して不揮 発性データを記億する強誘電体メモリ装置であって、 実質的にハイレベルのデー タを記憶する複数個の第 1の強誘電体メモリセルと、 実質的に口一レベルのデー タを記憶する複数個の第 2の強誘電体メモリセルと、 前記第 1及び第 2の強誘電 体メモリセルのそれぞれから読み出された電位を平均化するィコライズ回路手段 と、 前記平均化された電位を基準電位として利用して、 前記本体メモリセル用強 誘電体キャパシタに記憶されたデータの読み出しを行う読み出し手段とを有する 強誘電体メモリ装置である。
請求項 7記載の本発明は、 本体メモリセル用強誘電体キャパシタを選択するヮ —ド線と、 前記本体メモリセル用強锈電体キャパシタからデータの読み出しに用 いるビッ ト線とがマトリックス状に配列された、 1つの前記本体メモリセル用強 誘電体キャパシタに対して 1 ビッ トの不揮発性データを記憶する強誘電体メモリ 装置であって、 異なる前記ヮード線に対して共用するリファレンス用強誘電体メ モリセルと、 前記リ ファ レンス用強誘電体メモリセルから読み出された電位に基 づいて得られた基準電位を利用して、 前記本体メモリセル用強誘電体キャパシ々 の前記データの読み出しを行う読み出し手段とを備えた強誘電体メモリ装置であ る。 図面の簡単な説明
第 1図は、 本発明の第 1の実施の形態のメモリセル構成図である。
第 2図は、 本発明の第 2の実施の形態のメモリセル構成図である。
第 3図は、 本発明の第 3の実施の形態のメモリセル構成図である。
第 4図は、 本発明の第 3の実施の形態における他の例のメモリセル構成図であ る。
第 5図は、 本発明の第 4の実施の形態のメモリセル構成図である。
第 6図は、 本発明の第 4の実施の形態における他の例のメモリセル構成図であ る。
第 7図は、 従来例のメモリセル構成図である。
第 8図は、 従来例のセンスアンプ回路図である。
第 9図は、 従来例の動作タイミング図である。 符号の説明
CO O〜C 37 本体メモリセル用強誘電体キャパシタ
CD00〜CD31 リファレンスメモリセル用強誘電体キャパシタ
C P D セルプレート ドライバ
SA0〜SA3 センスアンプ
CP セルプレート信号線
WL 0〜WL 7 ワード線 RWL0〜RWL 1 リ ファ レンスワード線
REW0〜； REW1 リ ファ レンスメモリセルリライ ト信号線
EQ0〜EQ 1 リ ファ レンス電位信号線
B L O〜B L 3、 BL 0〜/B L 3 ビッ ト線
BP ビッ ト線プリチャージ信号
/SAP, SAN センスアンプ制御信号
V S S 接地電圧
VDD 電源電圧 発明を実施するための最良の形態
以下、 本発明の実施の形態について、 図面を参照しながら説明する。
(実施の形態 1 )
第 1図は、 本発明の第 1の実施の形態の強誘電体メモリ装置におけるメモリセ ル構成図であり、 同図を用いて本実施の形態の構成を説明する。
尚、 センスアンプ回路や動作タイミング図については、 従来例の第 8図および 第 9図と同様のものである。
第 1図に示すように、 CO 0〜C 37は本体メモリセル用強誘電体キャパシタ . CDO O〜CD31はリファ レンスメモリセル用強誘電体キャパシタである。 C P Dはセルプレ一 ト ドライバ、 REW0〜REW1はリ ファ レンスメモリセルリ ライ ト信号線である。 尚、 リ ファ レンスメモリセル用強誘電体キャパシタ CD0 0、 CD 20には、 "H" (ハイ） のデータが、 又、 リ ファ レンスメモリセル用 強誘電体キャパシタ CD 10、 CD 30には、 "L" (口一） のデータが記録さ れているものとする。 又、 リファ レンスメモリセル用強誘電体キャパシタ CD0 1、 CD 21には、 "H" (ハイ） のデータが、 又、 リファレンスメモリセル用 強誘電体キャパシタ CD 1 1、 CD 3 1には、 "L" (ロー） のデータが記録さ れているものとする。
又、 EQ0〜EQ 1はリ ファレンス電位信号線、 S A0〜S A 3はセンスアン プ、 C Pはセルプレート信号線である。 又、 WL 0〜WL 7がワード線、 RWL 0〜： RWL 1がリ ファレンスワード線であり、 B L 0〜B L 3、 ノ BLO〜ZB L 3がビッ ト線である。 又、 B Pがビット線プリチャージ信号、 ZSAP、 S A Nがセンスアンプ制御信号である。 又、 V S Sが接地電圧、 VDDが電源電圧で ある。 尚、 リファレンス電位信号線 EQ0〜EQ 1は、 それぞれ、 リファ レンス ヮ一ド線 RWL 0〜RWL 1が選択された時に、 リファレンス電位が発生する信 線 ある。
又、 同図に示すとおり、 本体メモリセル用強誘電体キャパシタを選択する上記 各ワード線と、 電位の読み出しに用いる上記各ビッ ト線とが、 マ トリ ックス状に 配列されている。 又、 本体メモリセル用強誘電体キャパシタ等により後述するメ モリセルァレイが構成されている。
メモリセルアレイ構成は、 第 1図に示す通り、 センスアンプ S A 0~S A 3に ビッ ト線 B L 0〜B L 3と/ B L 0〜/B L 3が接続されている。 そして、 ビッ ト線 B L 0〜B L 3にはヮ一ド線 WL 0をゲートとする Nチャネル型 MO S トラ ンジスタを介して本体メモリセル用強誘電体キャパシタ C O 0、 C 10、 C 20、 C 30が接続されている。 又、 ビッ ト線 ZB L 0、 ZB L 1、 ZB L 2、 /B L 3には、 リファレンスヮード線 RWL 0をゲートとする Nチャネル型 MO S トラ ンジスタ T r 2、 Τ Γ 4、 T r 7、 T r 9を介して、 リ ファレンスメモリセル用 強誘電体キャパシタ CD 00、 CD 1 0、 CD 20、 CD 30がそれぞれ接続さ れている。 11
又、 ィコライズ回路は、 Nチャネル型 MOS トランジスタ T r 0、 T r 3、 T r 6、 T r 8等から構成された回路である。 即ち、 ィコライズ回路は、 リファ レ ンスメモリセル用強誘電体キャパシタ CD 00、 CD 1 0、 CD 20、 CD 30 のそれぞれに記憶された上記各種データが、 ビッ ト線 ZB L0、 ZB L 1、 /B L 2、 ZB L 3から各種電位として読み出される際、 それら電位を平均化する回 路である。 ィコライズ回路により平均化された電位は、 本体メモリセル用強誘電 キャパシタから読み出されたデータをセンスアンプにより増幅するために用いる 基準電位である。
又、 強誘電体キャパシタ C 00〜C 37、 CD 00〜CD 3 1は、 セルプレ一 ト ドライバ C PDで駆動されるセルプレート信号線 C Pに接続されている。
又、 ビッ ト線 B L 0とリファレンスメモリセル用強誘電体キャパシタ CD 00 とは、 リ ファ レンスメモリセルリライ ト信号線 REW0をゲートとする Nチヤネ ル型 MO S トランジスタ T r 5を介して接続されている。 他のビッ ト線 ZB L 0、 B L 2、 /B L 2についても、 ビッ 卜線 B L 0と同様に各 Nチャネル型 MO S ト ランジスタを介して、 それぞれ、 リ ファレンスメモリセル用強誘電体キャパシタ CD 1 0、 CD 20、 CD 30に接続されている。
又、 センスアンプ SA0は、 センスアンプ制御信号 ZS AP、 SANで制御さ れ、 ビッ ト線プリチヤ一ジ信号 B Pによってビッ ト線 B 0〜8し 3と 8し（） 〜ZB L 3のプリチヤ一ジが制御される回路構成である。 尚、 本発明の読み出し 手段は、 センスアンプ S A 0等が対応する。
この第 1の実施の形態では、 本体メモリセル用強誘電体キャパシタとほぼ同じ サイズの強誘電体キャパシタを 4個用い、 その内の 2個から "H" のデータを、 又、 残りの 2個から "L" のデータをそれぞれ読み出し、 これらデータを平均化 するという方法である。 - 以下に、 本実施の形態の動作を説明する。
本実施の形態の動作のタイミングについては第 9図に示した従来例と同様であ る。
ここで、 従来例との主な相違点を述べる。 即ち、 従来の場合には、 上述した通 り、 1つの Hデータと 1つの Lデータを用いて、 それらを平均化することにより 基準電位を得ていた。 これに対して、 本実施の形態では、 複数個の Hデータと、 複数個の Lデータを用いて、 これらを平均化することにより基準電位を得る点が、 従来の場合と異なる。
この様に、 本実施の形態の強誘電体メモリ装置では、 ワード線 WLOが選択さ れた場合、 ビッ ト線 B L 0、 B L 1、 BL 2、 B L 3の電位を読み出す際に利用 するリ ファレンス電位は、 リファレンスメモリセル用強誘電体キャパシタ CD 0 0と、 CD 10と、 CD20と、 CD 30との平均値である。 その平均値は、 ビ ッ ト線ノ B L0、 /B L 1 , /B L 2、 /B L 3からそれぞれ読み出される。 又、 ヮ一ド線 WL 1が選択された場合は、 ビッ ト線対の役割が上記の場合と逆 になり、 リファ レンスメモリセル用強誘電体キャパシタも異なる。
即ち、 ビッ ト線 ZB L0、 /B L 1、 /B L 2、 / B L 3の電位を読み出す際 に利用するリファ レンス電位は、 リファレンスメモリセル用強誘電体キャパシタ CD01、 CD 1 1 CD 21 と CD 31との平均値である。 その平均値は、 ビッ 卜線 B L 0と、 B L 1と、 B L 2と B L 3からそれぞれ読み出される。
従って、 第 1図に示す構成では、 8本のワード線 WL 0〜WL 7に対して、 リ ファレンス電位は 2種類となる。 尚、 本発明の第 1強誘電体メモリセルは、 例え ば、 リファレンスメモリセル用強誘電体キャパシタ CD 00、 CD 20に対応し ており、 第 2強誘電体メモリセルは、 リファレンスメモリセル用強銹電体キャパ シタ CD 10、 CD30に対応している。
第 1の実施の形態の特徴は、 複数の "H" (ハイ） データと複数の "L" (π 一） データを平均化するため、 リファレンスメモリセル用強誘電体キャパシタに ばらつきがあった場合でもその影響が少なく理想に近いリファレンス電位が得ら れるというものである。
ここでは、 4個のリファレンスメモリセル用強誘電体キャパシタ （CD00〜 CD 30) を平均化する実施の形態について示しているが、 これに限らず、 例え ば、 平均化するリファレンスメモリセル用強誘電体キャパシタの個数を増やすこ とは可能である。
この様に、 平均化するリファ レンスメモリセル用強誘電体キャパシタの個数を 増やせば、 それらリファレンスメモリセル用強誘電体キャパシタのばらつきの影 響も少なくなることは明らかである。
例えば、 16個の平均をとる場合を 2個の平均をとる場合と比較すると、 "H " (ハイ） データを出力すべき 1個の強誘電体キャパシタが "L" (ロー） デー タを出力した時、 理想のリファ レンス電位からのずれは、 1Z8に抑えることが できる。
このように、 理想のリファレンス電位からのずれが小さく押さえられるため、 センスアンプにいく らかの動作マ一ジンを確保しておけば、 より一層正常に動作 できる強誘電体メモリ装置を得ることができる。
(実施の形態 2)
第 2図は、 本発明の第 2の実施の形態の強誘電体メモリ装置におけるメモリセ ル構成図であり、 同図を用いて本実施の形態の構成と動作を述べる。
本実施の形態の構成は、 以下の点を-除いては、 電気的接続を含めて基本的には 第 1の実施の形態と同様である。
即ち、 本実施の形態の特徴は、 リファレンスメモリセル用強誘電体キャパシタ
CD00〜CD 31およびィコライズ回路を含むリファ レンス電位発生回路と、 セルプレート ドライバ C PDとを、 第 2図に示すように、 ビッ ト線の長さ方向の 中央付近に配置したことである。
ここで、 本実施の形態のィコライズ回路は、 第 2図に示すように、 第 1のィコ ライズ回路 Aと第 2のィコライズ回路 Bから構成されている。
即ち、 第 1のィコライズ回路 Aは、 Nチャネル型 MO S トランジスタ丁 r 0、 T r 3、 T r 6、 T r 8等から構成された回路である。 即ち、 ィコライズ回路は、 リファ レンスメモリセル用強誘電体キャパシタ CD 00、 CD 1 0、 CD 20、 CD 30のそれぞれに記憶された上記各種データが、 ビッ ト線/ B L0、 ZBL 1、 ZB L 2、 ZB L 3から各種電位として読み出される際、 それら電位を平均 化する回路である。 又、 その平均化された電位が信号線 EQ 0に発生する。
又、 第 1のィコライズ回路 Aと同様にして、 第 2のィコライズ回路 Bが設けら れている。 即ち、 第 2のィコライズ回路 Bは、 リファ レンスメモリセル用強誘電 体キャパシタ CD01、 CD 1 1、 CD 2 1 , CD 3 1のそれぞれに記憶された 上記各種データが、 ビッ ト線 BL 0、 BL 1、 BL 2、 B L 3から各種電位とし て読み出される際、 それら電位を平均化する回路である。 又、 その平均化された 電位が信号線 EQ 1に発生する。
リファレンス電位発生回路を、 同図に示す様に、 ビッ ト線の長さ方向の中央付 近に配置することによって、 次のような効果がある。 即ち、 強誘電体キャパシタの配置場所により特性のばらつきがある場合でも、 リファ レンスメモリセル用強誘電体キャパシタは、 本体メモリセル用強誘電体キ ャパシタ群の中央付近に位置するためその影響を少なくすることができる。 又、 セルプレー ト ドライバ C PDを、 同図に示す様に、 ビッ ト線 ZBL 3の右 側であって、 且つ、 各ビッ ト線の長さ方向の中央付近に配置することによって、 次のような効果がある。
即ち、 セルプレート ドライバ CP Dによる駆動タイミングの遅延差の影響を少 なくでき、 高速動作が可能になる。 つまり、 例えば、 本体メモリセル用強誘電体 キャパシタ C 00が選択された場合と、 本体メモリセル用強誘電体キャパシタ C 06が選択された場合の、 セルプレート信号のタイミングの遅延差が少なく出来 る。 具体的には、 第 2図の場合のタイミングの遅延差は、 第 1図に示した構成の 場合に比べて、 約 1ノ 2となる。
(実施の形態 3)
第 3図は、 本発明の第 3の実施の形態の強誘電体メモリ装置におけるメモリセ ル構成図であり、 同図を用いて本実施の形態の構成と動作を述べる。
本実施の形態の構成は、 以下の点を除いては、 基本的には第 1の実施の形態と 似ている。
即ち、 本実施の形態の第 1の特徴は、 リファレンスメモリセル用強誘電体キヤ パシタをビッ ト線の長さ方向の複数の位置に分散させて配置したことである。 具体的には、 リ ファレンスメモリセル用強誘電体キャパシタ CD 00、 CD 0 1、 CD 10、 CD 1 1をセンスアンプ SAO, S A 1に近い位置に配置し、 リ ファレンスメモリセル用強誘電体キャパシタ CD 20、 CD21、 CD 30、 C D 31をセンスアンプ S A 2, S A 3から遠い位置に配置している。 また、 第 2の特徴は、 第 3図に示すように、 ィコライズ回路 Dはビッ ト線の長 さ方向の中央付近に配置したことである。
このようにリ ファレンスメモリセル用強誘電体キャパシタを分散して配置する ことにより、 その配置上の強誘電体キャパシタ特性のばらつきの影響を少なくす ることができるとともに、 "H" (ハイ） データと "L" (ロー） データを平均 化した時の、 その平均化された電位のビッ ト線の長さ方向の時問差による違いの 影響を少なくでき、 高速動作にも効果がある。
即ち、 第 3図において、 リファ レンスメモリセル強誘電体キャパシタ CD00， CD 10に接続されたセルプレート信号線は、 セルプレート駆動回路 CD Pから 近いため、 早く電位が出てくる。 又、 リファ レンスメモリセル強誘電体キャパシ タ CD 20， CD 30に接続されたセルプレート信号線は、 セルプレー ト駆動回 路 CD Pから遠いため、 電位が出てくるのが遅い。 これら、 リ ファレンスメモリ セル強誘電体キャパシタ CD 00と CD 1 0と CD 20と CD 30とを平均化す ることにより、 リファ レンス電位が出てくるスピードが平均化される。 従って、 ビッ ト線の長さ方向の時間差による、 リファレンス電位の違いの影響を少なく出 来ると言うことである。
また、 ここではリファレンス電位発生用ビッ ト線ィコライズ回路はビッ 卜線の 長さ方向の中央付近に 1つ配置してあるが センスアンプに近い側と遠い側にも 配置することはもちろん可能である。 さらに、 リファ レンスメモリセル用強誘電 体キャパシタをビッ ト線の長さ方向の中央付近にも配置することも可能である。 次に、 第 4図に示す別の実施の形態について、 簡単に説明する。
即ち、 この例は、 同図に示す通り、 第 3図で説明した構成と比べて、 セルプレ —ト ドライバ CPDを、 複数本のビッ ト線の配列中の実質上中央の位置に、 且つ、 その配列に沿って配置されている点が異なる。 その他の構成は、 第 3図に示した ものと同じであり、 その説明は省略する。
これにより、 セルプレー ト信号線 C Pの、 各リファ レンスメモリセル用強誘電 体キャパシタへの長さが均等になる。 そのため、 セルプレート駆動回路 C PDの 駆動時における遅延時間の、 場所依存性が少なく、 タイミング差が少ないという 効果を発揮する。
(実施の形態 4)
第 5図は、 本発明の第 4の実施の形態の強誘電体メモリ装置におけるメモリセ ル構成図であり、 同図を用いて本実施の形態の構成と動作を述べる。
この第 4の実施の形態の特徴は、 1つのリ ファレンスメモリセル用強誘電体キ ャパシタを複数のビッ ト線に選択的に接続することにより、 リファ レンス電位発 生用のリファレンスメモリセル用強誘電体キャパシタ等のレイァゥ ト面積を小さ くすることができるということである。
メモリセル構成は、 第 5図に示す様に、 センスアンプ SA0〜SA3にビッ ト 線 B L 0〜B L 3と ZB L 0〜/B L 3が接続されている。 又、 ビッ ト線 B L0 〜B L 3にはヮ一ド線 WL 0をゲートとする Nチャネル型 MOS トランジスタを 介して本体メモリセル用強誘電体キャパシタ C 00、 C 10、 C 20、 C 30が 接続されている。 ビッ ト線 ZB L 0〜ZB L 3には、 リファレンスワード線 RW L 0をゲートとする Nチャネル型 MO S トランジスタを介してリ ファレンスメモ リセル用強誘電体キャパシタ CD 00、 CD 10、 CD 20、 CD 30が接続さ れている。 又、 ビッ ト線 B L 0〜B L 3にもリファ レンスワード線 RWL 1をゲ ―トとする Nチャネル型 MO S トランジスタを介してリファレンスメモリセル用 強誘電体キャパシタ CD 00、 CD 10、 CD20、 C D 30が接続されている。 つまり、 リ ファレンスメモリセ 用強誘電体キャパシタ CD 00、 CD 10、 C D20、 CD 30は、 ビッ ト線 B L 0〜B L 3にもビッ ト線/ B L 0〜ZB L 3 にも接続可能である構成としている。
強誘電体キャパシタ C00〜C 37、 CD00〜CD 3 1は、 セルプレート ド ライバ C PDで駆動されるセルプレート信号線 C Pに接続されている。 また、 ビ ッ ト線 ZB L 0〜 B L 3は、 リファレンスヮ一ド線 RWL 0をゲ一トとする N チャネル型 MOS トランジスタを介して接続されている。 又、 ビッ ト線 B L 0〜 BL 3と リファレンスメモリセル用強誘電体キャパシタ CD00、 CD 10、 C D20、 CD30力 リファ レンスメモリセルリライ ト信号線 REW0をゲート とする Nチャネル型 MOS トランジスタを介して接続されている。
また、 センスアンプ SA0は、 センスアンプ制御信号/ S AP、 SANによつ つて制御され、 ビッ ト線プリチャージ信号 B Pによってビッ ト線 B L 0〜B L 3 と/ B L 0〜ノ B L 3のプリチャージが制御される回路構成である。
この第 4の実施の形態でも、 第 1の実施の形態と同様に本体メモリセル用強誘 電体キャパシタとほぼ同じサイズの強誘電体キャパシタを 4個用いて、 その内の 2個から "H" (ハイ） のデータと、 残りの 2個から "L" (口一） のデータを それぞれ読み出し、 これらデータを平均化するという方法を用いている。
この様に、 本実施の形態の強誘電体メモリ装置では、 ワード線 WLOが選択さ れた場合、 ビッ ト線 B L0、 B L 1、 BL 2、 B L 3の電位を読み出す際に利用 するリ ファレンス電位は、 リ ファレンスメモリセル用強誘電体キャパシタ C D 0 0と、 CD 10と、 CD20と、 CD 30との平均値である。 その平均値は、 ビ ッ ト線 ZB L0、 ZBL 1、 ZB L 2、 / B L 3からそれぞれ読み出される。 又、 ワード線 WL 1が選択された場合は、 ビッ ト線対の役割が上記の場合と逆 になるが、 リ ファレンスメモリセル用強誘電体キャパシタは、 上記と同じものが 用いられる。
従って、 第 5図に示す構成では、 8本のワード線 W L 0〜W L 7に対して、 リ ファレンス電位は 1種類となる。 尚、 本発明の第 1強誘電体メモリセルは、 例え ば、 リファレンスメモリセル用強誘電体キャパシタ C D 0 0、 C D 2 0に対応し ており、 第 2強誘電体メモリセルは、 リファレンスメモリセル用強誘電体キャパ シタ C D 1 0、 C D 3 0に対応している。
ここでは、 1個のリファレンスメモリセル用強誘電体キャパシタを 2本のビッ ト線対で共用する構成であるが、 さらに多くのビッ ト線と共用することも可能で ある。 この第 4の実施の形態のように 2本のビッ ト線対で共用する場合のレイァ ゥ トは配線層も少なく比較的簡単に実現できる。 第 4の実施の形態のレイァゥ 卜 面積は第 ]の実施の形態の場合に比べて、 リファレンスメモリセル用強誘電体キ ャパシタの個数が 1 Z 2となっている。
また、 このリ ファ レンス電位発生回路ゃリファレンス電位発生用のビッ ト線ィ コライズ回路はビッ ト線の長さ方向の中央付近に配置することも、 もちろん可能 である。
次に、 第 6図に示す別の実施の形態について、 簡単に説明する。
同図に示す通り、 本実施の形態は、 第 5図に示す実施の形態の別の例である。 即ち、 第 5図では、 例えば、 リ ファ レンスメモリセル強誘電体キャパシタ C D 0 0を、 1つのビッ ト線対 （例えば、 あるセンスアンプ S A 0に接続されたビッ ト線対の B L 0と Z B L 0 ) において共用している。 これに対し、 第 6図では、 異なるビッ ト線対において共用しているものである。 例えば、 第 6図に示す様に、 リ ファレンスメモリセル強誘電体キャパシタ C D 0 0を、 ビッ ト線 Z B L 0 と、 ビッ ト線 B L 1で共用しているものである。
この様に、 本実施の形態によれば、 異なるワード線に対しても、 リファレンス メモリセル用強誘電体キャパシタを共用しているので、 リファ レンスメモリセル 用強誘電体キャパシタの個数を上記実施の形態と同様に、 削減することが出来る。
この様に、 上記実施の形態によれば、 リファレンスメモリセル用強誘電体キヤ パシタにばらつきがあった場合でも、 その影響が少なく、 理想に近いリファレン ス電位が得られ歩留り向上にもつながる。
また、 リファレンスメモリセル用強誘電体キャパシタゃィコライズ回路の配置 によりさらに理想に近いリファレンス電位が得られ、 高速動作の強誘電体メモリ 装置とすることができるという効果もある。
さらに、 リファ レンス電位発生用のリファレンスメモリセル用強誘電体キャパ シタのレイァゥ ト面積を小さくできるという効果もある。
以上述べたところから明らかな様に、 請求項 1に記載の本発明は、 例えば、 ハ ィレベルのデータを記憶する複数個のリファレンスメモリセル用強誘電体キャパ シタと、 口一レベルのデータを記憶する複数個のリファレンスメモリセル用強誘 電体キャパシタとから読み出された各電位を平均化するため、 各リファ レンスメ モリセル用強誘電体キャパシタにばらつきがあつた場合でも、 その影響が少なく 従来に比べてより一層ばらつきの少ないリファレンス電位が得られるという作用 を有する。 また、 ィコライズ回路を複数のビッ ト線間に接続した構成にすること で、 リファレンス電位発生用のリファレンスメモリセル用強誘電体キャパシタ等 のレイァゥ ト面積を従来に比べて増やすことなく実現できるという効果が得られ る。
又、 請求項 2に記載の本発明は、 請求項 1に記載の発明において、 例えば、 ィ コライズ回路を複数のビッ ト線間に接続し、 さらにビッ ト線の長さ方向の中央付 近に配置することにより、 ビッ ト線のィコライズ状態の場所による影饗を少なく し、 ビッ ト線の各場所で、 理想に近いリファレンス電位を得ることが出来るとい う効果を有する。
又、 請求項 3に記載の本発明は、 請求項 1に記載の発明において、 例えば、 リ ファレンスメモリセル用強誘電体キャパシタを複数のビッ ト線に接続し、 ビッ 卜 線の長さ方向の中央付近に配置することにより、 リファレンスメモリセル用強誘 電体キャパシタと本体メモリセル用強誘電体キャパシタとの配置場所による影響 を少なく し、 各リファレンスメモリセル用強誘電体キャパシタにばらつきがあつ た場合でも、 その影響が少なく理想に近いリファレンス電位を得ることが出来る という効果を有する。
又、 請求項 4に記載の本発明は、 請求項 1に記载の発明において、 例えば、 リ ファレンス用強誘電体メモリセルを複数のビッ ト線に接続し、 ビッ ト線の長さ方 向の複数の位置に配置することにより、 さらにリファ レンスメモリセル用強誘電 体キャパシタと本体メモリセル用強誘電体キャパシタとの配置場所による影響を 少なく し、 各リファレンスメモリセル用強誘電体キャパシタにばらつきがあった 場合でも、 その影響が少なく理想に近いリファ レンス電位を得ることが出来ると いう効果を有する。
又、 請求項 5記載の本発明では、 請求項 6記載の発明とほぼ同様に、 例えば、 セルプレート ドライバ C P Dによる駆動タイミングの遅延差の影響を少なくでき、 高速動作が可能となる。
又、 請求項 2〜 6に記載の何れの発明も、 より理想に近いリファレンス電位を 得ることが出来得るという点で、 高速動作が可能な強誘電体メモリ装置を実現す るに際して有効である。 22
又、 請求項 7に記載の本発明は、 例えば、 ある 1つのリファレンス用強誘電体 メモリセルが、 スィッチ素子を介して複数のビッ ト線に接続することにより、 リ ファレンス電位発生用のリファレンス用強誘電体メモリセル等のレイァゥ ト面稍 を従来に比べて小さくすることができるという効果が得られる。 また、 請求項 1 記載の発明の構成と併せて用いることにより、 リファ レンス用強誘電体メモリセ ルキャパシタにばらつきの影響が少なく、 より理想に近いリファレンス電位が得 られ、 かつ、 レイアウ ト面積も小さくできる。
又、 請求項 8に記載の本発明は、 例えば、 センスアンプに接続された 2本のビ ッ ト線対に対して、 それぞれのスィツチ素子を介して 1つのリファレンス用強誘 電体メモリセルを接続することにより、 リファレンス電位発生用のリファレンス 用強誘電体メモリセル等のレイァゥ 卜面積を従来に比べて小さくすることができ るという効果が得られる。 また、 この場合、 上記例に比べて、 2本のビッ ト線対 に対してリファレンス用強誘電体メモリセルを共用化しているだけであるので、 リファレンス用強誘電体メモリセルの使用頻度が少なく寿命的に有利である。 ま た、 隣り合う 2本のビッ 卜線対に対してスィツチ素子を設けるだけでよいので、 レイアウ ト面積も小さい。
産業上の利用可能性
以上説明したように、 本発明の強誘電体メモリ装置は、 例えば、 実質的にハイ レベルのデータを記憶する複数個の第】 の強誘電体メモリセルと、 実質的に口一 レベルのデータを記憶する複数個の第 2の強誘電体メモリセルと、 第 1及び第 2 の強誘電体メモリセルのそれぞれから読み出された電位を平均化するィコライズ 回路手段と、 平均化された電 を基準電位として利用して、 本体メモリセル用強 誘電体キャパシタに記憶されたデータの読み出しを行う読み出し手段とを有して おり、 これにより、 基準電位のばらつきを従来に比べてより一層少なく出来るも のである。

Claims

言^ 求 の 範 囲
1 . 本体メモリセル用強誘電体キャパシタに対して不揮発性データを記憶する 強誘電体メモリ装置であって、
実質的にハイ レベルのデータを記憶する複数個の第 1 の強誘電体メモリセルと、 実質的に口一レベルのデータを記憶する複数個の第 2の強誘電体メモリセルと、 前記第 1及び第 2の強誘電体メモリセルのそれぞれから読み出された電位を平 均化するィコライズ回路手段と、
前記平均化された電位を基準電位として利用して、 前記本体メモリセル用強誘 電体キャパシタに記憶されたデータの読み出しを行う読み出し手段と、
を有することを特徴とする強誘電体メモリ装置。
2 . 前記本体メモリセル用強誘電体キャパシタを選択するヮ一ド線と前記電位 の読み出しに用いるビッ ト線とがマトリックス状に配列されており、 前記本体メ モリセル用強誘電体キャパシタによりメモリセルアレイが構成されており、 前記ィコライズ回路手段は、 前記複数のビッ ト線の内、 全部又は一部のビット 線に接続され、 且つ、 前記ビッ ト線の長さ方向の中央付近に配置されていること を特徴とする請求項 1記載の強誘電体メモリ装置。
3 . 前記本体メモリセル用強誘電体キャパシタを選択するヮ一ド線と前記電位 の読み出しに用いるビッ ト線とがマトリックス状に配列されており、 前記本体メ モリセル用強誘電体キャパシタによりメモリセルァレイが構成されており、 前記第 1及び第 2の強誘電体メモリセルは、 前記複数のビッ ト線の内、 全部又 は一部のビッ ト線に接続され、 且つ、 前記ビッ ト線の長さ方向の中央付近に配置 されていることを特徴とする請求項 1記載の強誘電体メモリ装置。
..Λ . 前記本体メモリセル用強誘電体キャパシタを選択するヮード線と前記電位 の読み出しに用いるビッ ト線と _がマトリックス状に配列されており、 前記本体メ モリセル用強誘電体キャパシタによりメモリセルァレイが構成されており、 前記第 1及び第 2の強誘電体メモリセルは、 前記複数のビッ ト線に接続され、 且つ、 前記ビッ ト線の長さ方向の複数の位置に分散して配置されていることを特 徴とする請求項 1記載の強誘電体メモリ装置。
5 . 前記本体メモリセル用強誘電体キャパシタを選択するワード線と前記電位 の読み出しに用いるビッ ト線とがマトリックス状に配列されており、 前記本体メ モリセル用強誘電体キャパシタによりメモリセルアレイが構成されており、 前記セルプレート駆動手段は、 前記ビッ ト線の長さ方向の中央付近に配置され ていることを特徴とする請求項 1記載の強誘電体メモリ装置。
6 . 前記本体メモリセル用強誘電体キャパシタに対して、 所定電位を印加する セルプレート駆動手段を備え、
前記本体メモリセル用強誘電体キャパシタを選択するヮ一ド線と前記電位の読 み出しに用いるビッ ト線とがマトリ ックス状に配列されており、 前記本体メモリ セル用強誘電体キャパシタによりメモリセルァレイが構成されており、
前記セルプレート駆動手段は、 複数本の前記ビッ ト線の前記配列中の実質上中 央付近に配置されていることを特徴とする請求項 1記載の強誘電体メモリ装置。
7 . 本体メモリセル用強誘電体キャパシタを選択するワード線と、 前記本体メ モリセル用強誘電体キャパシタからデータの読み出しに用いるビッ ト線とがマト リックス状に配列された、 前記本体メモリセル用強誘電体キャパシタに対して不 揮発性データを記憶する強誘電体メモリ装置であって、
異なる前記ヮード線に対して共用するリファレンス用強誘電体メモリセルと、 前記リファ レンス用強誘電体メモリセルから読み出された電位に基づいて得ら れた基準電位を利用して、 前記本体メモリセル用強誘電体キャパシタの前記デー タの読み出しを行う読み出し手段と、 - を備えたことを特徴とする強誘電体メモリ装置。
8 . 前記リファレンス用強誘電体メモリセルは、 センスアンプに接続された 2 本のビット線対に対してそれぞれのスィツチ素子を介して接続されていることを 特徴とする請求項 7記載の強誘電体メモリ装置。
PCT/JP1997/000893 1996-03-25 1997-03-19 Unite de memoire ferroelectrique WO1997036300A1 (fr)

Priority Applications (4)

Application Number Priority Date Filing Date Title
EP97907378A EP0829882B1 (en) 1996-03-25 1997-03-19 Ferroelectric storage device
DE69723182T DE69723182T2 (de) 1996-03-25 1997-03-19 Ferroelektrischer speicher
US08/952,898 US5969979A (en) 1996-03-25 1997-03-19 Ferroelectric memory device
JP53423197A JP3753331B2 (ja) 1996-03-25 1997-03-19 強誘電体メモリ装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP8/67740 1996-03-25
JP6774096 1996-03-25

Publications (1)

Publication Number Publication Date
WO1997036300A1 true WO1997036300A1 (fr) 1997-10-02

Family

ID=13353655

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1997/000893 WO1997036300A1 (fr) 1996-03-25 1997-03-19 Unite de memoire ferroelectrique

Country Status (7)

Country Link
US (1) US5969979A (ja)
EP (2) EP0829882B1 (ja)
JP (1) JP3753331B2 (ja)
KR (1) KR100446120B1 (ja)
CN (1) CN1183166A (ja)
DE (2) DE69723182T2 (ja)
WO (1) WO1997036300A1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004362720A (ja) * 2003-06-09 2004-12-24 Matsushita Electric Ind Co Ltd 半導体記憶装置
US6912149B2 (en) 2002-07-18 2005-06-28 Matsushita Electric Industrial Co., Ltd. Ferroelectric memory device and method for reading data from the same
JP2005235366A (ja) * 2004-01-20 2005-09-02 Matsushita Electric Ind Co Ltd 強誘電体記憶装置
KR100548847B1 (ko) * 1998-10-28 2006-03-31 주식회사 하이닉스반도체 수명을 연장시킨 강유전체 메모리 장치
US7085148B2 (en) 2003-10-14 2006-08-01 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device
US7269084B2 (en) 2004-08-24 2007-09-11 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2008059742A (ja) * 2006-09-01 2008-03-13 Qimonda Ag メモリ回路

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3196829B2 (ja) * 1997-12-26 2001-08-06 日本電気株式会社 強誘電体メモリ装置
DE19852570A1 (de) * 1998-11-13 2000-05-25 Siemens Ag Ferroelektrische Speicheranordnung
JP2000268581A (ja) * 1999-03-17 2000-09-29 Fujitsu Ltd Ｒｏｍデータを保持する強誘電体メモリ装置
KR100338552B1 (ko) * 1999-07-28 2002-05-27 윤종용 불휘발성 강유전체 랜덤 액세스 메모리 장치 및 그것의 데이터읽기 방법
JP4031904B2 (ja) * 2000-10-31 2008-01-09 富士通株式会社 データ読み出し回路とデータ読み出し方法及びデータ記憶装置
US6515906B2 (en) * 2000-12-28 2003-02-04 Intel Corporation Method and apparatus for matched-reference sensing architecture for non-volatile memories
KR100407578B1 (ko) * 2001-01-08 2003-12-01 삼성전자주식회사 강유전체 메모리 장치
US6459609B1 (en) * 2001-12-13 2002-10-01 Ramtron International Corporation Self referencing 1T/1C ferroelectric random access memory
US6809949B2 (en) 2002-05-06 2004-10-26 Symetrix Corporation Ferroelectric memory
WO2004084227A1 (ja) * 2003-03-19 2004-09-30 Fujitsu Limited 半導体記憶装置
US20050063212A1 (en) * 2003-09-18 2005-03-24 Michael Jacob Reference circuit implemented to reduce the degradation of reference capacitors providing reference voltages for 1T1C FeRAM devices
JP3777611B2 (ja) * 2003-10-31 2006-05-24 セイコーエプソン株式会社 強誘電体メモリ装置及び電子機器
KR100527539B1 (ko) * 2003-12-26 2005-11-09 주식회사 하이닉스반도체 고속 센싱을 위한 불휘발성 강유전체 메모리 장치
KR100669548B1 (ko) * 2004-11-17 2007-01-15 주식회사 하이닉스반도체 불휘발성 강유전체 메모리
KR100673901B1 (ko) * 2005-01-28 2007-01-25 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
JP2006338747A (ja) * 2005-05-31 2006-12-14 Matsushita Electric Ind Co Ltd 強誘電体記憶装置
JP5060403B2 (ja) * 2008-06-19 2012-10-31 株式会社東芝 半導体記憶装置
KR102060488B1 (ko) 2012-12-27 2019-12-30 삼성전자주식회사 불휘발성 랜덤 액세스 메모리 장치 및 그것의 데이터 읽기 방법
JP6385752B2 (ja) 2013-12-02 2018-09-05 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 送風装置及び空気調和装置用室外機
US10032496B1 (en) * 2017-07-27 2018-07-24 Micron Technology, Inc. Variable filter capacitance
US10163480B1 (en) 2017-07-27 2018-12-25 Micron Technology, Inc. Periphery fill and localized capacitance
CN110322908B (zh) * 2019-06-24 2021-04-06 上海华虹宏力半导体制造有限公司 双分离栅存储器单元的编程电压产生电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63201998A (ja) * 1987-02-12 1988-08-22 ラムトロン　インターナショナル　コーポレイション 強誘電性メモリ及びその動作方法
JPH06232361A (ja) * 1993-02-02 1994-08-19 Matsushita Electron Corp 半導体記憶装置
JPH07262768A (ja) * 1994-03-22 1995-10-13 Matsushita Electric Ind Co Ltd 基準電位発生装置および半導体メモリ装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4110407A1 (de) * 1990-03-30 1991-10-02 Toshiba Kawasaki Kk Halbleiter-speicheranordnung
ATE201938T1 (de) * 1991-12-13 2001-06-15 Symetrix Corp Verwendung von schichtigem übergitter material
US5373463A (en) * 1993-07-06 1994-12-13 Motorola Inc. Ferroelectric nonvolatile random access memory having drive line segments
US5572459A (en) * 1994-09-16 1996-11-05 Ramtron International Corporation Voltage reference for a ferroelectric 1T/1C based memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63201998A (ja) * 1987-02-12 1988-08-22 ラムトロン　インターナショナル　コーポレイション 強誘電性メモリ及びその動作方法
JPH06232361A (ja) * 1993-02-02 1994-08-19 Matsushita Electron Corp 半導体記憶装置
JPH07262768A (ja) * 1994-03-22 1995-10-13 Matsushita Electric Ind Co Ltd 基準電位発生装置および半導体メモリ装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP0829882A4 *

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100548847B1 (ko) * 1998-10-28 2006-03-31 주식회사 하이닉스반도체 수명을 연장시킨 강유전체 메모리 장치
US6912149B2 (en) 2002-07-18 2005-06-28 Matsushita Electric Industrial Co., Ltd. Ferroelectric memory device and method for reading data from the same
JP2004362720A (ja) * 2003-06-09 2004-12-24 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7085148B2 (en) 2003-10-14 2006-08-01 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device
JP2005235366A (ja) * 2004-01-20 2005-09-02 Matsushita Electric Ind Co Ltd 強誘電体記憶装置
US7269084B2 (en) 2004-08-24 2007-09-11 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2008059742A (ja) * 2006-09-01 2008-03-13 Qimonda Ag メモリ回路

Also Published As

Publication number Publication date
EP1320103A3 (en) 2004-07-14
EP0829882A4 (en) 1998-05-27
EP1320103A8 (en) 2003-08-20
KR100446120B1 (ko) 2004-12-08
JP3753331B2 (ja) 2006-03-08
DE69736080T2 (de) 2006-10-19
EP1320103A2 (en) 2003-06-18
DE69736080D1 (de) 2006-07-20
DE69723182D1 (de) 2003-08-07
KR19990021972A (ko) 1999-03-25
EP0829882A1 (en) 1998-03-18
CN1183166A (zh) 1998-05-27
US5969979A (en) 1999-10-19
DE69723182T2 (de) 2004-01-08
EP1320103B1 (en) 2006-06-07
EP0829882B1 (en) 2003-07-02

Similar Documents

Publication Publication Date Title
WO1997036300A1 (fr) Unite de memoire ferroelectrique
EP0709851B1 (en) Memory data protection for a ferroelectric memory
US5917746A (en) Cell plate structure for a ferroelectric memory
US5671174A (en) Ferroelectric memory device
US7042784B2 (en) Nonvolatile ferroelectric memory device with split word lines
US5844832A (en) Cell array structure for a ferroelectric semiconductor memory and a method for sensing data from the same
US5991188A (en) Non-volatile ferroelectric memory with section plate line drivers and method for accessing the same
US20030179632A1 (en) Dummy cell structure for 1T1C FeRAM cell array
JP3495905B2 (ja) 半導体記憶装置
EP1502265A2 (en) Ferroelectric memory
KR100447223B1 (ko) 불휘발성 강유전체 메모리 및 그 구동방법
JPH08203266A (ja) 強誘電体メモリ装置
JP3110032B2 (ja) 強誘電体メモリ
JP2004348937A (ja) マルチビット制御機能を有する不揮発性強誘電体メモリ装置
KR100323985B1 (ko) 반도체 기억 장치
US5940316A (en) Ferroelectric memory device using a ferroelectric material and method of reading data from the ferroelectric memory device
US6545902B2 (en) Ferroelectric memory device
US6058049A (en) Reference voltage generating circuit for ferroelectric memory device
US20040141353A1 (en) Reference voltage generator for ferroelectric memory
US6879510B2 (en) Nonvolatile ferroelectric memory device and method for operating the same
JP2000100175A (ja) 多値強誘電体メモリ
JP4125743B2 (ja) 強誘電体メモリ装置
JP4123929B2 (ja) リファレンス電位発生回路
JP2003297074A (ja) 強誘電体メモリ装置
KR20010003223A (ko) 강유전체 랜덤 억세스 메모리 장치 및 그의 기입 방법

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 97190242.9

Country of ref document: CN

AK Designated states

Kind code of ref document: A1

Designated state(s): CN JP KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FI FR GB GR IE IT LU MC NL PT SE

WWE Wipo information: entry into national phase

Ref document number: 1997907378

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 08952898

Country of ref document: US

Ref document number: 1019970708447

Country of ref document: KR

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWP Wipo information: published in national office

Ref document number: 1997907378

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1019970708447

Country of ref document: KR

WWG Wipo information: grant in national office

Ref document number: 1997907378

Country of ref document: EP

WWG Wipo information: grant in national office

Ref document number: 1019970708447

Country of ref document: KR