CN110322908B - 双分离栅存储器单元的编程电压产生电路 - Google Patents

双分离栅存储器单元的编程电压产生电路 Download PDF

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Abstract

本发明公开了一种双分离栅存储器单元的编程电压产生电路，为存储器单元的编程提供编程信号，所述编程信号包括字线信号、位线信号、第一控制栅极线信号、第二控制栅极线信号；所述字线信号连接到所述第二控制栅极结构底部的所述沟道区表面形成沟道；所述第一控制栅极线信号连接到所述第一控制栅极线并使所述第一栅极结构底部的所述沟道区表面形成沟道，所述第三控制栅极线信号连接到所述第三控制栅极线并使所述第三栅极结构底部的所述沟道区表面形成沟道；所述字线信号由多路输入的电压Vb，包括Vb0～Vbm，经过电压平均电路取得电压Vb0～Vbm的平均值作为字线编程电压，使字线编程电压实现了对存储器单元阈值电压的跟踪，增加了编程窗口。

Description

双分离栅存储器单元的编程电压产生电路
技术领域
本发明涉及半导体器件设计及制造领域，具体是指一种双分离栅存储器单元的编程电压产生电路。
背景技术
如图1所示，是现有双分离栅存储器的一个存储单元的结构图，其存储单元包括：第一栅极结构、第二栅极结构、第三栅极结构、源区和漏区。
所述第一栅极结构位于最左侧，由形成于半导体衬底表面的栅介质层（栅介质层即为方框(栅极)间的空白区域）、浮栅(Floating Gate，FG)、栅介质层和多晶硅控制栅叠加而成，多晶硅控制栅引出形成控制栅线CG0。源区和漏区通常为N+掺杂，源区和漏区分别为位线BL0及BL1，半导体衬底为P型掺杂的硅衬底。
所述位于中间位置的第二栅极结构由形成于半导体衬底表面的栅介质层和多晶硅栅组成。
所述位于最右侧的第三栅极结构由形成于半导体衬底表面的栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成。
由位于衬底中的所述源区和所述漏区之间的所述半导体衬底组成沟道区。
所述第一栅极结构、所述第二栅极结构和所述第三栅极结构排列在所述源区和所述漏区之间的所述沟道区表面上，由所述第一栅极结构、所述第二栅极结构和所述第三栅极结构共同控制所述沟道区表面的沟道的形成。
所述第一栅极结构的多晶硅控制栅连接第一控制栅极线CG0；所述第三栅极结构的多晶硅控制栅连接第二控制栅极线CG1；所述第二栅极结构的多晶硅栅连接字线WL。
所述第一栅极结构作为信息存储位(storage bit)，所述第三栅极结构作为导通栅极(pass gate)；所述第二栅极结构的多晶硅栅作为所述存储单元的选择栅(selectgate)。
源区连接到源极线BL0，漏区连接到位线BL1。
所述第一栅极结构为信息存储位也即在编程中对应需要注入电子的编程位，现有方法中，编程时需要将存储电荷即电子注入到所述第一栅极结构的浮栅中，编程的电压为：
字线WL为1.4V，使第二栅极结构底部的沟道形成；第二控制栅极线CG1为8V，使第三栅极结构底部的沟道形成。
第一控制栅极线CG0加5V电压，源极线BL0和第一控制栅极线CG0的电压会使所述第一栅极结构底部产生较大耗尽区，电子通过沟道从位线BL1一侧流入到所述第一栅极结构底部的耗尽区后会注入到所述第一栅极结构的浮栅中，实现编程，这种编程的电子注入方式称为源端热电子注入(SSI)，采用较小的编程电流即可实现。
字线编程电压Vwlp由编程电路产生，如图2所示的是字线编程电压产生电路的结构简图，由一个运放及MOS管、电阻等构成，所述运放的正向输入端接一外部参考电压Vref，然后通过MOS管输出字线编程电压Vwlp。
上述电路结构存在的缺点在于，由于不能跟踪存储单元由于PT corner以及管芯之间的工艺差异所导致的阈值电压的变化，会影响到编程窗口，导致存储器单元的编程窗口变小，导致器件的性能下降。
发明内容
本发明所要解决的技术问题在于提供一种双分离栅存储器单元的编程电压产生电路，增加编程窗口。
为解决上述问题，本发明所述的双分离栅存储器单元的编程电压产生电路，所述双分离栅存储器单元包括：第一栅极结构、第二栅极结构、第三栅极结构、源区和漏区；
所述第一栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成；所述第二栅极结构由形成于半导体衬底表面的第二栅介质层和多晶硅栅组成；所述第三栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成；由位于所述源区和所述漏区之间的所述半导体衬底组成沟道区；
所述第一栅极结构、所述第二栅极结构和所述第三栅极结构排列在所述源区和所述漏区之间的所述沟道区表面上，由所述第一栅极结构、所述第二栅极结构和所述第三栅极结构共同控制所述沟道区表面的沟道的形成；所述第一栅极结构作为信息存储位，所述第三栅极结构作为导通栅极；所述第二栅极结构的多晶硅栅作为所述存储单元的选择栅；
所述第一栅极结构的多晶硅栅连接到对应的第一控制栅极线，所述第二栅极结构的多晶硅栅连接到字线，所述第三栅极结构的多晶硅栅连接到对应的第二控制栅极线；所述源区、漏区分别引出形成位线；
所述编程电压产生电路为所述存储器单元的编程提供编程信号，所述编程信号包括字线信号、位线信号、第一控制栅极线信号、第二控制栅极线信号；所述字线信号连接到所述第二控制栅极结构底部的所述沟道区表面形成沟道；所述第一控制栅极线信号连接到所述第一控制栅极线并使所述第一栅极结构底部的所述沟道区表面形成沟道，所述第三控制栅极线信号连接到所述第三控制栅极线并使所述第三栅极结构底部的所述沟道区表面形成沟道。
所述字线信号由多路输入的存储器单元的位线电压Vb，包括Vb0～Vbm，经过电压平均电路取得存储器单元的位线电压Vb0～Vbm的平均值作为字线编程电压，m为存储器单元的个数。
所述的多路输入的电压Vb为存储器单元的位线电压。
进一步的改进是，所述的电压平均电路包含多个电压-电流转换电路、加法电路以及电流-电压转换电路：
所述多个电压-电流转换电路，将多个输入的电压信号分别转换为对应的电流信号I，包含I0～Im；所述电压-电流转换电路的个数与存储器单元的个数相同，即每一个电压-电流转换电路对应一个存储器单元。
所述加法电路，将所述的多个电压-电流转换电路所转换输出的多个电流信号进行累计叠加。
所述电流-电压转换电路，将加法电路输出的电流信号再转换为电压信号，所述电流-电压转换电路转换出的电压信号作为字线信号，提供编程电压。
进一步的改进是，所述的多个电压-电流转换电路，将存储器单元的位线电压Vb0～Vbm转换为电流，所述的电压-电流转换电路由放大器、MOS管及电阻构成，其中放大器的反向输入端与电阻连接，电阻另一端接地，同相输入端接存储器单元的位线电压Vb,放大器的输出端接MOS管栅极，MOS管漏端接电源，源端与所述电阻及所述放大器的反向输入端相接，流过MOS源漏端的电流即为转换后的输出电流信号I。
进一步的改进是，所述的加法电路，对多个输入电流信号I，包含I0～Im，进行累加，最后通过可调电阻输出。
进一步的改进是，所述第一栅介质层、第二栅介质层为氧化硅层。
进一步的改进是，所述第一控制栅极信号电压为5V，字线编程电压为1.4V，第三控制栅极信号电压为8V，位线电压为5V。
进一步的改进是，所述的存储器单元在编程时，采用多晶硅反转的隧道效应方式。
本发明所述的双分离栅存储器单元的编程电压产生电路，对位线电压取平均值后作为字线编程电压，使字线编程电压实现了对存储器单元阈值电压的跟踪，增加了编程窗口。
附图说明
图1 是双分离栅存储器单元的结构示意图。
图2 是现有的字线编程信号的产生电路。
图3 是双分离栅存储器单元阵列的结构示意图，包括引出的位线电压信号Vb。
图4 是本发明将位线电压信号进行平均取得字线编程电压信号的示意图。
图5 是图4中电压平均电路的结构示意图。
图6 是加法电路的示意图，将电压-电流转换电路转换得到的电流进行累加。
图7 是电压平均电路的电压-电流转换电路的示意图。
具体实施方式
本发明所述的双分离栅存储器单元的编程电压产生电路，针对双分离栅存储器单元，其结构如图1所示，每个存储器单元提供包括位线Bl0、Bl1,以及控制栅线信号CG0、CG1，字线电压WL，一般存储器单元的控制栅极信号电压CG0为5V，CG1为8V，位线Bl1为5V，字线WL的编程电压Vwlp为1.4V。
本发明所述的双分离栅存储器单元的编程电压产生电路，将每个存储器单元的位线电压Vb进行引出，如图3所示，位线电压进行Vb处理来得到字线编程电压Vwlp。如图4所示，位线电压Vb经过电压平均电路处理之后，得到位线电压Vb的平均值，来作为字线编程电压Vwlp。
所述的电压平均电路包含有电压-电流转换电路、加法电路以及电流-电压转换电路压。如图5所示，所述的电压-电流转换电路有多个，对应于存储器单元的个数，每个存储器单元的位线电压引出后通过一路电压-电流转换电路，假如一个存储器中包含的存储器单元有m个，对应于位线电压Vb0～Vbm，所述电压-电流转换电路讲位线电压Vb0～Vbm转换为电流信号I，输出到下一级进行进一步的处理。
所述的电压-电流转换电路如图7所示，每个电压-电流转换电路包含有一个放大器，一个MOS管以及一个电阻，所述放大器的正向输入端接输入的位线电压Vb信号，反向输入端接MOS管的源极及电阻，电阻的另一端接地，MOS的漏极接电源，放大器的输出接MOS管的栅极。该电路实现将位线电压Vb转换成对应的电流信号I。
电压-电流转换电路将位线电压Vb0～Vbm转换出的m路电流，对应于I0～Im。所述各路电流再经过加法电路进行处理，加法电路负责将各路电流进行叠加，取得一个总的电流值，然后再对总的电流值进行平均，取得一平均值。即对m路电流叠加形成一个总电流后再取对m的平均值。如图6所示，是加法电路的结构简图，经电压-电流转换电路转换出的电路I0～Im，形成一个各支路电流的平均电流输出到下一级。
再回到图5，经加法电路累加而得到的电流I，再经过电流-电压转换电路转换成电压信号，即得到字线编程电压Vwlp，将该字线编程电压连接到字线上，实现对字线的编程。
上述电路结构，由于字线编程电压Vwlp是通过位线电压Vb转换而来，Vb的变化也会带来字线编程电压Vwlp的变化，即，字线编程电压Vwlp会跟随位线电压Vb的变化而同步变化，因此实现了编程电压对位线电压，或者说存储器单元阈值电压的跟踪，增加了编程窗口。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种双分离栅存储器单元的编程电压产生电路，其特征在于：双分离栅存储器单元包括：第一栅极结构、第二栅极结构、第三栅极结构、源区和漏区；
所述第一栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成；所述第二栅极结构由形成于半导体衬底表面的第二栅介质层和多晶硅栅组成；所述第三栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成；由位于所述源区和所述漏区之间的所述半导体衬底组成沟道区；
所述第一栅极结构、所述第二栅极结构和所述第三栅极结构排列在所述源区和所述漏区之间的所述沟道区表面上，由所述第一栅极结构、所述第二栅极结构和所述第三栅极结构共同控制所述沟道区表面的沟道的形成；所述第一栅极结构作为信息存储位，所述第三栅极结构作为导通栅极；所述第二栅极结构的多晶硅栅作为所述存储器单元的选择栅；
所述第一栅极结构的多晶硅栅连接到对应的第一控制栅极线，所述第二栅极结构的多晶硅栅连接到字线，所述第三栅极结构的多晶硅栅连接到对应的第二控制栅极线；所述源区、漏区分别引出形成位线；
所述编程电压产生电路为所述存储器单元的编程提供编程信号，所述编程信号包括字线信号、位线信号、第一控制栅极线信号、第二控制栅极线信号；所述字线信号连接到所述第二栅极结构底部的所述沟道区，以控制是否在沟道区表层形成沟道；所述第一控制栅极线信号连接到所述第一控制栅极线并使所述第一栅极结构底部的所述沟道区的表层形成沟道，所述第二控制栅极线信号连接到所述第三栅极结构并使所述第三栅极结构底部的所述沟道区的表层形成沟道；
所述字线信号由多路输入的电压Vb，包括Vb0～Vbm，经过电压平均电路取得电压Vb0～Vbm的平均值作为字线编程电压Vwlp；m为存储器单元的个数；
所述的多路输入的电压Vb为存储器单元的位线电压。
2.如权利要求1所述的双分离栅存储器单元的编程电压产生电路，其特征在于：所述的电压平均电路包含：
多个电压-电流转换电路，将多个输入的电压分别转换为对应的电流信号I，包含I0～Im；所述电压-电流转换电路的个数与存储器单元的个数相同，即每一个电压-电流转换电路对应一个存储器单元；
加法电路，将所述的多个电压-电流转换电路所转换输出的多个电流信号进行累计叠加；
电流-电压转换电路，将加法电路输出的电流信号再转换为电压信号，所述电流-电压转换电路转换出的电压信号作为字线信号，提供编程电压Vwlp。
3.如权利要求2所述的双分离栅存储器单元的编程电压产生电路，其特征在于：所述的多个电压-电流转换电路，将电压Vb0～Vbm转换为电流，所述的电压-电流转换电路由放大器、MOS管及电阻构成，其中放大器的反向输入端与电阻连接，电阻另一端接地，同相输入端接输入电压Vb,放大器的输出端接MOS管栅极，MOS管漏端接电源，源端与所述电阻及所述放大器的反向输入端相接，流过MOS源漏端的电流即为转换后的输出电流信号I。
4.如权利要求2所述的双分离栅存储器单元的编程电压产生电路，其特征在于：所述的加法电路，对多个输入电流信号I，包含I0～Im，进行累加，最后通过可调电阻输出。
5.如权利要求3或4所述的双分离栅存储器单元的编程电压产生电路，其特征在于：所述的加法电路，还实现对多个输入电流信号I进行取平均值的功能。
6.如权利要求1所述的双分离栅存储器单元的编程电压产生电路，其特征在于：所述第一栅介质层、第二栅介质层为氧化硅层。
7.如权利要求1或2所述的双分离栅存储器单元的编程电压产生电路，其特征在于：所述第一控制栅极信号电压为5V，字线编程电压为1.4V，第三控制栅极信号电压为8V，位线电压为5V。
8.如权利要求1所述的双分离栅存储器单元的编程电压产生电路，其特征在于：所述的存储器单元在编程时，采用多晶硅反转的隧道效应方式。
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