CN101005078A - 栅控二极管非易失性存储器单元的操作方法 - Google Patents

栅控二极管非易失性存储器单元的操作方法 Download PDF

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Abstract

一种具有电荷储存结构的栅控二极管非易失性存储器单元，包含具有额外栅极端的二极管结构。实例的实施例包含独立的存储器单元、此类存储器单元的阵列、操作此存储器单元或存储器单元的阵列的方法及其制造方法。

Description

栅控二极管非易失性存储器单元的操作方法
技术领域
本发明涉及电可编程可擦除非易失性存储器，特别是具有可以极其灵敏地读取存储器单元的电荷储存结构内容的偏压安排(biasarrangement)的电荷储存存储器。
背景技术
在各式现代化设备中，使用了以电荷储存结构为基础的电可编程可擦除非易失性存储器技术，例如电可擦除可编程只读存储器(EEPROM)及闪存。一些存储器单元结构是作为EEPROM及闪存。随着集成电路的尺寸的缩小，由于工艺的简化及尺寸调整弹性，也相对提升了对于以电荷捕捉介电层为基础的存储器单元结构的关注。举例而言，以电荷捕捉介电层为基础的各种存储器单元结构包括PHINES、氮化物只读存储器(NROM)、及硅氧氮氧硅非易失性存储器(SONOS)。这些存储器单元结构在电荷捕捉介电层(例如氮化硅)中，利用捕捉电荷来储存数据。随着捕捉到越多的净负电荷，存储器单元的临界电压也随之增加。可以从电荷捕捉层移除负电，或增加正电，进而降低存储器单元的临界电压。
传统存储器单元结构依赖于具有源极、漏极与栅极的晶体管结构。然而，常见的晶体管结构具有源极及漏极扩散区，其是被自行校准栅极两侧向分开的。这种侧向分开就是无法进一步微小化非易失性存储器的一个主要因素。
因此，需要可微小化及可高灵敏性地读取的非易失性存储器单元。
发明内容
一种栅控(gated)二极管非易失性存储器器件、栅控二极管非易失性存储器器件阵列、操作栅控二极管非易失性存储器器件及栅控二极管非易失性存储器阵列的方法、及制造栅控二极管非易失性存储器器件及栅控二极管非易失性存储器阵列的方法。
此栅控二极管非易失性存储器器件具有电荷储存结构、介电结构及二极管结构。电荷储存结构材料的实例包括浮动栅极材料、电荷捕捉材料及纳米晶体材料。视电荷储存结构的临界电压体系而定，电荷储存结构的电荷储存状态储存一个位或多个位。
介电结构的至少一部分在电荷储存结构及二极管结构之间，且至少一部分在电荷储存结构与栅极电压源，如字线之间。二极管结构具有第一节点及第二节点，以结来分隔该第一节点及该第二节点。实例的二极管结为同质结(homojunction)、异质结(heterojunction)及渐变式(graded)异质结。包含第一节点及第二节点的二极管结构的实例包含Schottky二极管及pn二极管。二极管至少为单晶、多晶及非晶型之一。
第一节点及第二节点的至少一部分邻近一个或多个储存介电结构。二极管结构具有剖面，其中，第二节点具有相对端，这些相对端以绝缘介电层与邻近器件分隔。尽管此绝缘介电在第二节点的相对端，第二节点可能与相邻器件连接。举例来说，若相邻器件也是栅控二极管非易失性存储器器件，第二节点的较低部分远离绝缘介电层，可能通过每一相邻器件的第二节点而与相邻器件连接。在这种方式中，同一位线结合流经二极管结构的电流，否则，则以绝缘介电层分隔。在其它实施例中，第二节点连接位线，此位线不同于连接该相邻器件的第二节点的位线。在这个例子中，第二节点不具有远离绝缘介电层而与相邻器件连接的较低部分。
额外的逻辑电路可施加偏压安排，以决定电荷储存结构的电荷储存状态，及测量流经在反向偏压时二极管结构的读取电流，以决定电荷储存结构的电荷储存状态。读取电流包含带至带读取电流分量。
以逻辑电路施加的偏压安排在栅控二极管非易失性存储器器件中产生多个电压差，如栅极(典型为字线)电压源与二极管结构的第二节点之间的电压差，及在二极管结构的第一节点及第二节点之间的另一电压差。由此偏压安排产生的这些电压差产生足够的带至带穿隧电流，供测量读取电流，以决定电荷储存结构的电荷储存状态。在此时，这些电压差不会改变电荷储存结构的电荷储存状态。在一个实例中，栅极与第二节点之间的电压差至少约为10伏特，且在第一节点与第二节点之间的电压差至少为2伏特。
除了用于读取栅控二极管非易失性存储器器件的内容的偏压安排之外，可施加其它偏压安排以改变栅控二极管非易失性存储器器件的内容。举例来说，其它偏压安排通过为电荷储存结构增加净正电荷及为电荷储存结构增加净负电荷，来调整电荷储存结构的电荷储存状态。用于为电荷储存结构增加净正电荷的电荷移动机制的实例为带至带热空穴穿隧及富勒-诺得汉(Fowler-Nordheim)穿隧。电子移动可以在电荷储存结构及二极管结构之间，或在电荷储存结构与栅极之间，或在两者之间。
用于为电荷储存结构增加净负电荷的电荷移动机制的实例为带至带热电子穿隧及富勒-诺得汉(Fowler-Nordheim)穿隧。电子移动可以在电荷储存结构及二极管结构之间，或在电荷储存结构与栅极电压源之间，或在两者之间。
非易失性存储器器件集成电路的实施例包括栅控二极管非易失性存储器器件阵列。在一些实施例中，为了增加储存密度，将相互垂直放置的多个阵列结合起来。视使用的地址体系而定，栅极电压源(典型为字线)、二极管结构的第一节点及二极管结构的第二节点在垂直放置的不同阵列之间相互连接或分隔。一般来说，相互连接的程度较大，则简化寻址及制造，但代价是提高了额外电路充电及放电所消耗的电力。
在相互连接的体系中，不同阵列的字线相互连接，但是不同阵列的第一节点及第二节点则分隔。在其它相互连接的体系中，不同阵列的字线分隔，但是不同阵列的第一节点及第二节点相互连接。在其它相互连接的体系中，不同阵列的字线及不同阵列的第一节点及第二节点分隔。
栅控二极管非易失性存储器单元阵列的一些实施例包含二极管列、栅极行及非易失性储存结构。每一个二极管列具有第一节点列及第二节点列，以结分隔。第二节点的相对端以绝缘介电层与邻近器件分隔。栅极行与二极管列在交接处重迭。这些交接处为非易失性储存结构的位置。这些非易失性储存结构典型为非易失性储存结构列的一部分。
每一个非易失性储存结构具有电荷储存结构及一个或多储存介电结构。介电结构至少一部分在电荷储存结构及特定二极管列之间的交接处，至少一部分在电荷储存结构及特定栅极行之间的交接处，以及至少一部分与特定二极管列的第一节点列及第二节点列在交接处相邻。
第二节点列除了在第二节点列的相对端绝缘，第二节点列还可能与相邻二极管列互相连接。举例来说，在远离绝缘介电层的第二节点列的较低部分，通过相邻二极管列的第二节点列与相邻二极管列连接。在此方式中，同一位线结合流经二极管结构的电流，否则，则以绝缘介电层分隔。在其它实施例中，第二节点列连接位线，此位线不同于连接该相邻二极管列的第二节点列的位线。在这个例子中，第二节点列不具有远离绝缘介电层而与相邻二极管列连接的较低部分。
在一些实施例中，衬底区域为半导体衬底中的井。在其它实施例中，衬底区域仅为半导体衬底。
在其它实施例中，非易失性存储器单元具有浮动栅极设计或纳米晶体设计。在其它实施例中，非易失性存储器单元具有电荷捕捉材料设计。
申请人在此将一些相关的专利并入参考：申请于2004年12月28日的美国专利申请No.11/024,239、申请于2004年12月28日的美国专利申请No.11/023,747、申请于2004年12月28日的美国专利申请No.11/024,075、申请于2004年10月26日的美国专利申请No.10/973,176、申请于2004年09月09日的美国临时专利申请No.60/608,528、申请于2004年09月09日的美国临时专利申请No.60/608,455、申请于2004年10月26日的美国专利申请No.10/973,593、申请于2005年07月28日的美国专利申请No.11/191,365、申请于2005年07月28日的美国专利申请No.11/191,366、申请于2005年07月28日的美国专利申请No.11/191,329、申请于2005年07月28日的美国专利申请No.11/191,367、申请于____ 年__月__日的美国专利申请No.__________(MXIC-1640-1)、申请于____年__月__日的美国专利申请No.__________(MXIC-1641-1)。
通过参考下列附图、实施方法及权利要求将可了解本发明的其它方面及优点。
附图说明
图1是栅控二极管非易失性存储器单元的简化图；
图2A、图2B及图C是栅控二极管非易失性存储器单元的简化图，显示了各种材质的电荷储存结构；
图3A、图3B、图3C及图3D是栅控二极管非易失性存储器单元的简化图，显示了各种二极管结构的实例，例如pn二极管及Schottky二极管；
图4A及图4B为栅控二极管非易失性存储器单元的简化图，显示具有同质结的pn二极管例式；
图5为栅控二极管非易失性存储器单元的简化图，显示具有异质结的pn二极管例式；
图6A及图6B是栅控二极管非易失性存储器单元运作的简化图，显示了电子穿遂注入；
图7A及图7B是栅控二极管非易失性存储器单元运作的简化图，显示了带至带的热电子注入；
图8A及图8B是栅控二极管非易失性存储器单元运作的简化图，显示了空穴穿遂注入；
图9A及图9B是栅控二极管非易失性存储器单元运作的简化图，显示了带至带的热空穴注入；
图10A及图10B是栅控二极管非易失性存储器单元运作的简化图，显示了带至带感测，其具有不同数量的净正电荷或净负电荷的电荷储存结构特征；
图11A及图11B是栅控二极管非易失性存储器单元运作的简化图，显示了带至带感测，其具有不同数量的净正电荷或净负电荷的电荷储存结构特征，且其二极管节点排列则不同于图10A及图10B；
图12A及图12B是具有及没有相互连接的第二节点相邻栅控二极管非易失性存储器单元的简化图；
图13A及图13B是相邻栅控二极管非易失性存储器单元阵列的简化图，其具相互连接的第二节点列，显示带至带的感测；
图14A及图14B为相邻栅控二极管非易失性存储器单元阵列的简化图，其不具相互连接的第二节点列，显示带至带的感测；
图15A及图15B是相邻栅控二极管非易失性存储器单元阵列的简化图，其具相互连接的第二节点列，显示带至带的感测，其中，此二极管结构的掺杂安排不同于图13A、13B、14A及14B；
图16A及图16B是栅控二极管非易失性存储器单元阵列的简化图，其不具相互连接的第二节点列，显示带至带的感测，其中，此二极管结构的掺杂安排不同于图13A、13B、14A及14B；
图17A及图17B为不具相互连接的第二节点的、相邻的栅控二极管非易失性存储器单元的简化图，其中在所选择的单元上执行电子穿隧注入；
图18A、图18B及图18C图为不具有相互连接的第二节点的、相邻的栅控二极管非易失性存储器单元的简化图，其中在所选择的单元执行带至带热空穴注入；
图19A、图19B及图19C是多个阵列的栅控二极管非易失性存储器单元的分解图，在不同的阵列之间具有不同方式相互连接的字线、第一节点列及第二节点列；
图20为集成电路的简单图，其具有栅控二极管非易失性存储器单元的阵列及控制电路；
图21A至图21H说明多个阵列的栅控二极管非易失性存储器单元的简单制造过程流程图；以及
图22A及图22B为不具有相互连接的第二节点的、相邻的栅控二极管非易失性存储器单元的简化图，其中在所选择的单元执行带至带感测。
【主要器件符号说明】
102节点
104节点
106电介质结构
110电介质
202电荷捕捉材料结构
204浮动栅极(floating gate)
206电荷储存结构
302第一节点
304第二节点
312第一节点
314第二节点
322第一节点
324第二节点
402第一节点
404第二节点
412第一节点
414第二节点
502第一节点
504第二节点
506过渡层结
602二极管节点
603节点
604节点
605节点
606电荷储存结构
607电荷储存结构
608栅极结构
1204第二节点
1205第二节点
1214共同节点结构
1900阵列
1902阵列
1910阵列
1912阵列
1920阵列
1922阵列
2000存储器阵列
2001行译码器
2002字线
2003列译码器
2004位线
2005总线
2006方块
2007总线
2008偏压安排供应电压
2009偏压安排状态机
2011数据输入线
2015数据输出线
2050集成电路
2102半导体衬底
2104氧化层
2112多晶硅层
2113多晶硅结构
2114第二节点
2116氧化层
2118氮化层
2121n+型第一节点
2123介电结构
2132栅极多晶硅
具体实施方式
图1是栅控二极管非易失性存储器单元简化图。节点102及104形成由结分隔的二极管。结合电荷储存(combined charge storage)及电介质结构106大致上包围此二极管第一节点102。此结合电荷储存及电介质结构106的一部分也与此二极管第二节点104相邻。在该剖面图中，电介质110则隔绝了二极管第二节点104与邻近的器件，例如其它栅控二极管非易失性存储器单元。
图2A、图2B及2C是栅控二极管非易失性存储器单元的简化图，显示了各种材质的电荷储存结构。在图2A中，电荷捕捉材料结构202局部地储存电荷，这是以接近二极管结电荷捕捉材料上方的正电表示。氧化结构则位于电荷捕捉材料结构202与栅极结构之间，同时也位于电荷捕捉材料结构202及二极管结构之间。介于电荷捕捉材料结构202与栅极结构之间的介电结构，包含厚度5至10纳米的二氧化硅及氮氧化硅，或其它包含三氧化二铝(Al2O3)的高介电常数材料。位于电荷捕捉材料结构202及二极管结构之间代表性的介电结构包含约2到10纳米厚的二氧化硅及氮氧化硅，或其它类似的高介电常数材料。
电荷捕捉结构包含厚度约3至9纳米的氮化硅，或其它包含金属氧化物的高介电常数材料，例如三氧化二铝、二氧化铪(HfO2)或其它材料。
在某些实施例中，栅极结构包含功函数大于n型硅的本质功函数的材料，约大于4.1eV，及优选地约大于4.25eV，包含大于5eV。栅极材料包含p型多晶硅、氮化钛(TiN)、铂(Pt)及其它高功函数金属及材料。其它适用于实施例的，具有相对高的功函数的材料，包含金属，例如钌(Ru)、铱(Ir)、镍(Ni)、钴(Co)，金属合金，例如钛化钌(Ru-Ti)、镍化钛(Ni-Ti)，金属氮化物及金属氧化物，例如氧化钌(RuO2)，但不限于此。高功函数的栅极材料与典型的n型多晶硅栅极相比较，会造成电子穿遂的高注入势垒。以二氧化硅作为外部电介质的n型多晶硅栅极，其注入势垒作约为3.15eV。因此，于所示技术的实施例中，作为栅极或外部电介质的材料，则具有高于3.15eV的注入势垒，例如高于3.4eV，以高于4eV为佳。对于具有二氧化硅外部电介质的p型多晶硅栅极，注入势垒约为4.25eV，而相对于以二氧化硅作为外部电介质的n型多晶硅栅极的单元，聚集单元的临界电压约降低2伏特。
图2B显示栅控二极管非易失性存储器单元，与图2A的栅控二极管非易失性存储器单元相似，但具有浮动栅极204，浮动栅极通常以多晶硅制成。图C显示栅控二极管非易失性存储器单元，与图2A的栅控二极管非易失性存储器单元相似，但具有纳米微粒电荷储存结构206(Nanoparticle charge storage structure)。
每一个电荷储存结构可储存一个位或多个位。举例而言，若每一电荷储存结构储存两个位，那么栅控二极管非易失性存储器单元会储存四个不连续阶的电荷。
在某些实施例中，编程是指使更多净正电荷储存在电荷捕捉结构中，例如在电荷储存结构中增加空穴或移除电子；而擦除则是指使更多净负电荷储存于电荷储存结构中，例如在电荷捕捉结构中增加电子或移除空穴。然而，在另一实施例中，编程是指使储存于电荷储存结构中的净电荷值越负，及擦除是指使储存于电荷储存结构中的净电荷值越正。使用各种电荷移动机制，例如带至带穿遂引导热载子注入，电场引导穿遂及直接由衬底穿遂。图3A、图3B、图3C及图3D是栅控二极管非易失性存储器单元简化图，显示了各种二极管结构的实施例，例如pn二极管与Schottky二极管。在图3A及图3B中，二极管结构是pn二极管。在图3A中，被电荷储存及电介质的结合结构所围绕的第一节点302为n型掺杂，及第二节点304为p型掺杂。图3B的栅控二极管非易失性存储器单元置换了图3A的节点材料，因此被电荷储存及电介质的结合结构所围绕的第一节点312为p型掺杂，及第二节点314为n型掺杂。在图3C及4D中，二极管结构是Schottky二极管。在图3C中，被电荷储存及电介质的结合结构所围绕的第一节点322，是金属材料，第二节点324为半导体材料。图3D的栅控二极管非易失性存储器单元交换了图3C的节点材料，因此被电荷储存及电介质的结合结构所围绕的第一节点322，是半导体材料，第二节点324为金属材料。
图4A及图4B为栅控二极管非易失性存储器单元简化图，显示具有同质结的pn二极管实施例。在图4A中，二极管结构的第一节点402及第二节点404两者皆为硅。图4B中，二极管结构的第一节点412及第二节点414两者皆为锗。由于与硅相比较，锗具有较小的带隙(bandgap)，因此利用图4B的栅控二极管非易失性存储器单元的结构，可产生较图4A大的带至带电流。无论作为同质结二极管结构的材料为何，二极管结构可为单晶或多晶。由于可在垂直方向沉积多层存储器单元，因此多晶设计可有较大的存储器单元密度。
图5为栅控二极管非易失性存储器单元简化图，显示具有异质结的pn二极管实施例。被电荷储存及电介质的结合结构所围绕的第一节点502是锗。第二节点504为硅。第一节点502及第二节点504以渐进的过渡层结506连接。
图6A及图6B是栅控二极管非易失性存储器单元运作的简化图，显示了电子穿遂注入。在图6A中，电子穿遂注入机制使电子由偏压-10V的栅极结构608移至电荷储存结构606。二极管第一节点是偏压10V或是浮动，及二极管第二节点604是偏压10V。在图6B中，电子穿遂注入机制使电子由偏压-10V或浮动的二极管第一节点602，移至电荷储存结构606。栅极结构608是偏压10V，及二极管第二节点604是偏压-10V。
图7A及图7B是栅控二极管非易失性存储器单元运作的简化图，显示了带至带的热电子注入。在图7A中，带至带的热电子注入使电子由二极管结构移至电荷储存结构606。n型第一二极管节点602偏压0V，栅极结构608偏压10V，而电子-空穴对的空穴所流入的p+型第二节点604是偏压-5V。在图7B中，带至带的热电子注入使电子由二极管结构移至电荷储存结构606。n型第二二极管节点604偏压0V，栅极结构608偏压10V，而电子-空穴对的空穴所流入的p+型第一节点602是偏压-5V。
图8A及图8B是栅控二极管非易失性存储器单元运作的简化图，显示了空穴穿遂注入。在图8A中，空穴穿遂注入机制使空穴由偏压10V的栅极结构608移至电荷储存结构606。第一二极管节点是偏压-10V或是浮动，及第二二极管节点604是偏压-10V。在图8B中，空穴穿遂注入机制使空穴由偏压10V或浮动的第一二极管节点602，移至电荷储存结构606。栅极结构608是偏压-10V，及第二二极管节点604是偏压10V。
图9A及图9B是栅控二极管非易失性存储器单元运作的简化图，显示了带至带的热空穴注入。在图9A中，带至带的热空穴注入使空穴由二极管结构移至电荷储存结构606。p型第一二极管节点602偏压0V，栅极结构608偏压-10V，及电子-空穴对的电子所流入的n+型第二节点604是偏压5V。在图9B中，带至带的热空穴注入使空穴由二极管结构移至电荷储存结构606。p型第二二极管节点604偏压0V，栅极结构608偏压-10V，及电子-空穴对的电子所流入的n+型第一节点602是偏压5V。
由于结合了垂直及侧向电场，流过二极管结构的带至带电流，以极高的准确度决定了电荷储存结构的电荷储存状态。较大垂直及侧向电场可引起较大的带至带电流。偏压安排是提供在不同的端点，因此使能带可充分弯曲，以产生二极管结构中带至带的电流，且同时能保持二极管节点间的位能(potential)差够低，使得编程或擦除不会发生。
在偏压安排的各种实例中，二极管结构是逆向偏压。此外，此栅极结构的偏压导致能带能够足够地弯曲，而使整个二极管结构上均能发生带至带的穿遂。在二极管结构节点之一的高掺杂浓度，具有产生空间电荷区域的高电荷密度，且伴随空间电荷区域(在其上的电压改变)的长度较短，能提供显著的能带弯曲。在二极管结构结的一侧上，价带(valence band)中的电子会穿遂通过禁带间隙(forbidden gap)，至二极管结构结另一侧的导带(conduction band)，并朝位能坡下方漂移，深入n型二极管结构节点。相似地，空穴会朝位能坡上方漂移，以远离n型二极管结构节点，及朝向p型二极管节点。
利用介于二极管结构及电荷储存结构之间的介电结构，栅极结构电压可控制部分二极管结构的电压。随着栅极结构电压越负，由介电结构所控制的部分二极管结构电压会变得越负，进而使此二极管结构中产生较深的带弯曲。至少部分结合下列因素，在带至带的电流则越多：(1)使弯曲能量带一侧的占据电子能阶(energy level)，与弯曲能量带另一侧的未占据电子能阶的重迭增加，(2)介于占据电子能阶及未占据的电子能阶间的屏障宽度较窄(请参阅施敏所著，半导体器件物理Physics of Semiconductor Device，1981)。
储存于电荷储存结构的净负电荷或净正电荷更影响了带弯曲程度。根据高斯定律(Gauss’s Law)，当提供负电压至相对于二极管结构的栅极结构时，邻近于具有较高净负电荷值的电荷储存结构的部分二极管结构会产生较强电场。相似地，当提供正电压至相对于二极管结构的栅极结构时，邻近于具有较高净正电荷值的电荷储存结构的部分二极管结构会产生较强电场。
不同的读取偏压安排，以及编程和擦除偏压安排是小心的保持平衡。就读取而言，二极管结构终端间的位能差不应该使多数的电荷载子通过电介质到电荷储存结构，进而影响电荷储存状态。相反地，对于编程及擦除而言，二极管结构终端间的位能差应该足够使多数的电荷载子通过电介质，进而利用带至带热载子注入影响电荷储存状态。
图10A及图10B是栅控二极管非易失性存储器单元运作的简化图，显示了带至带感测，其具有不同数量的净正电荷或净负电荷的电荷储存结构特征。在图10A及图10B中，带至带感测机制在二极管结构中产生了电子-空穴对。所产生的电子流入偏压2V的n+型第一二极管节点602，而产生的空穴则流入偏压0V的p型第二二极管节点604。栅极结构608则偏压-10V。在图10A中，利用介于n+型第一二极管节点602及p型第二二级管节点604之间的二极管结构结，电荷储存结构606相对储存较多净负电荷。在图10B中，利用介于n+型第一二极管节点602及p型第二二极管节点604之间的二极管结构结，电荷储存结构606相对储存较多净正电荷。与图10B相比较，图10A在二极管结构中会产生较大的带弯曲及较大的带至带感测电流。
图11A及图11B是栅控二极管非易失性存储器单元运作的简化图，显示了带至带感测，其具有不同数量的净正电荷或净负电荷的电荷储存结构特征，但是其二极管节点排列则不同于图10A及图10B。尤其是，被电荷储存及电介质的结合结构所围绕的二极管结构第一节点602是p+型，而二极管结构第二节点604是n型。带至带感测机制在二极管结构中产生了电子-空穴对。所产生的空穴流入偏压-2V的p+型第一二极管节点602，而产生的电子则流入偏压0V的n型第二二极管节点604。栅极结构608则偏压10V。在图11A中，利用介于p+型第一二极管节点602及n型第二二极管节点604之间的二极管结构结，电荷储存结构606相对储存较多净负电荷。在图11B中，利用介于p+型第一二极管节点602及n型第二二极管节点604之间的二极管结构结，电荷储存结构606相对储存较多净正电荷。与图11A相比较，图11B在二极管结构中会产生较大的带弯曲及较大的带至带感测电流。
在其它实施例中，较浓的掺杂节点是二极管结构的第二节点，而较淡的掺杂节点是大致上被电荷储存及电介质的结合结构所围绕的二极管结构第一节点。
图12A及图12B是具有及没有相互连接的第二节点相邻栅控二极管非易失性存储器单元的简化图。在图12A中，相邻栅控二极管非易失性存储器单元分别具有第二节点1204及1205。相邻的栅控二极管非易失性存储器单元的两个第二节点1204及1205都延伸超越使第二节点1204及1205的上半部相互分隔的氧化层，且连接至共同节点结构1214。此共同节点结构作为用于相邻的栅控二极管非易失存储器单元的同一位线。在图12B中，相邻的栅控二极管非易失性存储器单元的第二节点1204及1205都未延伸超越使第二节点1204及1205分隔的氧化层。每一个第二节点1204及1205作为独立的位线，且两个第二节点1204及1205并未作为同一位线。
图13A及图13B是相邻栅控二极管非易失性存储器单元阵列的简化图，其具相互连接的第二节点列，执行带至带的感测。实质上由结合电荷储存及介电结构围绕的第一节点列是n型，而二极管结构的第二节点列为p型。相邻的二极管结构的第二节点列都延伸超越使第二节点列的上半部分隔的氧化层，且连接至共同位线结构。在图13A，二极管结构的第一节点列显示为位线标号DL1至DL6，第二节点列显示为位线标号CL，且字线显示为字线标号WL1至WL6。在图13B，将电压施加于二极管列及字线。第一节点列DL3偏压为2伏特，且剩余的第一节点列偏压为0伏特。第二节点列偏压为0伏特。字线WL5偏压为-10伏特，且剩余的字线偏压为0伏特。藉此，在栅极二极管单元的字线WL5及第一节点列DL3的交接处，执行带至带感测作业。通过测量流经第一节点列DL3或第二节点列CL的电流，来决定栅极二极管存储器单元的电荷储存结构的电荷储存状态。
图14A及图14B为相邻栅控二极管非易失性存储器单元阵列的简化图，其不具相互连接的第二节点列，执行带至带的感测。不像在图13A及图13B中第二节点列的相互连接共同位线结构，在图14A及图14B中二极管结构的相邻第二节点列作为独立的位线。在图14A，二极管结构的第二节点列显示为位线标号CL1至CL6。在图14B，将电压施加于二极管列及字线。第一节点列DL3偏压为2伏特，且其余的第一节点列偏压为0伏特。第二节点列偏压为0伏特。字线WL5偏压为-10伏特，且其余的字线偏压为0伏特。由此，在栅极二极管存储器单元的字线WL5及第一节点列DL3/第二节点列CL3的交接处，执行带至带感测作业。通过测量流经第一节点列DL3或第二节点列CL3的电流，来决定栅极二极管存储器单元的电荷储存结构的电荷储存状态。
图15A及图15B是相邻栅控二极管非易失性存储器单元阵列的简化图，其具相互连接的第二节点列，执行带至带的感测，其中，此二极管结构的掺杂安排不同于图13A、13B、14A及14B。在图15A及图15B，实质上由结合电荷储存及介电结构围绕的二极管结构的第一节点列为p型，且第二节点列为n型。与图13A、图13B相似二极管结构的相邻第二节点列都延伸超越使第二节点列的上半部分隔的氧化层，且连接至共同位线结构。在图15A，二极管结构的第一节点列显示为位线标号DL1至DL6，二极管结构的第二节点列显示为位线标号CL，且字线标号为WL1至WL6。在图15B，将电压施加于二极管列及字线。第一节点列DL3偏压为-2伏特，且其余的第一节点列偏压为0伏特。第二节点列偏压为0伏特。字线WL5偏压为10伏特，且其余的字线偏压为0伏特。由此，在栅极二极管存储器单元的字线WL5及第一节点列DL3的交接处，执行带至带感测作业。通过测量流经第一节点列DL3或第二节点列CL的电流，来决定栅极二极管存储器单元的电荷储存结构的电荷储存状态。
图16A及图16B是栅控二极管非易失性存储器单元阵列的简化图，其不具相互连接的节点列，执行带至带的感测，其中，此二极管结构的掺杂安排与图15A及图15B相似。不像显示在图15A及图15B中第二节点列的相互连接的位线结构，在图16A及图16B二极管结构中相邻的第二节点列是作为独立的位线。在图16A中，二极管结构的第二节点列显示为位线CL1至CL6。在图16B中，将电压施加于二极管列及字线。第一节点列DL3偏压为-2伏特，且其余的第一节点列偏压为0伏特。第二节点列偏压为0伏特。字线WL5偏压为10伏特，且其余的字线偏压为0伏特。由此，在栅极二极管存储器单元的字线WL5及第一节点列DL3/第二节点列CL3的交接处，执行带至带感测作业。通过测量流经第一节点列DL3或第二节点列CL3的电流，来决定栅极二极管存储器单元的电荷储存结构的电荷储存状态。
图17A及图17B为不具相互连接的第二节点的、相邻的栅控二极管非易失性存储器单元的简化图，其中，电子穿隧注入如同图6A般执行，但是在所选择的单元上执行。在图17A，电子穿隧注入机制使电子从偏压为-10伏特的栅极结构608移动至电荷储存结构606及607。第一二极管节点602及603偏压为10伏特或浮动，第二二极管节点604及605偏压为10伏特。在图17B，第一二极管节点602偏压为10伏特或浮动，但是第一二极管节点603偏压为-10伏特。电子穿隧注入机制选择性地使电子从偏压为-10伏特的栅极结构608移动至电荷储存结构606，而非电荷储存结构607。在其它实施例中，电子穿隧注入机制使电子从第一二极管节点至电荷储存结构，如图6B所示，但是是在所选择的单元上执行。在其它实施例中，空穴穿隧注入机制使空穴从栅极结构移动至电荷储存结构，如图8A所示，但是是在所选择的单元上执行。在其它实施例中，热穿隧注入机制使空穴从第一二极管节点至电荷储存结构，如图8B所示，但是是在所选择的单元上执行。
图18A、18B及18C为不具有相互连接的第二节点的、相邻的栅控二极管非易失性存储器单元的简化图，其中，带至带热空穴注入如同图9B般执行，但是是在所选择的单元的执行。在图18A，带至带热空穴注入机制使空穴从二极管结构移动至电荷储存结构606。p型第二二极管节点604及605偏压为0伏特，栅极结构608偏压为-10伏特，且产生的电子-空穴对的电子流入偏压为5伏特的n+型第一节点602及603。在图18B，第一二极管节点602偏压为5伏特，但是第一二极管节点603偏压为0伏特。带至带热空穴注入机制选择性地使空穴从二极管结构移动至电荷储存结构606，而非电荷储存结构607。图18C图也显示带至带热空穴注入，其选择性地在第一二极管节点602及第二二极管节点604所形成的二极管结构上执行，而非第一二极管节点603及第二二极管节点605所形成的二极管结构(如图18B所示)。然而，在图18C图，第一二极管节点603偏压为5伏特，第二二极管节点偏压为5伏特。因为在第一二极管节点603及第二二极管节点605所形成的二极管结构中，缺乏足够的反向偏压，因此，在此二极管结构中带至带热空穴注入机制仍缺乏。在其它实施例中，带至带热空穴注入机制选择性地使空穴从具有p型第一二极管节点及n+型第二二极管节点的二极管结构，移动至电荷储存结构，如图9A所示，但是是在所选择的单元上执行。在其它实施例中，带至带热电子注入机制选择性使电子从具有p+型第一二极管节点及n型第二二极管节点的二极管结构，移动至电荷储存结构，如图7B所示，但是是在所选择的单元上执行。在其它实施例中，带至带热电子注入机制选择性使电子从具有n型第一二极管节点及p+型第二二极管节点的二极管结构，移动至电荷储存结构，如图7A所示，但是是在所选择的单元上执行。
图22A及22B为不具有相互连接的第二节点的、相邻的栅控二极管非易失存储器单元的简化图，其中，带至带感测如同图10A及10B般执行，但是是在所选择的单元上执行。在图22A，带至带热空穴感测机制在二极管结构中产生电子-空穴对，其中此二极管由偏压为2伏特的n+型第一二极管节点602及偏压为0伏特的p型第二二极管节点604所形成，产生的电子-空穴对的电子流入n+型第一二极管节点602，且产生的空穴流入p型第二二极管节点604。带至带感测电流表示净正电荷或净负电荷的数量，以描述电荷储存结构606的特征。栅极结构608偏压为-10伏特。在偏压为0伏特的n+型第一二极管节点603及偏压为0伏特的p型第二二极管节点605所形成的二极管结构中，用于指出电荷数量以描述电荷储存结构607特征的带至带感测电流并未流动，这是因为没有足够的反向偏压。图22B图也表示带至带感测，其是选择性地在第一二极管节点602及第二二极管节点604所形成的二极管结构上执行，而非第一二极管节点603及第二二极管节点605所形成的二极管结构，如图22A所示。然而，在图22B，第一二极管节点603偏压为2伏特，且第二二极管节点605偏压为2伏特。因为由第一二极管节点603及第二二极管节点605所形成的二极管结构中仍缺乏足够的反向偏压，带至带感测机制仍然缺乏。在其它实施例中，带至带感测机制选择性地在具有p型第一二极管节点及n+型第二二极管节点(如图11A及图11B所示)的二极管结构中流动，但是是在所选择的单元上执行。
图19A、19B及19C为多个阵列的栅控二极管非易失性存储器单元的分解图，在不同的阵列之间具有不同方式相互连接的字线、第一节点列及第二节点列。每一垂直配置阵列如图16A及图16B显示的阵列一般。虽然以绝缘氧化层1904分隔的这些相互垂直放置的多个阵列是同一集成电路的一部分，将这多个阵列以分解图显示，以显示出这多个阵列的所有字线及位线的标示。
在图19A中，不同阵列1900及1902的字线为相互连接。阵列1900的字线及阵列1902的字线皆标示为WL1至WL6。然而，不同阵列的第一节点行及第二节点行是分隔的。阵列1900的第一节点列标示为DL1至DL6，阵列1902的第一节点列标示为DL7至DL12。阵列1900的第二节点列标示为CL1至CL6，阵列1902的第二节点列标示为CL7至CL12。
在图19B中，不同阵列1910及1912的字线是分隔的。阵列1910的字线标示为WL1至WL6，阵列1912的字线标示为WL7至WL12。然而，不同阵列1910及1912的第一节点列及第二节点列为相互连接。阵列1910及阵列1912的第一节点列都标示为DL1至DL6，阵列1910及阵列1912的第二节点列都标示为CL1至CL6。
在图19C中，不同阵列1920及1922的字线，及不同阵列1920及1922的第一节点列及第二节点列是分隔的。阵列1920的字线标示为WL1至WL6，阵列1922的字线标示为WL7至WL12。阵列1920的第一节点列标示为DL1至DL6，阵列1922的第一节点列标示为DL7至DL12。阵列1920的第二节点列标示为CL1至CL6，阵列1922的第二节点列标示为CL7至CL12。
在其它实施例中，多个阵列具有相互连接的第二节点列，使得多个阵列中特定阵列具有共享位线结构，供作为此阵列的第二节点列，或也可以作为所有阵列的第二节点列。在其它实施例中，第一节点列为n型，第二节点列为p型。
图20为集成电路的简单图式，其具有栅控二极管非易失性存储器单元的阵列及控制电路。集成电路2050包含在半导体衬底上执行的存储器阵列2000，其使用栅控二极管非易失性存储器单元。栅控二极管非易失性存储器单元阵列2000可能是独立的单元、在阵列中相互连接或在多个阵列中相互连接的单元。行译码器2001与多个字线2002耦接，而多个字线2002在存储器阵列2000中沿行排列。列译码器2003与多个位线2004耦接，而所述多个位线2004在存储器阵列2000中沿列排列。在总线2005上为列译码器2003及行译码器2001提供地址。在方块2006中的感测放大器及数据输入结构通过数据总线2007而与列译码器2003耦接。透过数据输入线2011而从集成电路2050上输入/输出端口提供数据，或从集成电路2050内部或外部其它数据提供数据给方块2006中的数据输入结构。通过数据输出线2015，可将方块2006中感测放大器的数据提供至集成电路2050上输入/输出端口，或至集成电路2050内部或外部其它数据目的地。偏压安排状态机2009控制偏压安排供应电压2008的运用，如擦除确认及编程确认电压，及编程、擦除及读取存储器单元的安排，例如具有带至带电流。
图21A至21H说明多个阵列的栅控二极管非易失性存储器单元的简单制程流程图。图21A显示了一种结构，此结构在氧化层2104上具有p型多晶硅层2112，氧化层2104在硅衬底2102上。在图21B中，形成牺牲氧化层2116及形成氮化层2118。执行浅渠绝缘，产生多个p型多晶硅结构2113。在图21C中，将牺牲氧化层2116及氮化层2118移除。将多个p型多晶硅结构2113植入，以产生栅控二极管非易失性存储器单元的p型第二节点2114及n+型第一节点2121。在图21D中，形成结合电荷储存及介电结构2123与栅极多晶硅2132，完成栅控二极管非易失性存储器单元的第一阵列。在图21E种，形成另一氧化层2104及另一p型多晶硅层2112。在图21F至21H，实质上重复执行图21B至21D的步骤，以形成栅控二极管非易失性存储器单元的另一阵列，其与第一阵列相互垂直地放置。
通过参考前面描述的技术及实例公开了本发明，可以了解的是，这些实例仅为说明性的而非限制性的。在本发明的精神及附带的权利要求的范围内，本领域技术人员可以进行各种修改和结合。

Claims (25)

1、一种操作非易失性存储器器件集成电路的方法，所述非易失性存储器器件包含：电荷储存结构，一个或多个储存介电结构，其至少一部分介于所述电荷储存结构与二极管结构之间，且至少一部分介于所述电荷储存结构与栅极电压源之间，所述二极管结构具有以结所分隔的第一节点及第二节点，所述方法包含：
提供第一偏压安排以决定所述电荷储存结构的电荷储存状态，其中，所述二极管结构的所述第一节点及所述第二节点至少一部分与所述一个或多个储存介电结构相邻，且所述二极管结构具有所述第二节点的相对端以绝缘介电层与邻近器件分隔的剖面；以及
测量流经反向偏压时所述二极管结构的电流，以决定所述电荷储存结构的所述电荷储存状态。
2、如权利要求1所述的方法，其中，所述第一偏压安排产生介于所述栅极电压源与所述第二节点之间的第一电压差，以及介于所述第一节点及所述第二节点之间的第二电压差，其中，所述第一电压差及所述第二电压差产生足够的带至带穿隧电流以供测量之用，且所述第一电压差及所述第二电压差不会改变所述电荷储存结构的所述电荷储存状态。
3、如权利要求1所述的方法，其中，所述第一偏压安排在所述栅极与所述第二节点之间产生至少约为10伏特的第一电压差，而在所述第一节点与所述第二节点之间产生约大于2伏特的第二电压差。
4、如权利要求1所述的方法，其中，所述第一偏压安排至少产生通过所述二极管结构的带至带电流分量。
5、如权利要求1所述的方法，还包含：
通过增加在所述电荷储存结构中的净正电荷，以提供第二偏压安排来调整所述电荷储存结构的所述电荷储存状态；以及
通过增加在所述电荷储存结构中的净负电荷，以提供第三偏压安排来调整所述电荷储存结构的所述电荷储存状态。
6、如权利要求1所述的方法，还包含：
经由带至带热空穴穿隧来增加在所述电荷储存结构中的净正电荷，以提供第二偏压安排来调整所述电荷储存结构的所述电荷储存状态；以及
经由富勒-诺得汉穿隧来增加在所述电荷储存结构中的净负电荷，以提供第三偏压安排来调整所述电荷储存结构的所述电荷储存状态。
7、如权利要求1所述的方法，还包含：
经由富勒-诺得汉穿隧来增加在所述电荷储存结构中的净正电荷，以提供第二偏压安排来调整所述电荷储存结构的所述电荷储存状态；以及
经由带至带热电子穿隧来增加在所述电荷储存结构中的净负电荷，以提供第三偏压安排来调整所述电荷储存结构的所述电荷储存状态。
8、如权利要求1所述的方法，还包含：
经由带至带热空穴穿隧来增加在所述电荷储存结构中的净正电荷，以提供第二偏压安排来调整所述电荷储存结构的所述电荷储存状态；以及
经由在所述电荷储存结构及所述二极管结构之间的电子移动来增加在所述电荷储存结构中的净负电荷，以提供第三偏压安排来调整所述电荷储存结构的所述电荷储存状态。
9、如权利要求1所述的方法，还包含：
经由在所述电荷储存结构及所述二极管结构之间的空穴移动来增加在所述电荷储存结构中的净正电荷，以提供第二偏压安排来调整所述电荷储存结构的所述电荷储存状态；以及
经由带至带热电子穿隧来增加在所述电荷储存结构中的净负电荷，以提供第三偏压安排来调整所述电荷储存结构的所述电荷储存状态。
10、如权利要求1所述的方法，还包含：
经由带至带热空穴穿隧来增加在所述电荷储存结构中的净正电荷，以提供第二偏压安排来调整所述电荷储存结构的所述电荷储存状态；以及
经由在所述电荷储存结构及所述栅极之间的电子移动来增加在所述电荷储存结构中的净负电荷，以提供第三偏压安排来调整所述电荷储存结构的所述电荷储存状态。
11、如权利要求1所述的方法，还包含：
经由在所述电荷储存结构及所述栅极之间的空穴移动来增加在所述电荷储存结构中的净正电荷，以提供第二偏压安排来调整所述电荷储存结构的所述电荷储存状态；以及
经由带至带热电子穿隧来增加在所述电荷储存结构中的净负电荷，以提供第三偏压安排来调整所述电荷储存结构的电荷储存状态。
12、如权利要求1所述的方法，还包含：
经由富勒-诺得汉穿隧来增加在所述电荷储存结构中的净正电荷，以提供第二偏压安排来调整所述电荷储存结构的所述电荷储存状态；以及
经由富勒-诺得汉穿隧来增加在所述电荷储存结构中的净负电荷，以提供第三偏压安排来调整所述电荷储存结构的所述电荷储存状态。
13、如权利要求1所述的方法，还包含：
经由在所述电荷储存结构及所述二极管结构之间的空穴移动来增加在所述电荷储存结构中的净正电荷，以提供第二偏压安排来调整所述电荷储存结构的所述电荷储存状态；以及
经由在所述电荷储存结构及所述二极管结构之间的电子移动来增加在所述电荷储存结构中的净负电荷，以提供第三偏压安排来调整所述电荷储存结构的所述电荷储存状态。
14、如权利要求1所述的方法，还包含：
经由在所述电荷储存结构及所述二极管结构之间的空穴移动来增加在所述电荷储存结构中的净正电荷，以提供第二偏压安排来调整所述电荷储存结构的所述电荷储存状态；以及
经由在所述电荷储存结构及所述栅极之间的电子移动来增加在所述电荷储存结构中的净负电荷，以提供第三偏压安排来调整所述电荷储存结构的所述电荷储存状态。
15、如权利要求1所述的方法，还包含：
经由在所述电荷储存结构及所述栅极之间的空穴移动来增加在所述电荷储存结构中的净正电荷，以提供第二偏压安排来调整所述电荷储存结构的所述电荷储存状态；以及
经由在所述电荷储存结构及所述二极管结构之间的电子移动来增加在所述电荷储存结构中的净负电荷，以提供第三偏压安排来调整所述电荷储存结构的所述电荷储存状态。
16、如权利要求1所述的方法，还包含：
经由在所述电荷储存结构及所述栅极之间的空穴移动来增加在所述电荷储存结构中的净正电荷，以提供第二偏压安排来调整所述电荷储存结构的所述电荷储存状态；以及
经由在所述电荷储存结构及所述栅极之间的电子移动来增加在所述电荷储存结构中的净负电荷，以提供第三偏压安排来调整所述电荷储存结构的所述电荷储存状态。
17、如权利要求1所述的方法，还包含：
对所述电荷储存结构的所述电荷储存状态进行编程以储存一个位。
18、如权利要求1所述的方法，还包含：
对所述电荷储存结构的所述电荷储存状态进行编程以储存多个位。
19、如权利要求1所述的方法，其中，在所述第一偏压安排中所产生的任何热电荷载子不会改变所述电荷储存结构的所述电荷储存状态。
20、一种操作非易失性存储器储存器件阵列的方法，每一个所述非易失性存储器储存器件具有电荷储存结构，一个或多个储存介电结构，其至少一部分在所述电荷储存结构与二极管结构之间，且至少一部分在所述电荷储存结构与栅极电压源之间，所述二极管结构具有以结分隔的第一节点及第二节点，所述方法包含：
提供第一偏压安排以决定所述阵列的所述一个或多个电荷储存结构的至少一个电荷储存状态，其中，所述阵列的一个或多个二极管结构的所述第一节点及所述第二节点至少一部分与所述一个或多个储存介电结构相邻，且所述一个或多个二极管结构具有所述第二节点的相对端以绝缘介电层与邻近器件分隔的剖面；以及
测量流经在反向偏压时所述一个或多个二极管结构的电流，以决定所述一个或多个电荷储存结构的所述电荷储存状态。
21、如权利要求20所述的方法，其中，所述第一偏压安排在所述栅极电压源与所述第二节点之间产生第一电压差，且在所述第一节点与所述第二节点间之间产生第二电压差，其中，所述第一电压差及所述第二电压差产生足够的带至带穿隧电流以供测量之用，且所述第一电压差及所述第二电压差不会改变所述电荷储存结构的所述电荷储存状态。
22、如权利要求20所述的方法，其中所述第一偏压安排至少产生通过所述一个或多个二极管结构的带至带电流分量。
23、一种操作包含多个二极管列的非易失性存储器结构器件阵列的方法，每一个二极管列具有以结分隔的第一节点列及一第二节点列，其中，所述第二节点列的相对端以绝缘介电层与邻近列分隔，多个栅极行与所述多个二极管列重迭，每一个非易失性储存结构位于特定交接处，所述特定交接处介于所述多个二极管列的特定二极管列及所述些栅极行的特定栅极行之间，且每一个非易失性储存结构包含电荷储存结构以及一个或多个储存介电结构，所述介电结构至少一部分在所述电荷储存结构与所述特定二极管列之间，且至少一部分在所述电荷储存结构与所述特定栅极行之间，以及至少一部分与所述特定二极管列的所述第一节点列及所述第二节点列在所述交接处相邻，所述方法包括：
提供第一偏压安排以决定所述阵列的所述一个或多个电荷储存结构的至少一个电荷储存状态，其中，所述阵列的一个或多个二极管列的所述第一节点列及第二节点列与所述一个个或多个电荷储存结构交接于一个或多个交接处，且所述第一节点列及第二节点列至少一部分与所述一个或多个储存介电结构相邻于所述一个或多个交接处，且所述一个或多个二极管列具有剖面，其中所述第二节点列的相对端以绝缘介电层与邻近器件分隔；以及
测量反向偏压时流经所述一个或多个二极管列的电流，以决定所述阵列的所述一个或多个电荷储存结构的至少一个电荷储存状态。
24、如权利要求23所述的方法，其中所述第一偏压安排在所述多个栅极行的一个或多个栅极行与所述阵列的一个或多个第二节点列之间产生第一电压差，以及在所述阵列的所述第一节点及所述第二节点之间产生第二电压差，其中，所述第一电压差及所述第二电压差产生足够的带至带穿隧电流以供测量之用，且所述第一电压差及所述第二电压差不会改变在所述一个或多个交接处的所述一个或多个电荷储存结构的所述电荷储存状态。
25、如权利要求23所述的方法，其中所述第一偏压安排至少产生通过所述一个或多个二极管列的带至带电流分量。
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