CN100578658C - 记忆胞数组的操作方法、非挥发性内存及其制造方法 - Google Patents

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Abstract

本发明是关于一种非挥发性内存数组的操作方法，包括透过通过测量选中记忆胞的体区域和选中记忆胞的连接区域之间的电流，读取一个具有电荷捕获结构串联起来的记忆胞数组。其中，电荷捕获结构的电荷储存态影响测量电流。

Description

记忆胞数组的操作方法、非挥发性内存及其制造方法
技术领域
本发明涉及一种电可擦可程序化非挥发性内存，尤其涉及一种以高灵敏度读取记忆胞的电荷捕获结构内容的电荷捕获内存。
背景技术
基于电荷储存结构的电可擦可程序化非挥发性内存技术目前应用在许多方面，如EEPRPM和闪存中。而EEPROM和闪存也采用许多种记忆胞结构。随着集成电路体积的缩小，由于其制造过程的可测性和简单性，基于电荷捕获绝缘层的记忆胞结构引起人们很大的兴趣。基于电荷捕获绝缘层的记忆胞结构例如工业名称为PHINES的结构。这些记忆胞是通过在电荷捕获绝缘层如氮化硅上捕获电荷来储存数据的。由于负电荷被捕获，记忆胞的临界电压升高。通过从电荷捕获层移除负电荷可以降低记忆胞的临界电压。
传统的记忆胞结构依靠反转读(reverse read)操作来确定内存结构的内容。然而，即使只有电荷捕获结构的一部分包含感兴趣的数据，反转读技术还是有效地连接了电荷捕获结构的多个位置。通过缩减反转读技术所测电流的赶测裕度(sensing window)大小的方法，上述的依赖性制约把电荷捕获结构用于非挥发性内存的难度。。
因此，需要一个不用把电荷捕获结构多点实际连接起来就可以实现读取操作的电荷捕获记忆胞。
发明内容
本发明的目的在于，提供一种操作记忆胞的方法，一种包含这种记忆胞的集成电路结构，以及一种制造这种内存的方法。
基于所述技术的非挥发性内存包括：位线，按列和行排列的记忆胞，为记忆胞提供栅极电压并连接到储器单元绝缘顶层的字符线，和连接到记忆胞的逻辑电路。每个记忆胞都包括一个体区域(body region)，一个与体区域相连的连接区域(contact region)，一个与体区域相连的绝缘底层(bottom dielectric)，一个与绝缘底层相连的电荷捕获结构(chargetrappping structure)和一个与电荷捕获结构相连的绝缘顶层(topdielectric)。电荷捕获结构有一个电荷储存态(charge storage state)，它根据记忆胞的设计和应用可以储存一位或多位。
逻辑电路在位线和字符在线施加偏压方式来决定选中的记忆胞的电荷储存态。其中选中的记忆胞是指在数组中被选中来读取的记忆胞。逻辑电路通过测量响应于偏压方式的电流来决定选中记忆胞的电荷储存态。该测量电流产生于被选中记忆胞的体区域和被选中记忆胞的连接区域之间。
逻辑电路采用的偏压方式引起栅极与连接区域之间的第一电压差和体区域与连接区域之间的第二电压差。第一电压差和第二电压差形成了电流测量所需的足够的带对带穿隧电流。然而，第一电压差和第二电压差不能改变电荷储存态。因此，读取操作不会破坏存于电荷捕获结构中的数据。在一些实施例中，在栅极和连接区域之间的第一电压差至少有5V，在体区域和连接区域之间的第二电压差小于5V。
栅极和连接区域的电压差产生一个电场，该电场造成连接区域中的能带弯曲(band bending)。能带弯曲的程度受电荷捕获结构的电荷储存态影响，从而在连接区域中产生随电荷储存态变化的带对带穿隧电流。
在一些实施例中，体区域为半导体基底上的一个井区。在其它的实施例中，体区域就是半导体基底。
在一些实施例中，逻辑电路使用第二偏压方式通过增加一个电荷捕获结构中的净正电荷来调节电荷储存态，以及使用第三偏压方式通过增加一个电荷捕获结构中的净负电荷来调节电荷储存态。在一些实施例中，第二偏压方式对应于程序化操作而第三偏压方式对应于抹除操作，在另外的实施例中，第二偏压方式对应于抹除操作而第三偏压方式对应于程序化操作。在这里通用的是，程序化指的是在电荷捕获结构增加有限数量的电荷，如在电荷捕获结构中增加电洞或电子。同样在这里通用的是，抹除指的是复位电荷捕获结构的电荷储存态，例如在整个电荷捕获结构中增加某一种电荷直至达到平衡。本发明包括的产品和方法的程序化是指使储存在电荷捕获结构中的净电荷更显负电性或正电性，本发明包括的产品和方法的抹除是指使储存在电荷捕获结构中的净电荷更显负电性或正电性。
通过例如来自栅极、连接区域或体区域的带对带热电洞穿隧等电流机制，增加电荷捕获结构中的净正电荷。通过例如来自栅极、连接区域或体区域的电子穿隧、Fowler-Nordheim穿隧、沟道热电子注入电流、以及沟道初始化第二电子注入电流等电流机制，电荷捕获结构中的净负电荷被增加。在一些实施例中，用第二偏压方式和第三偏压方式中的一种来调整电荷储存态的测量电流大小至少是用第二偏压方式和第三偏压方式中的另外一种来调整电荷储存态的测量电流大小的10倍，例如一种测量值为100nA而另一种测量值为1nA。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
为让本发明之上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1A是一个电荷捕获记忆胞的简图，显示了在电荷捕获结构上执行在栅极上具有负电压的读取操作，此电荷捕获结构的电荷储存态的净正电荷比图1B的相对要多。此记忆胞具有一个n型连接区域。
图1B是一个电荷捕获记忆胞的简图，显示了在电荷捕获结构上执行在栅极上具有负电压的读取操作，此电荷捕获结构的电荷储存态的净负电荷比图1A的相对要多。此记忆胞具有一个n型连接区域。
图1C是一个电荷捕获记忆胞的简图，显示了在电荷捕获结构上执行在栅极上具有正电压的读取操作，此电荷捕获结构的电荷储存态的净正电荷比图1D的相对要多。此记忆胞具有一个p型连接区域。
图1D是一个电荷捕获记忆胞的简图，显示了在电荷捕获结构上执行在栅极上具有正电压的读取操作，此电荷捕获结构的电荷储存态的净负电荷比图1C的相对要多。此记忆胞具有一个p型连接区域。
图1E是一个具有单个连接区域的电荷捕获记忆胞的电路符号。
图1F是两个具有单个连接区域的电荷捕获记忆胞串联起来的电路符号。
图2A是一个具有n型连接区域的电荷捕获记忆胞的简图，显示了用来自连接区域的电洞增加电荷捕获结构的净正电荷来执行的程序化操作。
图2B是一个具有n型连接区域的电荷捕获记忆胞的简图，显示了在电荷捕获结构上执行的一种抹除操作，其以在从栅极到连接区域和体区域的总体方向上移动电洞来执行。
图2C是一个具有n型连接区域的电荷捕获记忆胞的简图，显示了在电荷捕获结构上执行的另一种抹除操作，其以在从连接区域和体区域到栅极总体方向上移动电洞来执行。
图2D是一个具有p型连接区域的电荷捕获记忆胞的简图，显示了利用来自p型基底或井区且移动通过n型体区域的电洞来增加电荷捕获结构的净正电荷来执行的程序化操作。
图2E是一个具有p型连接区域的电荷捕获记忆胞的简图，显示了在电荷捕获结构上执行的一种抹除操作，其以在从栅极到连接区域和体区域的总体方向上移动电洞来执行。
图2F是一个具有p型连接区域的电荷捕获记忆胞的简图，显示了在电荷捕获结构上执行的另一种抹除操作，其以在从连接区域和体区域到栅极的总体方向上移动电洞来执行。
图3A是一个具有p型连接区域的电荷捕获记忆胞的简图，显示了用来自连接区域的电子增加电荷捕获结构的净负电荷来执行的程序化操作。
图3B是一个具有p型连接区域的电荷捕获记忆胞的简图，显示了在电荷捕获结构上实现的一种抹除操作，其以在从栅极到连接区域和体区域的总体方向上移动电子来执行。
图3C是一个具有p型连接区域的电荷捕获记忆胞的简图，显示了在电荷捕获结构上实现的另一种抹除操作，其以在从连接区域和体区域到栅极的总体方向上移动电子来执行。
图3D是一个具有n型连接区域的电荷捕获记忆胞的简图，显示了利用来自n型基底或井区的电子移动通过p型体区域来增加电荷捕获结构的净负电荷来执行的程序化操作。
图3E是一个具有n型连接区域的电荷捕获记忆胞的简图，显示了在电荷捕获结构上实现的一种抹除操作，其以在从栅极到连接区域和体区域的总体方向上移动电子来执行。
图3F是一个具有n型连接区域的电荷捕获记忆胞的简图，显示了在电荷捕获结构上执行的另一种抹除操作，其以在从连接区域和体区域到栅极的总体方向上移动电子来执行。
图4A是一个描述在不同记忆胞上执行抹除操作的图表。
图4B是描述在一个记忆胞的一个电荷捕获结构上执行的程序化操作的图表。
图4C是描述在另一个记忆胞的另一个电荷捕获结构上执行的程序化操作的图表。
图5A是具有p型连接区域的电荷捕获记忆胞的简图，连接区域在相邻电荷捕获记忆胞之间有一个隔离区域。
图5B是具有n型连接区域的电荷捕获记忆胞的简图，连接区域在相邻电荷捕获记忆胞之间有一个隔离区域。
图6A是具有p型连接区域的电荷捕获记忆胞的简图，连接区域在相邻电荷捕获记忆胞之间没有隔离区域。
图6B是具有n型连接区域的电荷捕获记忆胞的简图，连接区域在相邻电荷捕获记忆胞之间没有隔离区域。
图7A是具有p型连接区域的电荷捕获记忆胞的简图，记忆胞还具有连通电荷捕获记忆胞串的ONO堆栈，在相邻电荷捕获记忆胞之间有隔离区域。
图7B是具有n型连接区域的电荷捕获记忆胞的简图，记忆胞还具有连通电荷捕获记忆胞串的ONO堆栈，在相邻电荷捕获记忆胞之间有隔离区域。
图8A和8B分别是是电荷捕获记忆胞串的X轴方向和Y轴方向的简图，电荷捕获记忆胞具有p型连接区域，连接区域在相邻记忆胞之间在X轴方向上没有隔离区域，在Y轴方向上有隔离区域。
图9A和9B分别是是电荷捕获记忆胞串的X轴方向和Y轴方向的简图，电荷捕获记忆胞具有n型连接区域，连接区域在相邻记忆胞之间在X轴方向上没有隔离区域，在Y轴方向上有隔离区域。
图10是电荷捕获记忆胞串的简图，显示了利用在栅极上加相对于体区域的负电压执行的电荷捕获记忆胞串的抹除操作。
图11是电荷捕获记忆胞串的简图，显示了利用在栅极上加相对于体区域的正电压执行的电荷捕获记忆胞串的抹除操作。
图12是电荷捕获记忆胞串的简图，显示了在电荷捕获记忆胞串中选定的记忆胞上执行的程序化操作。
图13是电荷捕获记忆胞串的简图，显示了在电荷捕获记忆胞串上执行的读取操作。
图14是电荷捕获记忆胞数组的简图，显示了在电荷捕获记忆胞数组上利用在栅极上加相对于体区域的负电压执行的抹除操作。
图15是电荷捕获记忆胞数组的简图，显示了在电荷捕获记忆胞数组上利用在栅极上加相对于体区域的正电压执行的抹除操作。
图16是电荷捕获记忆胞数组的简图，显示了在电荷捕获记忆胞数组中选定的记忆胞上执行的程序化操作。
图17是电荷捕获记忆胞数组的简图，显示了在电荷捕获记忆胞数组上执行的读取操作。
图18是一个具有电荷捕获记忆胞数组和控制电路的集成电路的简图。
110、210、310：栅极
120、220、320：绝缘顶层
130、230、330、523、623、723、823、923、1233、1235、1333、1334、1335、1623、1625、1723、1724、1725：电荷捕获结构
140、340：绝缘底层
150、250、350、527、627、727、827、927：连接区域
170、270、370、1002、1102、1202、1302、1402、1502、1602、1702：体区域
240：穿隧绝缘体
280、380：基底或井区
410、420：曲线
510、610、710、810、910、1010、1020、1030、1040、1110、1120、1130、1140、1210、1220、1230、1240、1310、1320、1330、1340、1410、1420、1430、1440、1510、1520、1530、1540、1610、1620、1630、1640、1710、1720、1730、1740：字符线
521、621、721、821、921：氧化物顶层
525、625、725、825、925：氧化物底层
530、730、830、930：隔离区域
540、640、740、840、940：基底
1003、1004、1005、1103、1104、1105、1203、1204、1205、1303、1304、1305、1403、1404、1405、1503、1504、1505、1603、1604、1605、1703、1704、1705：位线
1800：内存数组
1801：列译码器
1802：多条字符线
1803：行译码器
1804：多条位线
1805：总线
1806：区块
1807：数据总线
1808：偏压方式供应电压
1809：偏压方式状态机
1811：数据输入线
1815：数据输出线
1850：集成电路
具体实施方式
图1A和1B是一个电荷捕获记忆胞的简图，显示了在电荷捕获结构上通过栅极上加负电压实现的读取操作。在图1A中，电荷捕获结构的电荷储存态的净正电荷比图1B的相对要多。图1A和图1B具有p型掺杂的体区域170和n+型掺杂的连接区域150。记忆胞其余的部分包括一绝缘底层140(氧化物底层)位于体区域170上，一电荷捕获结构130位于绝缘底层140上，一绝缘顶层120(氧化物顶层)位于电荷捕获结构130上，以及一栅极110位于氧化物结构120上。典型的绝缘顶层包括5到10纳米厚的二氧化硅和氧氮化硅，或者其它类似的高绝缘系数材料，如Al2O3。典型的绝缘底层包括3到10毫纳米厚的二氧化硅和氧氮化硅，或者其它类似的高绝缘系数材料。典型的电荷捕获结构包括3到9纳米厚的氮化硅，或者其它相类似的高绝缘系数材料，包括金属氧化物如Al2O3，HfO2等。电荷捕获结构可以是一个不连续凹穴，或电荷捕获材料的颗粒，或者如图中所示是一个连续的层。
类似PHINES单元的记忆胞，举例来说都包括，一个2到10纳米厚的氧化物底层，一个2到10纳米厚的电荷捕获层，和一个2到15纳米厚的氧化物顶层。
在一些实施例中，栅极包括这样一种材料，其功函数要高于n型硅的固有功函数，或者高于大约4.1eV，更倾向高于4.25eV，甚至包括例如高于大约5eV。典型的栅极材料包括p型多晶硅(poly)，TiN，Pt，和其它高功函数的金属或材料。其它适合此技术实施例的具有相对较高功函数的材料包括金属Ru，Ir，Ni和Co，金属合金如RuO2，但不局限于这些金属和金属合金。高功函数的栅极材料导致了其电子穿隧注入壁垒要比典型的n型多晶硅材料栅极的注入壁垒要高。在用二氧化硅作绝缘顶层的情况下，n型多晶硅栅极的电子穿隧注入壁垒在3.15eV左右。因此，本发明实施例所有的栅极和绝缘顶层材料的电子穿隧注入壁垒要大约高于3.15eV，例如高于3.4eV，更倾向高于4eV。在用二氧化硅作绝缘顶层的情况下，p型多晶硅栅极的电子穿隧注入壁垒大约为4.25eV，一个聚合的记忆胞的结果门限相对于一个具有二氧化硅绝缘顶层的n型多晶硅栅极的记忆胞降低了约2V。
在老式的记忆胞中，浮动栅极的材料具有等电位或近似等电位结构，例如高度掺杂的多晶硅。这样，加在浮动栅极上的电荷将会倾向均匀的分布到整个浮动栅极。如果想以提高浮动栅极某一部分的电荷密度来加电荷到浮动栅极，由于浮动栅极的等电位的特性，必须加入大量的电荷直到整个浮动栅极的电荷密度都得到提高。
与浮动栅极相反，电荷捕获结构大体上既不是等电位结构也不近似为等电位结构。当在电荷捕获结构上增加电荷时，电荷会保持在电荷捕获结构的某一部分上，而不是自动均匀分布到整个电荷捕获结构。这样，如果想以提高浮动栅极某一部分的电荷密度来在电荷捕获结构上增加电荷时，电荷捕获结构上这部分的电荷密度得到提高，而别的部分的电荷密度相对保持不变。这样电荷捕获结构上需要增加的电荷数量就远小于与之相比较的浮动栅极。
在图1A中，记忆胞的电荷捕获结构130已经被程序化，例如利用对其进行带对带电洞注入的方法。在程序化之前，记忆胞的电荷捕获结构130已经被抹除，例如使用穿隧复位操作，利用Fowler-Nordheim穿隧把电子从栅极110注入到电荷捕获结构130，并且从电荷捕获结构130注入到体区域170。
在图1A为读取电荷捕获结构130的偏压方式中，栅极110的电压是-5V，连接区域150的电压为3V，体区域170的电压为0V。图1B中的记忆胞与图1A中的类似，除了读取操作是在电荷捕获结构上执行且在电荷捕获结构130中具有更多的净负电荷。在图1B读取电荷捕获结构130的偏压方式中，栅极110的电压是-5V，连接区域150的电压为3V，体区域170的电压为0V。在图1A和1B中，偏压方式加在不同的端点，以保证能带有足够的弯曲来在n+掺杂的连接区域150中形成带对带电流。
在图1A和1B的偏压方式中，p型掺杂的体区域170和n+掺杂的连接区域150之间的结区域表现为一个反向偏压的PN结。然而，栅极电压使能带发生了足够的弯曲，以至n+掺杂连接区域150中形成了带对带穿隧。源极150中的高掺杂浓度、引发的空间电荷区域的高电荷密度，以及伴随的电压变化的空间电荷区域长度变短，都进一步增强了能带弯曲。价带的电子穿过禁带间隙到达导带，并漂移到能丘之下，深入n+掺杂源极150。类似地，电洞漂移到能丘上方，远离n+掺杂连接区域150，向p型掺杂体区域170漂移。
栅极110的电压以绝缘底层140(氧化物底层)控制体区域170中靠近绝缘底层140(氧化物底层)部分的电压。依次地，部分体区域170靠近绝缘底层140(氧化物底层)的电压控制在体区域170和n+掺杂连接区域150之间的能带弯曲的程度。随着栅极110的电压变得更负，部分体区域170靠近绝缘底层140(氧化物底层)的电压变得更负，导致在n+掺杂连接150上的能带弯曲程度更深。更多的带对带电流，至少是一些实施例的结果：1)弯曲能带一侧的占据电子(occupied electron)能级与能带另一侧的非占据电子(unoccupied electron)能级之间的交迭加大；2)占据电子能级与非占据电子能级间的能丘宽度减小(见Physics of SemiconductorDevices，1981)。
如上所述，在图1A中，电荷捕获结构130具有相对较高的净正电荷，例如藉由被程序化和被电洞占据，反之在图1B中，电荷捕获结构130具有相对较高的净负电荷，例如藉由被电子抹除和占据。那么，根据高斯定律，当在栅极110加-5V的电压时，图1B中的绝缘底层140(氧化物底层)和靠近绝缘底层140的部分体区域170中被负偏压的程度要比图1A中的更具负电性。因此，图1B中连接区域150和体区域170之间的能带弯曲比图1A中的深。同时，在图1A的偏压方式中，当在电荷捕获结构130上进行读取操作时，相对于图1B来说，在连接区域150和体区域170之间有更多的带对带电流。
图1C和图1D是一个电荷捕获记忆胞的简图，显示了在电荷捕获结构上用在栅极上加正电压的方法进行的读取操作。图1C和1D中的电荷捕获记忆胞具有一个n型掺杂的体区域170和一个p+掺杂的连接区域150，这与图1A和1B中的p型掺杂的体区域170和n+掺杂的连接区域150不同。
在图1C中，电荷捕获结构有一个电荷储存态，相对图1D来说，图1C的电荷储存态具有更多的净正电荷。在图1C中，在为读取电荷捕获结构130的偏压方式中，栅极110的电压是5V，连接区域150的电压为-3V，体区域170的电压为0V。图1D中的记忆胞与图1C类似，只是在读取操作在电荷捕获结构上被执行且电荷捕获结构130中具有更多的净负电荷。在图1D中，为读取电荷捕获结构130的偏压方式中，栅极110的电压是5V，连接区域150的电压为-3V，体区域170的电压为0V。在图1C和1D中，偏压方式加在不同的端点，以保证能带有足够的能带弯曲来在p+掺杂连接区域150中形成带对带电流。
图1C中的绝缘底层140(氧化物底层)和靠近绝缘底层140的部分体区域170中被载子的程度要比图1D中的更具有正电性。因此，图1C中在连接区域150和体区域170之间的能带弯曲比图1D中的深。同时，在图1C的偏压方式中，为在电荷捕获结构130上进行读取操作，相对于图1D来说，在连接区域150和体区域170之间有更多的带对带电流。
图1A和1B在读取操作时的偏压方式和图2A，2D，3A，3D中程序化操作时的偏压方式之间的差别，显示了一个精确的平衡。读取操作时，连接区域和体区域之间的势能差不应引起有一定数量的载子(carrier)穿过穿隧氧化层并影响电荷储存结够的电荷储存态。相反地，在程序化操作时，连接区域和体区域之间的势能差应足以引起一定数量的载子穿过穿隧氧化层并影响电荷储存结构的电荷储存态。
图2A-2F是记忆胞的简图，显示了主要用电洞在记忆胞上进行的程序化和抹除操作。
在图2A中，使用带对带穿隧引发的热电洞注入完成程序化。在图2B和2C中，抹除操作使用电场引发的电洞穿隧(也叫Fowler-Nordheim穿隧)来完成，电洞穿隧导致栅极和电荷捕获结构之间以及体区域和电荷捕获结构之间的穿隧电流。图2A-2C的记忆胞具有n型连接区域和p型体区域。
因此，按图2A所描述的，藉由在栅极210上加-5V电压，在连接区域250上加5V电压以及在体区域270上加0V电压程序化电荷捕获结构230。这诱发具有足够能量的热电洞越过穿隧绝缘体240到达电荷捕获结构230。图2B中描述了在10V的栅极210上相对高的正电性的偏压和在-10V的连接区域250和体区域270上的相对高负电性的偏压，引发了从栅极210到体区域270和连接区域250的总体方向上的电场辅助电洞穿隧。图2C描述了通过在-10V的栅极210上加相对较高的负偏压和在10V的连接区域250和体区域270上相对较高的正偏压，引发了从体区域270和连接区域250到栅极210总体方向上的电场辅助电洞穿隧。
图2D-2F中的记忆胞具有一个p型连接区域250和一个n型体区域270。在图2D中，一程序化操作以来自p型基底或井区280的电洞增加了在的电荷捕获结构上的净正电荷。以在基底或井区280上加6V，体区域270上加5V，连接区域250上加-5V和栅极210上加-10V，这个程序化操作注入了少量越过n型体区域270的载子电洞。图2D描述了藉由在10V栅极210上相对高的正偏压(positive bias)以及在连接区域250和体区域270上相对高的-10V负偏压(negative bias)，引发了从栅极210到体区域270和连接区域250总体方向上的电场辅助电洞穿隧。图2F描述了藉由在-10V的栅极210上相对高的负偏压以及在连接区域250和体区域270上相对高的10V正偏压，引发了从体区域270和连接区域250到栅极210在总体方向上的电场辅助电洞穿隧。在图2A-2F中，连接区域的电压也可以是浮动的。
其它的程序化和抹除技术可以被应用在适用于PHINES型记忆胞的操作算法中，例如在美国专利No.6,690,601中描述的。其它的记忆胞和操作算法也可以被使用。
图3A-3F是记忆胞的简图，主要用电子在记忆胞上操作程序化和抹除。在图3A中，使用带对带穿隧引发的热电子注入完成程序化。在图3B和3C中，抹除操作使用电场引发的电子穿隧(也叫Fowler-Nordheim穿隧)来完成，电子穿隧导致栅极和电荷捕获结构之间以及体区域和电荷捕获结构之间的穿隧电流。图3A-3C的记忆胞具有p型连接区域和n型体区域。
因此，按图3A所描述的，藉由在栅极310上加5V电压，在连接区域350上加-5V电压以及在体区域370上加0V电压来程序化电荷捕获结构330。这诱发具有足够能量的热电子跳跃越过穿隧绝缘体340进入电荷捕获结构330。图3B中描述了藉由在-10V栅极310上相对高负电性的偏压以及在连接区域350和体区域370上相对高正电性的10V偏压，诱发了从体区域370和连接区域350到栅极310总体方向上的电场辅助电子穿隧。图3C描述了藉由在10V栅极310上相对较高正电性的偏压和在连接区域350和体区域370上相对较高负电性的-10V偏压，诱发了总体方向上的从体区域370和连接区域350到栅极310的电场辅助电子穿隧。
图3D-3F中的记忆胞具有一个n型连接区域350和一个p型体区域370。在图3D中，一程序化操作以来自n型基底或井区380的电子增加了在的电荷捕获结构上的净负电荷。藉由在基底或井区380上加-6V，体区域370上加-5V，连接区域350上加5V和栅极310上加10V，这个程序化操作注入了少量越过p型体区域370的载子电子。图3D描述了藉由在-10V栅极310上相对高负电性的偏压以及在连接区域350和体区域370上相对高正电性的10V偏压，诱发了从栅极310到体区域370和连接区域350总体方向上的电场辅助电子穿隧。图3F描述了藉由在10V栅极310上相对高正电性的偏压以及在连接区域350和体区域370上相对高负电性的-10V偏压，诱发了从体区域370和连接区域350到栅极310总体方向上的电场辅助电子穿隧。在图3A-3F中，连接区域的电压也可以是浮动的。
图4A，4B和4C是显示在记忆胞上进行的程序化和抹除操作的曲线图，数据点取自带对带读取操作。
在曲线图4A中，经由电场辅助电子穿隧于已程序化态的每一含有电荷捕获部分的记忆胞被抹除，这是以在栅极上相对高负电性的偏压和在体区域上相对高正电性的偏压而诱发的。在曲线中，在连接区域浮动的情况下，以在栅极、接地的体区域加-19.5V电压来同时抹除两个记忆胞的电荷捕获部分。对于每个数据点，以在栅极加-10V，连接区域加2V，把体区域接地，来执行读取操作。
在曲线图4B中，第一个电荷捕获记忆胞进行程序化操作，曲线图4C中，第二个电荷捕获记忆胞进行程序化操作。曲线410代表第一个电荷捕获记忆胞的读取电流。曲线420代表第二个电荷捕获记忆胞的读取电流。在图4B中，以在栅极加-8V，连接区域加5V以及把体区域接地来程序化第一个电荷捕获记忆胞。在图4B中，当电荷捕获结构被程序化时，电荷捕获结构410的读取电流从最高的大约100nA下降到最低的大约1nA。第一个电荷捕获记忆胞的程序化操作不实质影响相邻的第二个电荷捕获记忆胞420的读取电流曲线。在图4C中，以在栅极加-8V，在连接区域加5V以及把体区域接地来程序化第二个电荷捕获记忆胞。在图4C中，当第二个电荷捕获结构被程序化时，第二个电荷捕获结构420的读取电流从最高的大约100nA下降到最低的大约1nA。第二个电荷捕获记忆胞的程序化操作不实质影响第一个电荷捕获记忆胞410的读取电流曲线。对图4B和4C中的每一个数据点，以在栅极加-10V，在连接区域加2V以及把体区域接地来进行读取操作。
在图4B和4C中，因为没有把感兴趣的电荷捕获记忆胞的电荷捕获态测量和另一个电荷捕获结构的电荷储存态联系起来的反转读，即使这两个电荷捕获结构属于相邻的电荷捕获记忆胞，图4B和4C中的检测窗口是相对较宽。在第一个电荷捕获记忆胞上执行带对带读取操作引起的读取电流对于相邻的第二个电荷捕获记忆胞的逻辑状态来说是相对不敏感的，并且在第二个电荷捕获记忆胞上执行带对带读取操作引起的读取电流对于相邻的第一个电荷捕获记忆胞的逻辑状态来说是相对不敏感的。每个电荷捕获结构可以储存一位和多位。例如，如果每个电荷捕获结构储存两位，那么就会有四个电荷的离散层。
图5A和5B是在相邻的电荷捕获记忆胞之间有隔离区域的电荷捕获记忆胞的简图。在图5A中，每一个记忆胞都有p+掺杂的连接区域527，氧化物底层525，电荷捕获结构523，氧化物顶层521以及隔离区域530。记忆胞构成在n型基底上。一个字符线510给一公共列的记忆胞提供栅极电压，一个位线给一公共行的记忆胞的p+掺杂的连接区域527提供连接区域电压。图5B中的记忆胞与5A中的类似，除了是构成在p型基底540上并有n+掺杂的连接区域527。
图6A和6B是电荷捕获记忆胞的简图。与图5A和5B不同，在图6A和6B中，电荷捕获记忆胞的构成中没有在相邻的电荷捕获记忆胞之间的隔离区域。在图6A中，每一个记忆胞都有p+掺杂的连接区域627，氧化物底层625，电荷捕获结构623，氧化物顶层621。记忆胞构成在n型基底上。一个字符线610给一公共列的记忆胞提供栅极电压，一个位线提供连接区域电压给p+掺杂连接区域627到一公共行的记忆胞。图6B中的记忆胞与6A中的类似，除了是构成在p型基底640上并有n+掺杂的连接区域627。
图7A和7B是电荷捕获记忆胞的简图。与图5A和5B不同，在图7A和7B中，记忆胞的构成中含有一个贯穿电荷捕获记忆胞串的ONO堆栈。在图7A中，每一个记忆胞都有p+掺杂的连接区域727，氧化物底层725，电荷捕获结构723，氧化物顶层721以及隔离区域730。记忆胞构成在n型基底上。一个字符线710给一公共列的记忆胞提供栅极电压，一个位线提供连接区域电压给p+掺杂的连接区域727到一公共行的记忆胞。图7B中的记忆胞与7A中的类似，除了是构成在p型基底740上并有n+掺杂的连接区域727。
图8A和8B是一串具有p型连接区域的电荷捕获记忆胞的简图。图8A显示了在X轴方向上在相邻电荷捕获记忆胞之间没有隔离区域的电荷捕获记忆胞串。每个记忆胞有一个p+掺杂的连接区域827，一个氧化物底层825，一个电荷捕获结构823以及一个氧化物顶层821。这些记忆胞构成在一个n型基底840上。一个字符线810给一公共列(例如，一个共同字符线)的记忆胞提供栅极电压，一个位线提供连接区域电压给一公共行(例如，一个共同位线)的记忆胞的p+掺杂的连接区域827。图8B显示了在Y轴方向上在相邻电荷捕获记忆胞之间有隔离区域的电荷捕获记忆胞串。每个记忆胞有一个氧化物底层825，一个电荷捕获结构823，一个氧化物顶层821以及隔离区域830。这些记忆胞构成在一个n型基底840上。一个字符线810提供栅极电压给一公共列(例如，一个共同字符线)的记忆胞。
图9A和9B是一串具有n型连接区域的电荷捕获记忆胞的简图。图9A显示了在X轴方向上在相邻电荷捕获记忆胞之间没有隔离区域的电荷捕获记忆胞串。每个记忆胞有一个n+掺杂的连接区域927，一个氧化物底层925，一个电荷捕获结构923以及一个氧化物顶层921。这些记忆胞构成在一个p型基底940上。一个字符线910提供栅极电压给一公共列(例如，一个共同字符线)的记忆胞，一个位线提供连接区域电压给一公共行(例如，一个共同位线)的记忆胞的p+掺杂的连接区域927。图9B显示了在Y轴方向上在相邻电荷捕获记忆胞之间有隔离区域的电荷捕获记忆胞串。每个记忆胞有一个氧化物底层925，一个电荷捕获结构923，一个氧化物顶层921以及隔离区域930。这些记忆胞构成在一个p型基底940上。一个字符线910提供栅极电压给一公共列(例如，一个共同字符线)的记忆胞。
图10是电荷捕获记忆胞串的简图，显示了在电荷捕获记忆胞串上进行的抹除操作。体区域1002的电压为10V。将要被抹除的电荷捕获记忆胞的字符线1010，1020，1030，和1040具有-10V的电压。提供连接区域电压的位线1003，1004，1005是浮动的。数组中的记忆胞例如通过从栅极到电荷捕获结构以及从电荷捕获结构到体区域的FN电子穿隧来被抹除。
图11是电荷捕获记忆胞串的简图，显示了在电荷捕获记忆胞串上进行的抹除操作。体区域1102的电压为-10V。将要被抹除的电荷捕获记忆胞的字符线1110，1120，1130，和1140具有10V的电压。提供连接区域电压的位线1103，1104，1105是浮动的。数组中的记忆胞例如通过从栅极到电荷捕获结构以及从电荷捕获结构到体区域的FN电子穿隧来被抹除。
图12为电荷捕获记忆胞串的简化图，显示了在电荷捕获记忆胞串中被选中的记忆胞上进行的程序化操作。体区域1202接地。位线1203和1205具有5V电压，提供将被程序化的记忆胞的连接区域电压。位线1204接地，它不对应任何将被程序化的记忆胞的连接区域。将被程序化的记忆胞的字符线1230上的电压为-5V。位于位线1203、1204和1205之间的字符线1210和1220和将被程序化的记忆胞的字符线1230上的电压为10V。将被程序化的记忆胞的字符线1230的另一面是字符线1240，其电压为-5V，或是接地。在字符线1210及1220上的10V电压引起其所在的记忆胞的体区域的反转，并且这反转将位线1203，1204和1205的电压与字符线1230的记忆胞的连接区域在电路上耦合。电荷捕获结构1233和1235属于位线1203、1205与字符线1230的交叉点上的唯一记忆胞，字符线1230的电压高得足以将电荷越过记忆胞的氧化物底层注入到电荷捕获结构中。因此，只有电荷捕获结构1233和1235被程序化。
图13为电荷捕获记忆胞串的简化图，显示了在电荷捕获记忆胞串中被选中的记忆胞上进行的读取操作。体区域1302电压为-10V。位线1303，1304和1305具有3V电压，其提供将被读取的记忆胞的连接区域电压。可供选择地，任何不对应将要被读取的任何记忆胞连接区域的位线可以被接地。将被读取的记忆胞的字符线1330上的电压为-5V。位于位线1303，1304和1305之间的字符线1310和1320和将被读取的记忆胞的字符线1330上的电压为10V。将被程序化的记忆胞的字符线1330上的另一边是字符线1340，其电压为-5V，或是接地。在字符线1310及1320上的10V电压引起在其所在的记忆胞的体区域中的反转，并且这反转将位线1303，1304和1305的电压与字符线1330的记忆胞的连接区域在电路上耦合。电荷捕获结构1333，1334和1335属于位线1303，1304，1305与字符线1330的交叉点上的唯一记忆胞，字符线1330的电压高得足以引起记忆胞连接区域和体区域之间的带对带电流。因此，只有电荷捕获结构1333，1334和1335被读取。
图14为电荷捕获记忆胞数组的简化图，显示了在电荷捕获记忆胞数组上的抹除操作。体区域1402电压为10V。位线1403，1404和1405具有10V的电压，其提供将被读取的记忆胞的连接区域电压。将被抹除的记忆胞的字符线1410，1420，1430和1440上的电压为-10V。数组中的记忆胞例如通过从电荷捕获结构到体区域以及从栅极到电荷捕获结构的FN电子穿隧来被抹除。
图15为电荷捕获记忆胞数组的简化图，显示了在电荷捕获记忆胞数组上的抹除操作。和图14中的抹除操作不同，在图15中，相对与体区域来说，在栅极加正电压。体区域1502电压为-10V。位线1503，1504和1505具有-10V的电压，其提供将被读取的记忆胞的连接区域电压。将被抹除的记忆胞的字符线1510，1520，1530和1540上的电压为10V。数组中的记忆胞例如通过从体区域到电荷捕获结构以及从电荷捕获结构到栅极的FN电子穿隧来被抹除。
图16为电荷捕获记忆胞陈列的简化图，显示了在电荷捕获内存数组中被选中的记忆胞上进行的程序化操作。体区域1602接地。位线1603和1605具有5V电压，提供将被程序化的记忆胞的连接区域电压。位线1604接地，它不对应任何将被程序化的记忆胞的连接区域。将被程序化的记忆胞的字符线1620上的电压为-5V。不对应任何将被程序化的记忆胞的字符线1610，1630和1640被接地。电荷捕获结构1623和1625属于位线1603、1605与字符线1620的交叉点上的唯一记忆胞，字符线1620的电压高得足以将电荷越过记忆胞的氧化物底层注入到电荷捕获结构中。因此，只有电荷捕获结构1623和1625被程序化。
图17为电荷捕获记忆胞数组的简化图，显示了在电荷捕获记忆胞数组上进行的读取操作。体区域1702接地。位线1703，1704和1705具有3V电压，其提供将被读取的记忆胞的连接区域电压。可供选择地，任何不对应将要被读的任何记忆胞连接区域的位线可以被接地。将被程序化的记忆胞的字符线1720上的电压为-5V。不对应任何将被读的记忆胞的字符线1710，1730和1740被接地。电荷捕获结构1723，1724和1725属于位线1703，1704，1705与字符线1720的交叉点上的唯一记忆胞，字符线1720的电压高得足以引起记忆胞连接区域和体区域之间的带对带电流。因此，只有电荷捕获结构1723，1724和1725被读。
图18是根据一个实施例形成的集成电路的简单方框图。集成电路1850包括一个在半导体基底上执行使用电荷捕获记忆胞的内存数组1800。列译码器1801耦合到多条字符线1802，这些字符线在内存数组1800中按列排列。行译码器1803耦合到多条位线1804，这些位线在内存数组1800中按列排列。在总线1805上提供地址给行译码器1803和列译码器1801。区块1806中的读出放大器和数据输入结构通过数据总线1807耦合到行译码器1803。通过来自集成电路1850上的输入/输出埠，或来自集成电路1850的内部或外部其它数据源的数据输入线1811传送数据到区块1806中的数据输入结构。通过来自块1806中的读出放大器的数据输出线1815传送数据到集成电路1850的输入/输出埠或其内部或外部其它数据目的地。一个偏压方式状态机1809控制偏压方式供应电压1808的使用，例如用于抹除鉴别与程序化鉴别的电压，和为了程序化，抹除，读记忆胞的布值，例如用带对带电流。
尽管上面借助工艺和实例对本发明进行了详细的论述，应该注意到这些例子只是用以描述而不应为本发明的局限。本领域的熟手很容易对本发明进行修改和综合，这些都应属于本发明的范畴并处于下面权利要求的范围之内。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (55)

1.一种以行和列形式排列的记忆胞数组的操作方法，各该记忆胞包含一体区域，一连接区域，一绝缘底层，一个电荷捕获结构，一绝缘顶层及一栅极，其中在一记忆胞行中一特定行内的该些记忆胞的该些连接区域被电性连接到成行的多条位线中一特定位线，在一记忆胞列中一特定列内的该些记忆胞的该些绝缘顶层被电性连接到成列的多条字符线中一特定字符线，此方法包括：
施加第一偏压方式，以决定在至少一个被选中的记忆胞的该电荷捕获结构的一电荷储存态，其中该第一偏压方式施加一第一电压在连接该选中的记忆胞的该连接区域的一特定位线，及施加一第二电压在电性连接到该选中的记忆胞的该绝缘顶层的一特定字符线；以及
通过测量在该选中的记忆胞的该体区域和该特定位线之间的电流，以决定该选中的记忆胞的该电荷捕获结构的该电荷储存态。
2.根据权利要求1所述的以行和列形式排列的记忆胞数组的操作方法，其中各该记忆胞的该连接区域是该些位线中至少其中一条位线的一部分。
3.根据权利要求1所述的以行和列形式排列的记忆胞数组的操作方法，其中该体区域和该连接区域是半导体基底的一部分。
4.根据权利要求1所述的以行和列形式排列的记忆胞数组的操作方法，其中该第一偏压方式施加一电压差在该选中的记忆胞的该体区域和该选中的记忆胞的该连接区域之间。
5.根据权利要求1所述的以行和列形式排列的记忆胞数组的操作方法，其中该第一偏压方式引起在该选中的记忆胞的该栅极和该选中的记忆胞的该连接区域之间的一第一电压差，以及在该选中的记忆胞的该体区域和该选中的记忆胞的该连接区域之间的一第二电压差，其中该第一电压差和该第二电压差产生足够大带对带穿隧电流用于所述的测量，该第一电压差及该第二电压差不改变该选中的记忆胞的该电荷储存态。
6.根据权利要求1所述的以行和列形式排列的记忆胞数组的操作方法，其中该第一偏压方式引起在该选中的记忆胞的该栅极和该选中的记忆胞的该连接区域之间的一第一电压差至少为5V，而在该选中的记忆胞的该体区域和该选中的记忆胞的该连接区域之间的一第二电压差小于5V。
7.根据权利要求1所述的以行和列形式排列的记忆胞数组的操作方法，其中该第一偏压方式引起至少一带对带电流分量通过该被选中记忆胞的该连接区域。
8.根据权利要求1所述的以行和列形式排列的记忆胞数组的操作方法，其中该选中的记忆胞的该体区域是半导体基底中的井区。
9.根据权利要求1所述的以行和列形式排列的记忆胞数组的操作方法，更包括：
施加一第二偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净正电荷来调整该选中的记忆胞的该电荷储存态；以及
施加一第三偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净负电荷来调整该选中的记忆胞的该电荷储存态。
10.根据权利要求1所述的以行和列形式排列的记忆胞数组的操作方法，更包括：
施加一第二偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净正电荷来调整该选中的记忆胞的该电荷储存态，从而程序化该选中的记忆胞；以及
施加一第三偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净负电荷来调整该选中的记忆胞的该电荷储存态，从而抹除该选中的记忆胞。
11.根据权利要求1所述的以行和列形式排列的记忆胞数组的操作方法，更包括：
施加一第二偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净正电荷来调整该选中的记忆胞的该电荷储存态，从而抹除该选中的记忆胞；以及
施加一第三偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净负电荷来调整该选中的记忆胞的该电荷储存态，从而程序化该选中的记忆胞。
12.根据权利要求1所述的以行和列形式排列的记忆胞数组的操作方法，更包括：
施加一第二偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净正电荷来调整该选中的记忆胞的该电荷储存态；以及
施加一第三偏压方式，经由该选中的记忆胞的该栅极的电子穿隧，在该选中的记忆胞的该电荷捕获结构中，增加一净负电荷来调整该选中的记忆胞的该电荷储存态。
13.根据权利要求1所述的以行和列形式排列的记忆胞数组的操作方法，更包括：
施加一第二偏压方式，经由该选中的记忆胞的该栅极的电洞穿隧，在该选中的记忆胞的该电荷捕获结构中，增加一净正电荷来调整该选中的记忆胞的该电荷储存态；以及
施加一第三偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净负电荷来调整该选中的记忆胞的该电荷储存态。
14.根据权利要求1所述的以行和列形式排列的记忆胞数组的操作方法，更包括：
施加一第二偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净正电荷来调整该选中的记忆胞的该电荷储存态；以及
施加一第三偏压方式，经由该选中的记忆胞的该体区域的电子穿隧在该选中的记忆胞的该电荷捕获结构中，增加一净负电荷来调整该选中的记忆胞的该电荷储存态。
15.根据权利要求1所述的以行和列形式排列的记忆胞数组的操作方法，更包括：
施加一第二偏压方式，经由该选中的记忆胞的该体区域的电洞穿隧在该选中的记忆胞的该电荷捕获结构中，增加一净正电荷来调整选中的记忆胞的电荷储存态；以及
施加第三偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净负电荷来调整该选中的记忆胞的该电荷储存态。
16.根据权利要求1所述的以行和列形式排列的记忆胞数组的操作方法，更包括：
施加一第二偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净正电荷来调整该选中的记忆胞的该电荷储存态；以及
施加一第三偏压方式，经由该选中的记忆胞的该体区域的热电子在该选中的记忆胞的该电荷捕获结构中，增加一净负电荷来调整该选中的记忆胞的该电荷储存态。
17.根据权利要求1所述的以行和列形式排列的记忆胞数组的操作方法，更包括：
施加一第二偏压方式，经由该选中的记忆胞的该体区域的热电洞在该选中的记忆胞的该电荷捕获结构中，增加一净正电荷来调整该选中的记忆胞的电荷储存态；以及
施加一第三偏压方式通过在该选中的记忆胞的该电荷捕获结构中，增加一个净负电荷来调整该选中的记忆胞的该电荷储存态。
18.根据权利要求1所述的以行和列形式排列的记忆胞数组的操作方法，更包括：
施加一第二偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净正电荷来调整该选中的记忆胞的该电荷储存态；以及
施加一第三偏压方式，经由该选中的记忆胞的该连接区域的带对带热电子在该选中的记忆胞的该电荷捕获结构中，增加一净负电荷来调整该选中的记忆胞的该电荷储存态。
19.根据权利要求1所述的以行和列形式排列的记忆胞数组的操作方法，更包括：
施加一第二偏压方式，经由该选中的记忆胞的该连接区域的带对带热电洞在该选中的记忆胞的该电荷捕获结构中，增加一净正电荷来调整该选中的记忆胞的该电荷储存态；以及
施加一第三偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净负电荷来调整该选中的记忆胞的该电荷储存态。
20.根据权利要求1所述的以行和列形式排列的记忆胞数组的操作方法，其中该选中的记忆胞的该电荷捕获结构的每一部分的该电荷储存态为储存一位。
21.根据权利要求1所述的以行和列形式排列的记忆胞数组的操作方法，其中该选中的记忆胞的该电荷捕获结构的每一部分的该电荷储存态为储存多位。
22.根据权利要求1所述的以行和列形式排列的记忆胞数组的操作方法，其中该第一偏压方式产生的热电洞不足以干扰该选中的记忆胞的该电荷储存态。
23.根据权利要求1所述的以行和列形式排列的记忆胞数组的操作方法，其中该第一偏压方式产生的热电子还不足以干扰该选中的记忆胞的该电荷储存态。
24.根据权利要求1所述的以行和列形式排列的记忆胞数组的操作方法，更包括：
施加一第二偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净正电荷调整该选中的记忆胞的该电荷储存态；以及
施加一第三偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净负电荷调整该选中的记忆胞的该电荷储存态；
其中，当由该第二偏压方式和该第三偏压方式其中之一调整该选中记忆胞的该电荷储存态时，该第二偏压方式和该第三偏压方式其中之一的电流约为100nA；当由该第二偏压方式和该第三偏压方式中的另一个调整该选中记忆胞的该电荷储存态时，该第二偏压方式和该第三偏压方式的另一个的电流约为1nA。
25.根据权利要求1所述的以行和列形式排列的记忆胞数组的操作方法，更包括：
施加一第二偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净正电荷调整该选中的记忆胞的该电荷储存态；以及
施加一第三偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净负电荷调整该选中的记忆胞的该电荷储存态；
其中所述的由该第二偏压方式和该第三偏压方式其中之一用于调整该选中记忆胞的该电荷储存态的电流，至少是由该第二偏压方式和该第三偏压方式中的另一个用于调整该选中的记忆胞的该电荷储存态的电流的10倍。
26.一种非挥发性内存，包括：
多条位线；
一记忆胞数组，包括以行和列形式排列的多个记忆胞，各该记忆胞均包括：
一体区域；
一连接区域，与该体区域相连接，其中的在该些记忆胞行中一特定行内的该些记忆胞的该连接区域被电性连接到该些位线中相应的一位线；
一绝缘底层，与该体区域相连；
一电荷捕获结构，具有一电荷储存态并与该绝缘底层相连；
一绝缘顶层，与该电荷捕获结构相连；
多条字符线，与该些记忆胞的该些绝缘顶层相连，该些字符线中的各该字符线为该些记忆胞列中一特定列内的该些记忆胞提供一栅极电压。
一逻辑电路，与该些位线和该些字符线相连，其施加一第一偏压方式，以决定至少一选中的记忆胞的该电荷捕获结构的该电荷储存态，该逻辑电路通过测量响应于该第一偏压方式的一电流，以决定该选中的记忆胞的该电荷捕获结构的该电荷储存态，该电流是在该选中的记忆胞的该体区域和该选中的记忆胞的该连接区域之间的电流。
27.根据权利要求26所述的非挥发性内存，其中各该记忆胞的该连接区域都是该些位线中至少一条位线的一部分。
28.根据权利要求26所述的非挥发性内存，其中在同一记忆胞列内的该些记忆胞共享一列绝缘底层，一列电荷捕获结构，一列绝缘顶层；以及
对同一记忆胞列内的各该记忆胞来说，该绝缘底层是该列绝缘底层的一部分，其该电荷捕获结构是该列电荷捕获结构的一部分，其该绝缘顶层是该列绝缘顶层的一部分。
29.根据权利要求26所述的非挥发性内存，其中同一记忆胞列内的该些记忆胞共享一列绝缘底层；以及
对同一记忆胞列内的各该记忆胞来说，该绝缘底层是该列绝缘底层的一部分。
30.根据权利要求26所述的非挥发性内存，其中同一记忆胞列内的该些记忆胞共享一列电荷捕获结构；以及
对同一记忆胞列内的各该记忆胞来说，该电荷捕获结构是该列电荷捕获结构的一部分。
31.根据权利要求26所述的非挥发性内存，其中同一记忆胞列内的该些记忆胞共享一列绝缘顶层；以及
对同一记忆胞列内的各该记忆胞来说，该绝缘顶层是该列绝缘顶层的一部分。
32.根据权利要求26所述的非挥发性内存，其中该些逻辑电路偏压方式，为在该体区域内形成一反转，一任意晶体管通过该反转，把相应的该位线与该选中记忆胞的该连接区域连接起来，该任意晶体管是指在一选中的记忆胞行中，位于1)该选中的记忆胞行的一第一端点和2)该选中的记忆胞行内该选中的记忆胞之间的该任意晶体管。
33.根据权利要求26所述的非挥发性内存，其中该第一偏压方式施加一电压差到该选中的记忆胞的该体区域和该连接区域之间。
34.根据权利要求26所述的非挥发性内存，其中该第一偏压方式引起在该选中的记忆胞的该栅极和该选中的记忆胞的该连接区域之间的一第一电压差，以及在该选中的记忆胞的该体区域和该选中的记忆胞的该连接区域之间的一第二电压差，其中该第一电压差和该第二电压差产生足够大带对带穿隧电流用于所述的测量，该第一电压差及该第二电压差不改变该选中的记忆胞的该电荷储存态。
35.根据权利要求26所述的非挥发性内存，其中该第一偏压方式引起在该选中的记忆胞的该栅极和该选中的记忆胞的该连接区域之间的一第一电压差至少为5V，而在该选中的记忆胞的该体区域和该选中的记忆胞的该连接区域之间的一第二电压差小于5V。
36.根据权利要求26所述的非挥发性内存，其中该第一偏压方式引起至少一带对带电流分量通过该被选中记忆胞的该连接区域。
37.根据权利要求26所述的非挥发性内存，其中该选中的记忆胞的该体区域是一半导体基底中的井区。
38.根据权利要求26所述的非挥发性内存，更包括：
施加一第二偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净正电荷来调整该选中的记忆胞的该电荷储存态；以及
施加一第三偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净负电荷来调整该选中的记忆胞的该电荷储存态。
39.根据权利要求26所述的非挥发性内存，更包括：
施加一第二偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净正电荷来调整该选中的记忆胞的该电荷储存态，从而程序化该选中的记忆胞；以及
施加一第三偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净负电荷来调整该选中的记忆胞的该电荷储存态，从而抹除该选中的记忆胞。
40.根据权利要求26所述的非挥发性内存，更包括：
施加一第二偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净正电荷来调整该选中的记忆胞的该电荷储存态，从而抹除该选中的记忆胞；以及
施加一第三偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净负电荷来调整该选中的记忆胞的该电荷储存态，从而程序化该选中的记忆胞。
41.根据权利要求26所述的非挥发性内存，更包括：
施加一第二偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净正电荷来调整该选中的记忆胞的该电荷储存态；以及
施加一第三偏压方式，经由该选中的记忆胞的该栅极的电子穿隧，在该选中的记忆胞的该电荷捕获结构中，增加一净负电荷来调整该选中的记忆胞的该电荷储存态。
42.根据权利要求26所述的非挥发性内存，更包括：
施加一第二偏压方式，经由该选中的记忆胞的该栅极的电洞穿隧，在该选中的记忆胞的该电荷捕获结构中，增加一净正电荷来调整该选中的记忆胞的该电荷储存态；以及
施加一第三偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净负电荷来调整该选中的记忆胞的该电荷储存态。
43.根据权利要求26所述的非挥发性内存，更包括：
施加一第二偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净正电荷来调整该选中的记忆胞的该电荷储存态；以及
施加一第三偏压方式，经由该选中的记忆胞的该体区域的电子穿隧在该选中的记忆胞的该电荷捕获结构中，增加一净负电荷来调整该选中的记忆胞的该电荷储存态。
44.根据权利要求26所述的非挥发性内存，更包括：
施加一第二偏压方式，经由该选中的记忆胞的该体区域的电洞穿隧在该选中的记忆胞的该电荷捕获结构中，增加一净正电荷来调整选中的记忆胞的电荷储存态；以及
施加第三偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净负电荷来调整该选中的记忆胞的该电荷储存态。
45.根据权利要求26所述的非挥发性内存，更包括：
施加一第二偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净正电荷来调整该选中的记忆胞的该电荷储存态；以及
施加一第三偏压方式，经由该选中的记忆胞的该体区域的热电子在该选中的记忆胞的该电荷捕获结构中，增加一净负电荷来调整该选中的记忆胞的该电荷储存态。
46.根据权利要求26所述的非挥发性内存，更包括：
施加一第二偏压方式，经由该选中的记忆胞的该体区域的热电洞在该选中的记忆胞的该电荷捕获结构中，增加一净正电荷来调整该选中的记忆胞的电荷储存态；以及
施加一第三偏压方式通过在该选中的记忆胞的该电荷捕获结构中，增加一个净负电荷来调整该选中的记忆胞的该电荷储存态。
47.根据权利要求26所述的非挥发性内存，更包括：
施加一第二偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净正电荷来调整该选中的记忆胞的该电荷储存态；以及
施加一第三偏压方式，经由该选中的记忆胞的该连接区域的带对带热电子在该选中的记忆胞的该电荷捕获结构中，增加一净负电荷来调整该选中的记忆胞的该电荷储存态。
48.根据权利要求26所述的非挥发性内存，更包括：
施加一第二偏压方式，经由该选中的记忆胞的该连接区域的带对带热电洞在该选中的记忆胞的该电荷捕获结构中，增加一净正电荷来调整该选中的记忆胞的该电荷储存态；以及
施加一第三偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净负电荷来调整该选中的记忆胞的该电荷储存态。
49.根据权利要求26所述的非挥发性内存，其中该选中的记忆胞的该电荷捕获结构的每一部分的该电荷储存态为储存一位。
50.根据权利要求26所述的非挥发性内存，其中该选中的记忆胞的该电荷捕获结构的每一部分的该电荷储存态为储存多位。
51.根据权利要求26所述的非挥发性内存，其中该第一偏压方式产生的热电洞不足以干扰该选中的记忆胞的该电荷储存态。
52.根据权利要求26所述的非挥发性内存，其中该第一偏压方式产生的热电子还不足以干扰该选中的记忆胞的该电荷储存态。
53.根据权利要求26所述的非挥发性内存，更包括：
施加一第二偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净正电荷调整该选中的记忆胞的该电荷储存态；以及
施加一第三偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净负电荷调整该选中的记忆胞的该电荷储存态；
其中，当由该第二偏压方式和该第三偏压方式其中之一调整该选中记忆胞的该电荷储存态时，该第二偏压方式和该第三偏压方式其中之一的电流约为100nA；当由该第二偏压方式和该第三偏压方式中的另一个调整该选中记忆胞的该电荷储存态时，该第二偏压方式和该第三偏压方式中的另一个的电流约为1nA。
54.根据权利要求26所述的非挥发性内存，更包括：
施加一第二偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净正电荷调整该选中的记忆胞的该电荷储存态；以及
施加一第三偏压方式，通过在该选中的记忆胞的该电荷捕获结构中，增加一净负电荷调整该选中的记忆胞的该电荷储存态；
其中所述的由该第二偏压方式和该第三偏压方式其中之一用于调整该选中记忆胞的该电荷储存态的电流，至少是由该第二偏压方式和该第三偏压方式中的另一个用于调整该选中的记忆胞的该电荷储存态的电流的10倍。
55.一种非挥发性内存的制造方法，包括：
提供一半导体底层；
提供多条位线；
提供一记忆胞数组，包括以行和列形式排列的多个记忆胞组成，每个记忆胞均包括：
一体区域；
一连接区域，与该体区域相连接，其中的在该些记忆胞行中一特定行内的该些记忆胞的该连接区域被电性连接到该些位线中相应的一位线；
一绝缘底层，与该体区域相连；
一电荷捕获结构，具有一电荷储存态并与该绝缘底层相连；
一绝缘顶层，与该电荷捕获结构相连；
提供多条字符线，与该些记忆胞的该些绝缘顶层相连，该些字符线中的各该字符线为该些记忆胞列中一特定列内的该些记忆胞提供一栅极电压
Figure C2005101351710010C1
提供一逻辑电路，与该些位线和该些字符线相连，其施加一第一偏压方式，以决定至少一选中的记忆胞的该电荷捕获结构的该电荷储存态，该逻辑电路通过测量响应于该第一偏压方式的一电流来，以决定该选中的记忆胞的该电荷捕获结构的该电荷储存态，该电流是在该选中的记忆胞的该体区域和该选中的记忆胞的该连接区域之间的电流。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7975750B2 (en) * 2004-10-08 2011-07-12 GM Global Technology Operations LLC Coulomb friction damped disc brake rotors
US7491599B2 (en) * 2005-12-09 2009-02-17 Macronix International Co., Ltd. Gated diode nonvolatile memory process
US7283389B2 (en) 2005-12-09 2007-10-16 Macronix International Co., Ltd. Gated diode nonvolatile memory cell array
US7888707B2 (en) * 2005-12-09 2011-02-15 Macronix International Co., Ltd. Gated diode nonvolatile memory process
US7400532B2 (en) * 2006-02-16 2008-07-15 Micron Technology, Inc. Programming method to reduce gate coupling interference for non-volatile memory
US7492638B2 (en) * 2006-11-20 2009-02-17 Macronix International Co., Ltd. Gated diode nonvolatile memory operation
US7768825B2 (en) * 2006-11-20 2010-08-03 Macronix International Co., Ltd. Gated diode nonvolatile memory structure with diffusion barrier structure
US11244727B2 (en) 2006-11-29 2022-02-08 Rambus Inc. Dynamic memory rank configuration
KR20090097893A (ko) * 2006-11-29 2009-09-16 램버스 인코포레이티드 작동열화를 반전시킬 가열회로가 내장된 집적회로
WO2009032928A2 (en) 2007-09-05 2009-03-12 Rambus Inc. Method and apparatus to repair defects in nonvolatile semiconductor memory devices
US8344475B2 (en) 2006-11-29 2013-01-01 Rambus Inc. Integrated circuit heating to effect in-situ annealing
US7787294B2 (en) * 2008-02-14 2010-08-31 Macronix International Co., Ltd. Operating method of memory
US7995384B2 (en) * 2008-08-15 2011-08-09 Macronix International Co., Ltd. Electrically isolated gated diode nonvolatile memory
US20100078758A1 (en) * 2008-09-29 2010-04-01 Sekar Deepak C Miim diodes
US7969011B2 (en) * 2008-09-29 2011-06-28 Sandisk 3D Llc MIIM diodes having stacked structure
US7615439B1 (en) * 2008-09-29 2009-11-10 Sandisk Corporation Damascene process for carbon memory element with MIIM diode
US7986558B2 (en) * 2008-12-02 2011-07-26 Macronix International Co., Ltd. Method of operating non-volatile memory cell and memory device utilizing the method
KR20120059569A (ko) * 2009-08-21 2012-06-08 램버스 인코포레이티드 인-시츄 메모리 어닐링

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4939690A (en) * 1987-12-28 1990-07-03 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with NAND cell structure that suppresses memory cell threshold voltage variation
JPH03283200A (ja) * 1990-03-30 1991-12-13 Toshiba Corp 不揮発性半導体記憶装置及びこれに用いられるメモリセルトランジスタのしきい値電圧の測定方法
US5701023A (en) * 1994-08-03 1997-12-23 National Semiconductor Corporation Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness
US5814853A (en) * 1996-01-22 1998-09-29 Advanced Micro Devices, Inc. Sourceless floating gate memory device and method of storing data
US5768192A (en) * 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
KR100204342B1 (ko) * 1996-08-13 1999-06-15 윤종용 불 휘발성 반도체 메모리 장치
JP3441330B2 (ja) * 1997-02-28 2003-09-02 株式会社東芝 半導体装置及びその製造方法
US6587903B2 (en) * 1998-02-27 2003-07-01 Micron Technology, Inc. Soft programming for recovery of overerasure
KR100290787B1 (ko) * 1998-12-26 2001-07-12 박종섭 반도체 메모리 소자의 제조방법
KR100388179B1 (ko) * 1999-02-08 2003-06-19 가부시끼가이샤 도시바 불휘발성 반도체 메모리
US6160286A (en) * 1999-10-20 2000-12-12 Worldwide Semiconductor Manufacturing Corporation Method for operation of a flash memory using n+/p-well diode
US6172907B1 (en) * 1999-10-22 2001-01-09 Cypress Semiconductor Corporation Silicon-oxide-nitride-oxide-semiconductor (SONOS) type memory cell and method for retaining data in the same
US6657894B2 (en) * 2002-03-29 2003-12-02 Macronix International Co., Ltd, Apparatus and method for programming virtual ground nonvolatile memory cell array without disturbing adjacent cells
US6690601B2 (en) * 2002-03-29 2004-02-10 Macronix International Co., Ltd. Nonvolatile semiconductor memory cell with electron-trapping erase state and methods for operating the same
US6914819B2 (en) * 2003-09-04 2005-07-05 Macronix International Co., Ltd. Non-volatile flash memory
US7049654B2 (en) * 2004-03-31 2006-05-23 Intel Corporation Memory with split gate devices and method of fabrication

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