CN204332378U - 集成电路存储器 - Google Patents

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Abstract

本实用新型涉及一种集成电路存储器，包括至少一个字线(WLi)，包括分裂栅极存储器单元(Ci ， j)的行，每一个包括包含选择栅极(SG)的选择晶体管分区、以及包含浮置栅极(FG)和控制栅极(CG)的浮置栅极晶体管分区。根据本实用新型，存储器包括由字线的存储器单元共用的源极平面(SP)，以收集在它们编程期间流过存储器单元的编程电流(Ip)，以及存储器单元的选择晶体管分区连接至源极平面(SP)。配置编程电流控制电流(Ip)以通过作用于施加至选择线(SL)的选择电压(VS)而控制流过存储器单元的编程电流(Ip)。

Description

集成电路存储器
技术领域
本实用新型涉及包括分裂栅极存储器单元的集成电路存储器，每一个分裂栅极存储器单元包括选择晶体管分区和浮栅晶体管分区。选择晶体管分区包括选择栅极，而浮栅晶体管分区包括浮置栅极和控制栅极。
背景技术
传统地通过热电子注入(“热载流子注入”)编程所谓的“分裂栅极”存储器单元。与隧道效应编程相比，通过热电子的编程具有时间短的优点，通常比隧道效应编程短100倍。为了更好理解，与对于隧道效应编程的数毫秒相比，通过热电子的注入对存储器单元的编程时间通常在几微秒的量级。
在热电子编程期间，存储器单元的两个晶体管分区协作以便于将电荷注入浮置栅极中。选择晶体管分区具有其中出现电流的导电沟道，该电流包括称作“热电子”的高动能的电子。当该电流到达浮置栅极晶体管分区的导电沟道时，出现注入区域，其中高能电子在由施加至控制栅极的电压所产生的横向电场的效应下而注入浮置栅极中。
为了获得良好的注入性能，必须确保选择晶体管分区工作在饱和模式下以使其导电沟道在注入区域附近具有收缩区域。电流集中在收缩区域中促使出现高动能电子，注入性能随后最大化。选择晶体管分区的该饱和工作模式也称作“弱反型”或“亚阈值”(阈值电压之下的工作模式)。
传统的通过借由电流源在存储器单元中施加编程电流来获得选择晶体管分区的饱和工作模式，而该选择晶体管分区的漏极-源极电压由共发射极共基极放大器效应而自动的调整为所施加的电流。该配置结构示出在图1中，示出了在存储器阵列的字线WLi中分裂栅极存储器单元C1i，j的设置，以及由附图标记IG1表示的上述电流源的设置。
存储器单元的选择晶体管ST分区的选择栅极SG连接至选择线SLi，并且浮置栅极晶体管FGT分区的控制栅极CG连接至控制栅极线CGLi。选择晶体管分区的漏极D连接至位线BLi，并且浮置栅极晶体管FGT分区的源极S连接至源极线SCLj。选择线SLi、控制栅极线CGLi和源极线SCLi平行并且链接至字线的所有存储器单元。位线BLj横跨线SLi、CGLi、SCLi并且也连接至属于其它字线的存储器单元(未示出)。
电流源IG1设置在位线BLj的端部和接地之间。选择线SLi接收选择电压VSi，控制栅极线CGLi接收栅极电压VGi，并且源极线SCLi接收源极线电压VSL。电压VG通常为高，例如10V，以在浮置栅极晶体管FGT分区的沟道中产生促进了电子注入浮置栅极中的横向电场。电压VSL足够高，例如4V，以确保存储器单元导通。选择电压VS通常设置在大于选择晶体管分区的阈值电压的任何数值下，例如在1V和3V之间，选择晶体管ST分区的饱和工作模式由电流源IG1所施加。由电流源IG1施加的编程电流因此从源极线SCLi传播至位线BLj。沿与电流相反方向传播的电子流穿过选择晶体管分区的沟道直至其到达收缩区域，并且随后注入指向浮置栅极晶体管选择的沟道中。
偏离了它们良好注入性能，分裂栅极存储器单元具有比传统闪存单元占据更多半导体表面的缺点，闪存也由热电子注入编程但是仅包括一个控制栅极。
美国专利5495441公开了一种所谓“分裂栅极”存储器单元，其选择晶体管分区垂直设置以减小存储器单元的占用面积。图2对应于该文献的图7，并且示出了这种存储器单元结构的截面图。图2中附图标记是前述文献的原始图7的附图标记。图2所示存储器单元C2包括在衬底之上形成了由多晶硅(多晶体硅)制成的浮置栅极FG(28)之后在衬底(27)中刻蚀的沟槽。随后采用氧化物层(200a、200b)覆盖沟槽。多晶硅制成的导电层(26)随后沉积在整个存储器单元上。导电层(26)具有延伸在沟槽中并且形成了垂直选择栅极SG的一部分，延伸在浮置栅极FG(28)之上形成了水平控制栅极CG的一部分，剩余的导电层形成存储器单元的选择线SL。注入在衬底中的掺杂区域(21)形成了位线BL，并且注入在沟槽底部处的掺杂区域(20)形成了平行于位线BL(21)的“源极位线”SBL。存储器单元C2因此包括具有长度L1的垂直沟道的选择晶体管ST分区，以及具有长度L2的水平沟道的浮置栅极晶体管FGT分区，两者协作以形成具有长度L1+L2的沟道的晶体管。两个晶体管FGT、ST分区的控制栅极CG和选择栅极SG由相同导电层(26)形成，并且因此形成了单个部件。存储器单元C2形成为与存储器单元C2’一起链接至相同的选择线SL(26)并且链接至相同的位线BL(21)，但是连接至不同的“源极位线”SBL(20)。
如图3所示，存储器单元C2、C2’的该结构需要与图1所示传统体系架构极为不同的存储器阵列体系架构。两个双生存储器单元的选择晶体管ST分区的源极S连接至平行于位线BL(21)的“源极位线”SBL(20)、SBL’(20)。选择线SL(26)和存储器单元的栅极SG(26)和CG(26)处于相同电势下，栅极SG和CG因此形成了单个选择/控制栅极。对存储器单元C2的编程需要在选择晶体管ST分区一侧上设置电流源IG1，也即此处在“源极位线”SBL中。
该存储器单元结构由于选择晶体管分区的垂直设置而提供了低占用面积。另一方面，其涉及形式为“源极位线”SBL的源极线数目的倍增，因此需要倍增用于在存储器阵列中切换电压的装置。例如，包括1024个存储器单元的字线将需要512个位线和1024个平行于位线的“源极位线”，与如图1所示类型传统体系架构中1024个位线和单个源极线相比。此外，提供形成了控制栅极和选择栅极的单个栅极并未使得注入性能如采用图1所示类型的传统分裂栅极存储器单元一样有效地控制。
从已经展示的现有技术，待注意的是，借由电流源对编程电流的控制需要在单个连接至存储器单元的第一端子的线中布置电流源，也即在图1中存储器阵列体系架构中位线BL或者在图3中存储器阵列体系架构中“源极位线”SBL，并且将存储器单元的漏极-源极电压或源极-漏极电压施加至存储器单元的第二端子以使其导通。
因此，提供具有嵌入式垂直栅极的选择晶体管分区涉及在现有技术中的差异化，以及因此倍增形式为“源极位线”的源极线以单独控制施加至每个存储器单元的编程电流。
因此可以需要提供由此能够受益于已知体系架构的某些优点而不具有它们缺点的存储器单元体系架构以及编程这种存储器单元的方法。
实用新型内容
本实用新型的一些实施例涉及一种集成电路存储器(MEM)，包括：至少一个字线(WLi)，包括采用热电子注入编程的分裂栅极存储器单元(Ci，j、C’i，j、C”i，j)的行，每个分裂栅极存储器单元包括：选择晶体管分区，具有用于产生热电子的垂直沟道区域，以及用于控制在所述垂直沟道区域中的热电子的产生的嵌入式垂直选择栅极(SG)，以及浮置栅极晶体管分区，具有水平沟道区域、水平浮置栅极(FG)和水平控制栅极(CG)，选择线(SL)，用于将选择电压(VS)施加至所述行的存储器单元的选择栅极(SG)，控制栅极线(CGL)，用于将栅极电压(VG)施加至所述行的存储器单元的控制栅极(CG)，位线(BL)，用于单独地施加编程电流(Ip)至所述存储器单元，源极平面(SP、NL)，嵌入在所述存储器单元下方并且由所述字线(WLi)的存储器单元共用，以收集用于编程存储器单元的编程电流(Ip)，其中，所述存储器单元的选择晶体管分区连接至所述源极平面(SP)，而所述存储器单元的浮置栅极晶体管分区连接至所述位线(BL)，所述集成电路存储器(MEM)包括：编程电流控制电路(PCCT、PCCT1、PCCT2)，配置用于通过作用于施加至所述选择线(SL)的选择电压(VS)来控制流过存储器单元的所述编程电流(Ip)，以便作用于(控制)施加至控制在所述垂直沟道区域中热电子的产生的所述垂直选择栅极的电压以及由此同时控制所述存储器单元的热电子注入性能。
可选地，所述编程电流控制电路(PCCT1)包括：至少一个测试存储器单元(EC1、EC2)，用于在所述存储器单元中产生参考电流(Ipref)的装置(IG2)，以及用于将在所述测试存储器单元的端子处获得的选择电压(VSref)施加至所述选择线(SL)的装置(N1、N2、SD2)。
可选地，所述测试存储器单元具有与所述字线的存储器单元相同的结构，以及其中配置所述编程电流控制电路(PCCT1)以施加直流电压(Vpass)至所述测试存储器单元(EC1、EC2)的浮置栅极(FG)。
可选地，所述测试存储器单元具有与所述字线的存储器单元相同的结构，以及其中所述编程电流控制电路配置用于在所述测试存储器单元的选择晶体管分区的选择栅极(SG、N2)处获得所述参考电压(VSref)。
可选地，所述测试存储器单元的端子(VN1)链接至在第二输入接收直流电压(Vc)的差分放大器(CP)的第一输入，所述差分放大器的输出链接至所述测试存储器单元的选择晶体管分区的选择栅极(SG、N2)。
可选地，所述编程电流控制电路(PCCT2)包括：电路(SCT)，用于测量在待编程的存储器单元连接的位线(BL)中传播的电流(Ir、Ip)，以及电路(CPU、VSGEN)，用于调整所述选择电压(VSref)，使得在所述位线中测得的电流等于或者接近于参考电流(Irref、Ipref)。
可选地，所述电流测量电路包括至少一个读出放大器(SA0-SA7)，配置用于施加读取电压(VDr)至所述位线，并且当高于所述参考电流(Irref)的电流在所述位线中传播时提供改变其逻辑值的二进制数据(DTR)。
可选地，所述编程电流控制电路(PCCT2)配置用于：执行校准所述选择电压(VS)的阶段，包括通过逐次逼近确定使得由所述读出放大器提供的二进制数据改变其逻辑状态的选择电压(VSref)，以及执行编程所述存储器单元的阶段，使用等于在所述校准阶段期间确定的所述选择电压(VSref)或者为其函数的电压(VSref)作为选择电压来对所述存储器单元进行编程。
可选地，所述编程电流控制电路包括：能够读取所述读出放大器(SA)的输出的计算单元(CPU)，以及由所述计算单元控制的电压发生器电路(VSGEN)。
可选地，存储器单元(Ci，j、C’i，j)的选择栅极(SG)由所述存储器单元的浮置栅极(FG)部分地覆盖，或者与覆盖所述浮置栅极的侧边的横向介电层(DL)垂直对准。
附图说明
将参照但不限于以下来描述根据本实用新型的分裂栅极存储器单元以及对这种存储器单元进行编程的方法的一些实施例，以下附图中：
如上所述图1示出了包括分裂栅极存储器单元的传统存储器阵列体系架构，
如上所述图2是具有垂直选择栅极的传统分裂栅极存储器单元的截面图，
如上所述图3示出了接收图2中存储器单元的存储器阵列体系架构，
图4是根据本实用新型的存储器单元的第一实施例的截面图，
图5示出了根据本实用新型的包括存储器单元的存储器阵列体系架构，
图6示出了根据本实用新型的存储器的通用体系架构，
图7示出了用于对以图6中方块形式所示的存储器单元进行编程的编程装置的第一实施例，
图8A、图8B示出了以图7中方块形式所示的编程装置的第二实施例，
图9是根据本实用新型的存储器单元的第二实施例的截面图，并且示出了对存储器单元编程的步骤，
图10示出了根据本实用新型的擦除存储器单元的步骤，以及
图11是根据本实用新型的存储器单元的第三实施例的截面图并且示出了擦除存储器单元的步骤。
具体实施方式
图4是根据本实用新型的存储器单元Ci，j的截面图。存储器单元包括经由隧道介电层D1形成在衬底PW上的浮置栅极FG，经由介电层D2形成在浮置栅极FG上的水平控制栅极CG，以及垂直的选择栅极SG。垂直的选择栅极SG形成在沟槽10中，沟槽10制作在衬底PW中并且由介电层D3覆盖。栅极SG、FG、CG例如由多晶硅制成。采用横向介电层DL覆盖栅极堆叠FG、CG的垂直边缘。衬底PW此处是形成在P型晶片WF上的P型阱。垂直栅极的下部部分向上延伸至在形成栅极SG之前就已经从沟槽10底部注入的N型掺杂区域n0。区域n0向下延伸至深掺杂层NL，此处是阱/衬底PW的隔离层N。存储器单元也包括与栅极堆叠自对准而注入衬底中的N掺杂区域n1。存储器单元在此同时形成，作为形成在垂直的选择栅极SG的另一侧上的双生存储器单元Ci+1，j，双生存储器单元的配对具有穿过垂直的栅极SG的对称轴线。
根据本实用新型，浮置栅极FG延伸在选择栅极SG的一部分之上。浮置栅极FG的近端边缘与选择栅极SG的对应近端边缘之间的距离“Dov”因此在此处是负值，并且表示栅极的重叠距离。为了获得这种栅极重叠，考虑了制造方法的容差“T”，之前已经在设计存储器单元阶段处限定了理论重叠距离Dovt。在制造了存储器单元之后获得的重叠距离Dov等于理论重叠距离Dovt加上或者减去该容差，并且因此在区间[Dovt-T；Dovt+T]内。
根据一个实施例，理论重叠距离Dovt等于T，为了获得在区间[0；2T]内的重叠距离。换言之，存储器单元Ci，j在栅极堆叠FG、CG的近端边缘与垂直栅极SG的对应近端边缘之间具有范围从0至2T的重叠距离Dov，零数值对应于栅极堆叠与垂直栅极SG的完美对准。作为示例，采用使得浮置栅极FG具有120至150nm量级长度的制造方法，典型的容差数值T在40nm量级，并且垂直栅极SG的宽度在150至300nm的量级。重叠距离Dov在该情形下在区间[0；80nm]内。
每个存储器单元Ci，j、Ci+1，j因此具有包括延伸在浮置栅极FG下方的水平沟道CH1的浮置栅极晶体管分区，包括与垂直控制栅极SG相对延伸的垂直沟道CH2的选择晶体管分区，以及由于重叠Dov获得的、由沟道CH2与沟道CH1共用的区域CR。区域n1形成了存储器单元的漏极D，并且因此也形成了浮置栅极晶体管分区的漏极。区域n0形成了存储器单元的源极S，并且因此也形成了选择晶体管分区的源极。层NL形成了存储器单元的源极平面SP，由形成在相同衬底PW上的其它存储器单元所共用。
两个存储器单元Ci，j、Ci+1，j的漏极区域D链接至在图4中示意性示出的相同的位线BL，位线BL通常形成为延伸在存储器单元之上的金属迹线的形式。存储器单元Ci，j的控制栅极CG链接至控制栅极线CGLi或者形成了控制栅极线CGLi的一部分，并且后者可以采取多晶硅条带的形式，延伸在浮置栅极FG之上的多晶硅条带的一部分形成了控制栅极CG。类似地，存储器单元Ci+1，j的控制栅极CG链接至控制栅极线CGLi+1或者形成了其一部分。最终，由两个存储器单元Ci，j、Ci+1，j所共用的选择栅极SG链接至以延伸在存储器单元之上金属迹线的形式而形成的共用选择线SLi，i+1。备选地，共用选择线SLi，i+1是多晶硅的条带，多晶硅的条带延伸在沟槽10中、穿过垂直于切割平面的衬底、并且在与栅极堆叠FG、SG并排延伸的一部分中形成了选择栅极。
也应该注意，图4中切割平面垂直于图2中切割平面。在图4中，位线BLj平行于切割平面，而图2中位线垂直于切割平面。类似地，选择线SLi，i+1垂直于图4中切割平面，并且选择线SL平行于图2中切割平面。图4中存储器结构因此导致与图3所示非常不同的存储器阵列设置，该设置示出在图5中。
图5示出了双生存储器单元Ci，j、Ci+1，j的两个配对，分别为Ci，j+1、Ci+1，j+1。存储器单元Ci，j、Ci+1，j属于字线WLi，而存储器单元Ci，j+1、Ci+1，j+1属于双生字线WLi+1。四个存储器单元的选择晶体管ST分区的选择栅极SG链接至相同的选择线SLi，i+1，并且存储器单元的源极S链接至共用源极平面SP(与图4相比，嵌入层NL)。存储器单元Ci，j、Ci+1，j的浮置栅极晶体管FGT分区的控制栅极CG连接至控制栅极线CGLi，并且存储器单元Ci+1，j、Ci+1，j+1的控制栅极CG连接至控制栅极线CGLi+1。双生存储器单元Ci，j、Ci+1，j的漏极链接至位线BLj，并且双生存储器单元Ci，j+1、Ci+1，j+1的漏极链接至位线BLj+1。
存储器阵列因此对于存储器单元的每个垂直行仅包括一个位线。每个字线WLi、WLi+1仅包括一个控制栅极线CGLi、CGLi+1和双生字线共用的一个选择线SLi、SLi+1。位线BLj接收漏极电压VDj，而位线BLj+1接收漏极电压VDj+1。控制栅极线CGLi接收栅极电压VGi，而控制栅极线CGLi+1接收栅极电压VGi+1。选择线SLi，i+1接收选择电压VSi，i+1。源极平面SP接收源极电压VSP。
首先受益于具有垂直设置的选择晶体管分区的存储器单元所提供的在占用面积方面的优点，其次受益于通过具有区分的控制栅极和选择栅极以用于优化编程方法所提供的优点，存储器阵列因此包括少量互连线，并且其结构类似于图1所示类型的存储器阵列的结构。
另一方面，存储器阵列和存储器单元的该结构并未使得电流源用于控制编程电流以用于编程存储器单元。实际上，形成了存储器单元的源极的选择晶体管分区的源极S在此连接至共用源极平面SP。因为该源极平面收集了编程电流以用于对同时编程的所有存储器单元进行编程，因此对流过源极平面的电流的任何控制将导致在同时编程的各个存储器单元中该电流的分段的不可控分布。类似地，位线无法接收电流源，因为它们必须接收使得它们导通的存储器单元的漏极-源极电压。
本实用新型的一些实施例因此涉及并不需要电流源插入在存储器阵列的导电路径中以控制编程电流的编程方法。
该方法依赖于通过作用于施加至存储器单元的选择栅极的选择电压VS而对编程电流进行电压控制。该方法示出在图5中，其示出作为对存储器单元Ci，j进行编程的示例：
-施加至位线BLj的电压VDj取为足够的数值，例如4V，以使得存储器单元处于导通状态(存储器单元的漏极-源极电压)，
-将施加至位线BLj+1的电压VDj+1复位以便于不对存储器单元Ci，j+1编程(或者如果该存储器单元必须同时编程则使得电压为4V)，
-施加至控制栅极线CGLi的电压VGi取为高数值，例如10V，以便于在沟道中产生能够促使热电子注入浮置栅极中的高电场(该电压因此远高于足以使得浮置栅极晶体管分区处于非饱和工作模式的电压，特征为关系式VGS-Vth＞VDS)，
-将施加至控制栅极线CGLi+1的电压VGi+1复位以便不对字线WLi+1的存储器单元同时编程，
-源极平面SP取为零电压VSP(接地电势)，并且
-施加至选择线SLi，i+1的选择电压VSi，i+1取为数值VSref，例如在1和3V之间的数值，由实施了根据本实用新型的方法的编程电流控制电路PCCT所提供。
电路PCCT控制了选择电压VSref，使得流过存储器单元的编程电流Ip等于或者接近于对于存储器单元的注入性能而考虑优化的参考电流Ipref。该电流使得存储器单元的选择晶体管分区处于饱和状态，使得在注入区域附近出现沟道的收缩区域，从而促使出现热电子。
用于编程存储器单元的方法也示出在图4中。编程电流Ip等于或者接近于从存储器单元Ci，j的漏极D(n1)传播至源极S(n0)的优化电流Ipref。电子的流Ipe沿与该电流相反的方向传播。电子Ipe的流穿过与选择栅极SG相对的垂直沟道CH2，到达沟道CH2与沟道CH1共用的区域CR，随后穿过沟道CH1以进入漏极区域n1。垂直沟道CH2在其中热电子集中的共用区域CR中具有收缩区域。这些电子在由电压VGi所产生的横向电场的效应下在位于沟道CH2中的注入区域中并且更具体地在共用区域CR中或接近后者而注入浮置栅极FG中。沟道CH1、CH2因此由于沟道CH2的端部通向沟道CH1(共用区域CR)的事实而以注入机制协作，该特征在此通过栅极堆叠FG、CG部分重叠垂直选择栅极SG的事实而获得。
图6示出了根据本实用新型的存储器MEM的通用体系架构，形成为在半导体芯片上的集成电路IC的形式。存储器包括存储器阵列，包括根据本实用新型参照图5如上所述方式设置的存储器单元。为了使得附图清晰，仅展示了如上所述的字线WLi、WLi+1和存储器单元Ci，j、Ci+1，j、Ci，j+1、Ci+1，j+1以及对应的控制线CGLi、CGLi+1、SLi，i+1、BLj、BLj+1。
存储器MEM也包括字线译码器WDEC、列译码器CDEC、多路复用器MUX、读取电路SACT、编程电路LCT、数据总线DTB、电压控制电路VCCT1、以及编程电流控制电路PCCT。这些各种元件由微处理器或者硬连线的逻辑(状态机)中央单元CPU控制。本身传统的其它元件为了简明而并未展示，诸如地址总线、使得单元CPU控制前述元件的控制总线、使得单元CPU接收命令以用于读取或者写入数据并且提供对于这些命令的响应的输入/输出电路。
译码器WDEC包括用于存储字线地址WLAD的地址寄存器REG，用于译码字地址的译码逻辑电路LWDEC，栅极驱动器GD和选择驱动器SD，在图6中仅展示了字线WLi、WLi+1的驱动器GDi、GDi+1、SDi，i+1。译码电路LWDEC借由选择信号S1和S2控制驱动器GD、SD。每个栅极驱动器GD具有链接至控制栅极线CGL的输出，并且每个选择驱动器SD具有链接至选择线SL的输出。根据本实用新型，驱动器SD接收由电路PCCT所提供的参考选择电压VSref，并且驱动器GD接收由电路VCCT1所提供的栅极电压VG。驱动器SD施加电压VSref至当它们由译码电路LWDEC选择时连接到的选择线，以及驱动器GD施加电压VG至当由译码电路选择它们时链接至的控制栅极线。在展示的示例中，当其接收意味着字线WLi、WLi+1之一由地址WLAD所指定的为1的信号S2i，i+1时，驱动器SDi，i+1向线SLi，i+1提供等于VSref的电压VSi，i+1。当其接收了意味着由地址WLAD指定字线WLi的为1的信号S1i时，驱动器GDi向线CGLi提供等于VG的电压VGi。当其接收了意味着由地址WLAD指定字线WLi+1为1的信号S1i+1时，驱动器GDi+1向线CGLi+1提供等于VG的电压VGi。
列译码器CDEC包括用于存储列地址CAD的地址寄存器REG2，并且配置用以链接至由该地址指定的一组位线的多路复用器MUX。多路复用器MUX被配置成基于由单元CPU提供的命令将所选的位线组链接至编程电路LCT或链接至读取电路SACT。电路LCT在此包括八个编程锁存器L0至L7，并且读取电路SACT包括八个读出放大器A0至A7。每个编程锁存器包括用于当编程存储器单元时提供漏极电压VDp的输出端，并且每个读出放大器包括用于当读取存储器单元时提供漏极电压VDp的输出端。每个编程锁存器也包括链接至数据总线DTB的布线的输入端，以接收待写入在存储器单元中的少量数据DTW，并且每个读出放大器A0至A7包括链接至总线DTB的输出端以提供在存储器单元中读取的数据位DTR。电压VDp、VDr在此由电压控制电路VCCT1提供，但是也可以由电路LCT和SACT使用存储器的电源电压Vcc而产生。源极平面SP的电压VSP由开关SW提供，并且可以例如等于0、5V或HZ(高阻态或开路)。
由电路PCCT实施的编程电流控制方法的实施例是可能的。在第一实施例中，来自测试存储器单元的电流/电压或者电压/电流响应用于提供对应于所需编程电流的选择电压VSref。在第二实施例中，电流传感器电路SCT(以虚线示意性示出)用于测量在每个位线中传播的电流，并且用于调整选择电压VS，使得该电流对应于所需编程电流。
图7示出了实施了方法的第一实施例的电路PCCT的一个实施例PCCT1，在此使用了来自测试存储器单元的电压/电流响应。电路PCCT1在此包括两个测试存储器单元EC1、EC2，提供了DC电压Vpass和Vc的电路VCCT2，电流发生器IG2，以及例如采用运算放大器产生的比较器CP。存储器单元EC1、EC2是双生存储器单元，其结构等同于存储器阵列的功能性双生存储器单元，并且与功能性存储器单元同时制造，优选地接近存储器阵列或者在存储器阵列的专用区域中。它们与功能性存储器单元不同之处仅在于它们具有使得它们的浮置栅极FG可以电存取访问的额外电接触。每个测试存储器单元EC1、EC2的漏极D链接至电压源IG2的端子N1，其另一端子接收偏置电压VP。端子N1也链接至比较器CP的正性输入端，比较器的负性输入端接收电压Vc。每个存储器单元的源极S链接至接地。两个存储器单元的控制栅极CG保留处于非连接状态(NC)。存储器单元EC1通过额外接触在其浮置栅极上接收电压Vpass。存储器单元EC2在此并未使用，并且其浮置栅极连接至接地以将存储器单元维持在非导通状态下。比较器CP的输出端连接至节点N2，节点N2链接至两个测试存储器单元的选择栅极SG，并且比较器CP的输出端向译码器WDEC的选择驱动器SD提供选择电压VSref。
电压源IG2在存储器单元EC1中施加了参考编程电流Ipref。存储器单元EC1的浮置栅极晶体管分区由直接施加至浮置栅极的电压Vpass而促使其处于非饱和导电状态，以克服电荷累积的风险，电荷累积将通过修改其阈值电压而使得存储器单元的电学特性失真。当节点N1通过比较器CP耦合至节点N2时，电压VSref代表待施加至功能性存储器单元以在其中施加等于或者接近于Ipref的编程电流Ip的选择电压。
对一个或多个存储器单元的编程包括例如以下步骤：
-单元CPU首先擦除必须编程的存储器单元，
-单元CPU将待写入的字DTW的位载入电路LCT的锁存器L0-L7，
-单元CPU将字DTW的地址WLAD//CAD载入译码器WDEC和CDEC，
-单元CPU将多路复用器MUX放入“编程”配置结构中以将译码器CEDC链接至电路LCT的锁存器，
-单元CPU激活电路LCT、VCCT1、PCCT1，
-单元CPU借由开关SW将源极平面SP接地，
-编程锁存器L0-L7接收由电路VCCT1提供的电压VDp，
-锁存器L0-L7经由译码器CAD向它们所链接的位线提供电压VDp，该位线已经接收了数据位，该数据位的逻辑值例如是1的逻编程辑值，
-已经接收了擦除逻辑值的锁存器L0-L7保持未激活以使得对应的存储器单元处于已擦除状态，
-栅极驱动器GD接收由电路VCCT1提供的电压VG，
-选择驱动器SD接收由电路PCCT1提供的电压VSref，
-由地址WLAD指定的驱动器GD(此处为驱动器GDi)向其所链接的控制栅极线CG(CGLi)提供栅极电压VG，
-由地址WLAD指定的驱动器SD(此处为驱动器SDi，i+1)向其所链接的选择线SL提供选择电压VSref，
-由地址CAD指定的位线BL链接至锁存器L0-L7的输出端(为了简化附图仅在图8A中示出了单个位线BLj)，
-由地址WLAD指定的字线(在此为字线WLi)的存储器单元属于由地址CAD指定的列，并且接收编程逻辑值(此处为存储器单元Ci，j)，接收电压VD、VG、VSref，并且以参照图5如上所述方式而编程。
本领域技术人员应该理解，根据本实用新型的编程方法的该实施例可以取决于所使用的存储器结构、译码器的结构、以及使得各个电压待朝向存储器单元布线的装置而以各种其它方式实施。编程电流控制电路PCCT1自身能容许各种其它实施例。根据一个实施例，使用第二测试存储器单元EC2并且接收在其浮置栅极FG上的电压Vpass。配置电流源IG2以提供等于电流Ipref两倍的电流，使得每个测试存储器单元接收电流Ipref。在另一实施例中，移除比较器CP，并且端子N1连接至节点N2。实际上，应该注意，比较器仅使得改进电路PCCT1的扇出，也即其向通往驱动器SD的线提供电流以使得后者不论任何杂散电容而由电压VSref快速偏置的能力。
此外，电路PCCT1的一个实施例可以使用来自测试存储器单元的电流/电压响应，替代于使用其电压/电流响应。在该情形中，电流Ipref并未由电流源施加。借由电流传感器测量穿过测试存储器单元的电流Ip，并且通过逐次逼近而调整电压VSref，直至电流Ip等于目标优化电流Ipref。
图8A和图8B示出了实施了根据本实用新型的编程方法的第二实施例的电路PCCT的一个实施例PCCT2。在该方法的实施方式的该示例中，存储器A0-A7的读出放大器用作用于测量位线中传播电流的装置，以确定实现待获得目标编程电流Ipref的选择电压VSref。为此目的，使用的读出放大器是可以借由连接至数据总线DTB的寄存器CREG而配置的类型，其中单元CPU载入读取电流阈值设置点，超过该设置点读出放大器A0-A7将改变其逻辑状态。
执行方法的该模式避免了在每个位线中提供电流传感器。实际上，读出放大器毕竟仅仅是二进制电流传感器，当流过正在读取的存储器单元的电流低于电流阈值时，这在正常使用中表示处于单元在已擦除状态下，提供具有例如0的第一逻辑值的位，或者当流过存储器单元的电流在阈值之上时，这在正常使用中表示单元处于已编程状态(也即电荷存在于浮置栅极中并且降低了存储器单元的阈值电压)，具有例如1的第二逻辑值。该特性在此用于探测电流阈值，替代探测存储器单元的已编程或已擦除状态。
电路PCCT2因此包括：
-CPU，作为用于执行编程电流控制方法的单元，
-读取电路SACT的读出放大器A0-A7，可以借由寄存器CREG配置作为电流传感器SCT，以及
-电压发生器电路VSGEN，可以由单元CPU控制以向例如数模转换器或模拟电压发生器提供电压VSref。
由单元CPU执行的编程电流控制方法包括两个阶段：
-校准阶段，包括借由读出放大器A0-A7读取待编程的存储器单元，以及目的在于确定实现待获得的经确定的读取电流Irref的选择电压数值VSref，
-编程阶段，包括借由编程锁存器L0-L7、使用在校准阶段确定的选择电压数值VSref而对存储器单元编程，以获得等于或者接近于Ipref的编程电流Ip。
更具体地，以下所述校准阶段的实施例目的在于寻找读取电流Irref，其不同于目标编程电流Ipref，但是在正常读取条件下对应于与在正常编程条件下实现待获得的电流Ipref相同的选择电压VSref。对于相同选择电压VSref，电流Irref与电流Ipref之间的差值仅取决于施加至存储器单元的漏极电压，当其明显大于浮置栅极晶体管分区的阈值电压时，栅极电压VG对于电流没有影响。漏极电压是由读出放大器在读取阶段期间提供的电压VDr，以及由编程锁存器在编程阶段期间提供的电压VDp。如上所述，电压VDr例如在1V量级，而电压VDp在4V量级。存储器单元的设计者通过校准和/或测试而已知比例Ipref/Irref。当存储器单元的设计者也已知最优编程电流Ipref时，电流Irref也是已知的并且存储作为单元CPU可访问存取的参数以用于控制编程过程。
图8A和图8B分别示出了在其中定位在字线WLi中的字的存储器单元Ci，j、Ci，j+1必须被编程的情形中的校准阶段和编程阶段。该字线的未示出的其它存储器单元也可以同时编程。
参照图8A，校准阶段包括以下初始化步骤：
-单元CPU擦除待编程的存储器单元，
-单元CPU将电流设置点Irref载入读取电路SACT的寄存器CREG中，
-单元CPU将字的地址WLAD//CAD载入译码器WDEC和CDEC中，
-单元CPU在“读取”配置结构中放置多路复用器MUX以将译码器CEDC链接至读出放大器A0-A7的输出端，
-单元CPU激活电路SACT、VCCT1，
-电路VCCT1向栅极驱动器GD提供量级为数伏(例如4V)的栅极电压VG，
-单元CPU借由开关SW将源极平面SP接地，
-读出放大器接收此处由电路VCCT1提供的电压VDr，并且将其施加至由译码器CEDC选择的位线，
-由地址WLAD指定的栅极驱动器GD(此处为驱动器GDi)向其所链接的控制栅极线GL(此处为CGLi)提供栅极电压VG(VGi＝VG)。
单元CPU也向发生器VSGEN提供第一电压设置点，使得向译码器WDEC的选择驱动器SD提供第一选择电压值VS1。由地址WLAD指定的选择驱动器SD(此处为驱动器SDi，i+1)向与其链接的选择线SL(SLi，i+1)提供选择电压VS(VSi，i+1＝VS)。由地址WLAD指定的字线WL的存储器单元(此处为字线WLi的存储器单元)因此接收了栅极电压VG以及选择电压的第一数值VS1。列选择的并且属于该字线的存储器单元因此传导流过了读取电流Ir。
单元CPU随后读取由读出放大器A0-A7提供的数据。在此假设逻辑值1意味着已经达到了电流阈值Irref。如果并非所有这些数据均为1，则单元CPU增大由发生器VSGEN提供的电压VS，并且使其为数值VS2，随后再次读取由读出放大器提供的数据。
单元CPU因此逐渐增大电压VS，直至读出放大器的所有输出均为1，这意味着所有存储器单元均传导流过了等于Irref的电流，或者流过了以较高数值接近于后者的电流(由于存储器单元的特性的任何离散)。单元CPU随后存储了选择电压的数值VSref，该选择电压已经实现至少等于在每个所选存储器单元中待获得的Irref的电流。
在一个备选例中，当连接至待编程的存储器单元的读出放大器的输出均改变至1时，单元CPU停止了校准阶段，并未考虑连接至不被编程的存储器单元的读出放大器的输出。
如果发生器VSGEN是模数转换器，则单元CPU也可以由二分法进行，也即电压VS的低数值和高数值交替以快速地收敛至电压值VSref，该电压值VSref接近读出放大器输出的逻辑状态改变的点。如果发生器VSGEN是斜坡发生器，则单元CPU激活了斜坡发生器，并且重复地读取由读出放大器提供的数据，随后当该数据为1时阻塞了斜坡发生器。斜坡发生器随后保留在激活状态下而具有其在阻塞时提供的数值VSref，以执行下一个编程阶段。
图8B中所示编程阶段包括以下步骤：
-单元CPU载入待写入的字至电路LCT的锁存器L0-L7中，并且使得译码器WLAD、CAD处于校准阶段期间的配置状态中，
-单元CPU将多路复用器MUX放入“编程”配置中以将译码器CEDC链接至电路LCT的锁存器，
-电路LCT的锁存器接收了由电路VCCT1提供的电压VDp，
-已经接收了数据位的锁存器L0-L7经由译码器CAD向其所链接的位线提供电压VDp，数据位的逻辑值是例如1的编程逻辑值，
-已经接收了擦除逻辑值的锁存器L0-L7保持未激活以使得对应的存储器单元处于已擦除状态，
-电路VCCT1向栅极驱动器GD提供例如10V的高栅极电压VG，
-选择驱动器SD接收在校准阶段期间确定的、由发生器VSGEN提供的电压VSref，
-由地址WLAD指定的驱动器GD(此处为驱动器GDi)向其所链接的控制栅极线CGL提供栅极电压VG(VGi＝VG)，
-由地址WLAD指定的驱动器SD(此处为SDi，i+1)向其所链接的选择线SL(SLi，i+1)提供已校准的选择电压VSref(VSi，i+1＝VSref)，
-由地址CAD指定的位线BL链接至锁存器L0-L7的输出端，
-由地址WLAD指定的字线(此处为字线WLi)的存储器单元属于由地址CAD指定的列并且接收编程逻辑值(此处为存储器单元Ci，j、Ci，j+1)，接收编程电压VD、VG、VSref，并且以参照图5如上所述方式编程。由电压VSref确定的编程电流Ip等于或者接近目标数值Ipref。
以上对短语“接近”的用途论证的、关于电流Ip相对于目标数值Ipref的任何不精确也在此视作对于注入性能不具有影响，并且首先关联至在校准阶段期间使用的电压VS的变化的微细步骤以找到数值VSref、关联至存储器单元的电学特性的任何分散、以及关联至使得从Ipref确定Irref的比例Ipref/Irref的任何变化。
本实用新型方法的该执行模式选择了简单解决方案，其在于根据目标电流Ipref预先确定电流Irref，使得在已知读取条件下实现待获得电流Irref的电压VSref对应于使得在已知编程条件下待获得电流Ipref的电压VSref。在一个备选例中，方法可以包括在校准阶段期间确定的电压VSref、与在编程阶段期间待使用的电压VSref之间的电压转换以获得目标电流Ipref。
上述说明是分裂栅极存储器单元和存储器阵列体系架构的示例，其中存储器单元的选择晶体管分区连接至由相同阱PW的所有存储器单元共用的源极平面。该存储器单元结构提供了按照所占据半导体表面而具有低占用面积的优点，而并未需要与源极线的任何增加以及由此任何存储器阵列复杂性增加，并且可以进一步借由已经描述的方法而编程为具有良好注入性能。
如上关于图4所述的存储器单元体系架构的示例适用于其它实施例。图9示出了根据本实用新型的存储器单元C’i，j的第二实施例的示例，其中浮置栅极FG并未延伸在选择栅极SG的一部分之上，在浮置栅极FG的近端边缘与选择栅极SG的对应近端边缘之间的距离因此是正的。
在该实施例中，在形成了栅极堆叠FG、CG并且在栅极堆叠侧边上沉积了横向介电层DL之后，形成了容纳了选择栅极SG的沟槽10。更具体地，与栅极堆叠和横向介电层DL自对准地通过干法各向异性刻蚀(例如等离子刻蚀)形成沟槽，横向介电层DL的边缘已经轻微受到刻蚀侵蚀。在该示例中，沟槽10到达层NL并且尚未必须对如图3所示源极区域n0注入，源极区域n0包括在层NL中。然而如果需要较浅的垂直栅极SG(确定了选择晶体管分区的沟道的长度的栅极SG的高度)，则可以提供位于层NL之上的源极区域n0。如上，存储器单元具有延伸在浮置栅极FG下方的水平沟道区域CH1，以及与选择栅极SG相对延伸的垂直沟道区域CH2。其也具有延伸在沟道区域CH1、CH2之间的间隙GP，在横向介电层DL下方并且为数十纳米，并未阻止两个沟道区域协作以使得由热电子注入对存储器单元编程。
图9也示出了类似于如上所述一个的对存储器单元Ci，j编程的步骤。因此，漏极区域D(n1)接收漏极电压VDj。控制栅极接收栅极电压VGj，并且选择栅极SG接收选择栅极VSELi，i+1。形成了源极区域n0以及源极平面SP的、阱PW的隔离层NL接收电压VSP。电子Ipe的流沿与编程电流相反方向传播。电子流穿过与栅极SG相对延伸的垂直沟道区域CH2，直至沟道CH2的收缩区域，随后穿过间隙GP以及随后穿过沟道区域CH1以连通漏极区域n1。存在于该电子流的热电子在由电压VG产生的横向电场效应之下、在位于沟道区域CH2的注入区域中注入浮置栅极FG中，在间隙GP之后。
在该实施例中，横向介电层DL的厚度以及重叠了沟槽10的介电层D3的厚度是可以用于控制存储器单元的电学特性的参数：
-介电层D3的厚度确定了在沟道区域CH2中存储器单元的阈值电压，其自身对于给定选择电压修改了存储器单元的注入性能。因此，根据一个实施例，介电层D3具有远低于横向介电层DL的在刻蚀横向介电层DL之后的残留厚度的厚度。
-横向介电层DL的厚度确定了可以由层DL支持的最大电压差VS-VG，以及垂直栅极SH与沟道区域CH1的端部之间的距离，也即间隙GP的范围，其也影响了注入性能。在极端情形下，如果该厚度为零，则垂直沟道区域CH2优选地与沟道区域CH1的端部对准，这也最大化了注入性能。
图10示出了根据本实用新型的擦除存储器单元Ci，j的沟道擦除方法。所示存储器单元是图3的单元，但是方法也适用于图9中的存储器单元。漏极区域n1接收零数值的漏极电压VDj。控制栅极CG接收负性的擦除电压VGi，例如-10V。选择栅极SG接收正性选择电压VSi，i+1，例如5V。层NL或源极平面SP接收正性电压VSP，例如5V。衬底PW因此取为正电压VB，此处为5V。电子从浮置栅极FG通过隧道效应而穿过衬底PW吸取，并且由源极平面SP收集。双生存储器单元Ci+1，j在其控制栅极CG上接收正性的抑制擦除电压VGi+1，例如2.5V。
图11示出了图3中存储器单元的备选例C”i，j，使得通过垂直选择栅极SG擦除存储器单元，而非通过沟道擦除。存储器单元的浮置栅极FG包括凸起(protuberance)50，其向下延伸并且与垂直栅极SG的一部分相对延伸。已经通过在衬底PW的表面附近增宽覆盖了沟槽10的介电层D3而形成凸起50，以获得层D3的增宽部分D3’。增宽D3’基本上形状为“V”形，并且容纳了凸起50，凸起通过数十微米的薄介电层D3与垂直栅极SG分隔开，使得在凸起50与栅极SG之间出现隧道效应。
对于擦除存储器单元，漏极D(n1)接收零数值的漏极电压VDj。控制栅极CG接收负性擦除电压VGi，例如-10V。垂直选择栅极SG接收正性选择电压VSi，i+1，例如5V。源极平面接地(VSP＝0)。衬底PW的电压VB因为为零。由于衬底电压VB为零的事实，双生存储器单元C”i，j+1在其控制栅极CG上接收并非必须正性而且可以为零的、抑制擦除的电压VGi+1。在电压VSi，i+1的效应下，电子从浮置栅极FG通过隧道效应由垂直栅极SG吸取，并且由垂直栅极所连接的选择线收集。
本领域技术人员应该理解的是，根据本实用新型的分裂栅极存储器单元容许各种其它备选实施例。特别地，尽管以上说明书是形成两个双生存储器单元，根据本实用新型的方法的一个实施例可以目的在于形成“单元”存储器单元，也即没有任何双生存储器单元共用相同的垂直选择栅极。除了使用氧化硅作为介电层或者多晶硅作为栅极材料，根据本实用新型的存储器单元也容许使用其它技术领域而制造。

Claims (10)

1.一种集成电路存储器(MEM)，其特征在于，包括：
-至少一个字线(WLi)，包括采用热电子注入编程的分裂栅极存储器单元(Ci，j、C’i，j、C”i，j)的行，每个分裂栅极存储器单元包括：
-选择晶体管分区，具有用于产生热电子的垂直沟道区域，以及用于控制在所述垂直沟道区域中的热电子的产生的嵌入式垂直选择栅极(SG)，以及
-浮置栅极晶体管分区，具有水平沟道区域、水平浮置栅极(FG)和水平控制栅极(CG)，
-选择线(SL)，用于将选择电压(VS)施加至所述行的存储器单元的选择栅极(SG)，
-控制栅极线(CGL)，用于将栅极电压(VG)施加至所述行的存储器单元的控制栅极(CG)，
-位线(BL)，用于单独地施加编程电流(Ip)至所述存储器单元，
源极平面(SP、NL)，嵌入在所述存储器单元下方并且由所述字线(WLi)的存储器单元共用，以收集用于编程存储器单元的编程电流(Ip)，
其中，所述存储器单元的选择晶体管分区连接至所述源极平面(SP)，而所述存储器单元的浮置栅极晶体管分区连接至所述位线(BL)，
所述集成电路存储器(MEM)包括：
编程电流控制电路(PCCT、PCCT1、PCCT2)，配置用于通过作用于施加至所述选择线(SL)的选择电压(VS)来控制流过存储器单元的所述编程电流(Ip)，以便控制施加至控制在所述垂直沟道区域中热电子的产生的所述垂直选择栅极的电压以及由此同时控制所述存储器单元的热电子注入性能。
2.根据权利要求1所述的存储器，其特征在于，所述编程电流 控制电路(PCCT1)包括：
-至少一个测试存储器单元(EC1、EC2)，
-用于在所述存储器单元中产生参考电流(Ipref)的装置(IG2)，以及
-用于将在所述测试存储器单元的端子处获得的选择电压(VSref)施加至所述选择线(SL)的装置(N1、N2、SD2)。
3.根据权利要求2所述的存储器，其特征在于，所述测试存储器单元具有与所述字线的存储器单元相同的结构，以及其中配置所述编程电流控制电路(PCCT1)以施加直流电压(Vpass)至所述测试存储器单元(EC1、EC2)的浮置栅极(FG)。
4.根据权利要求2和3之一所述的存储器，其特征在于，所述测试存储器单元具有与所述字线的存储器单元相同的结构，以及其中所述编程电流控制电路配置用于在所述测试存储器单元的选择晶体管分区的选择栅极(SG、N2)处获得所述参考电压(VSref)。
5.根据权利要求4所述的存储器，其特征在于，所述测试存储器单元的端子(VN1)链接至在第二输入接收直流电压(Vc)的差分放大器(CP)的第一输入，所述差分放大器的输出链接至所述测试存储器单元的选择晶体管分区的选择栅极(SG、N2)。
6.根据权利要求1所述的存储器，其特征在于，所述编程电流控制电路(PCCT2)包括：
-电路(SCT)，用于测量在待编程的存储器单元连接的位线(BL)中传播的电流(Ir、Ip)，以及
-电路(CPU、VSGEN)，用于调整所述选择电压(VSref)，使得在所述位线中测得的电流等于或者接近于参考电流(Irref、Ipref)。
7.根据权利要求6所述的存储器，其特征在于，所述电流测量电路包括至少一个读出放大器(SA0-SA7)，配置用于施加读取电压(VDr)至所述位线，并且当高于所述参考电流(Irref)的电流在所述位线中传播时提供改变其逻辑值的二进制数据(DTR)。
8.根据权利要求7所述的存储器，其特征在于，所述编程电流控制电路(PCCT2)配置用于：
-执行校准所述选择电压(VS)的阶段，包括通过逐次逼近确定使得由所述读出放大器提供的二进制数据改变其逻辑状态的选择电压(VSref)，以及
-执行编程所述存储器单元的阶段，使用等于在所述校准阶段期间确定的所述选择电压(VSref)或者为其函数的电压(VSref)作为选择电压来对所述存储器单元进行编程。
9.根据权利要求8所述的存储器，其特征在于，所述编程电流控制电路包括：能够读取所述读出放大器(SA)的输出的计算单元(CPU)，以及由所述计算单元控制的电压发生器电路(VSGEN)。
10.根据权利要求1-3以及6-9中任一项所述的存储器，其特征在于，存储器单元(Ci，j、C’i，j)的选择栅极(SG)由所述存储器单元的浮置栅极(FG)部分地覆盖，或者与覆盖所述浮置栅极的侧边的横向介电层(DL)垂直对准。
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