JP2002157882A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 消費電流が小さな半導体記憶装置を提供す
る。 【解決手段】 ｅＤＲＡＭにおいて、外部電源電位ＥＸ
ＶＣＣを降圧してセンスアンプ帯ＳＡ用の内部電源電位
ＶＣＣＳを生成するＶＤＣ１ａ〜１ｄと、外部電源電位
ＥＸＶＣＣを降圧して列デコーダ５用の内部電源電位Ｖ
ＣＣＩを生成するＶＤＣ２ａ〜２ｄとを設け、センスア
ンプ３２の増幅動作に必要な期間だけＶＤＣ１ａ〜１ｄ
の貫通電流を増大させてＶＤＣ１ａ〜１ｄの応答性を高
める。したがって、ＶＤＣの貫通電流を一定の高いレベ
ルにしていた従来に比べ、消費電流が小さくてすむ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、外部電源電位に基づいて内部電源電位を生
成する電位発生回路を備えた半導体記憶装置に関する。

【０００２】

【従来の技術】従来より、ダイナミックランダムアクセ
スメモリ（以下、ＤＲＡＭと称す）では、構成素子の微
細化・高集積化とともに内部電源電圧の低電圧化が進め
られている。

【０００３】図１９は、そのようなＤＲＡＭの要部を示
す回路ブロック図である。図１９において、このＤＲＡ
Ｍでは、電圧降圧回路（以下、ＶＤＣと称す）７０は、
外部電源電位ＥＸＶＣＣを降圧して内部電源電位ＶＣＣ
Ｓを生成しセンスアンプ７３に与える。ＶＤＣ７１は、
外部電源電位ＥＸＶＣＣを降圧して内部電源電位ＶＣＣ
Ｐを生成し、行デコーダ７２、列デコーダ７５およびデ
ータ入出力バッファ７６に与える。各メモリセルＭＣ
は、アクセス用のＮチャネルＭＯＳトランジスタＱと情
報記録用のキャパシタＣとを含む。行デコーダ７２は、
複数のワード線ＷＬのうちのいずれかのワード線ＷＬを
選択し、そのワード線ＷＬを選択レベルの「Ｈ」レベル
にする。これにより、そのワード線ＷＬに接続されたメ
モリセルＭＣのＮチャネルＭＯＳトランジスタＱが導通
し、予めビット線電位ＶＢＬにイコライズされたビット
線対ＢＬ，／ＢＬ間に微小電位差が生じる。

【０００４】ビット線対ＢＬ，／ＢＬ間に生じた微小電
位差は、センスアンプ７３によって内部電源電圧ＶＣＣ
Ｓに増幅される。列デコーダ７５によって列選択線ＣＳ
Ｌが選択レベルの「Ｈ」レベル（内部電源電位ＶＣＣ
Ｐ）にされると列選択ゲート７４に含まれる１対のＮチ
ャネルＭＯＳトランジスタが導通し、ビット線対ＢＬ，
／ＢＬ間の電圧がデータ入出力線対ＩＯ，／ＩＯに伝達
される。データ入出力バッファ７６は、データ入出力線
対ＩＯ，／ＩＯ間の電圧（＋ＶＣＣＳまたは−ＶＣＣ
Ｓ）に応じた論理レベルの信号を読出データとして外部
に出力する。

【０００５】図２０は、ＡＳＩＣ回路とともに１チップ
上に搭載されるＤＲＡＭ（以下、ｅＤＲＡＭと称す）の
構成を示すブロック図である。図２０において、ＶＤＣ
８１ａ〜８１ｄは、ＶＤＣ活性化信号ＶＤＣＯＮによっ
て制御され、外部電源電位ＥＸＶＣＣを降圧して内部電
源電位ＶＣＣＳを生成し、メモリマット８２内の各セン
スアンプ帯ＳＡと列デコーダ８４とに与える。行デコー
ダ８３、データ入出力バッファ８５および制御回路８６
などの周辺回路は、ＡＳＩＣ回路用の内部電源電位ＶＣ
Ｃによって駆動される。列デコーダ８４をセンスアンプ
帯ＳＡ用の内部電源電位ＶＣＣＳで駆動させるのは、Ａ
ＳＩＣ回路の内部電源電位ＶＣＣは１．２Ｖに低電位化
されているのに対しセンスアンプ帯ＳＡ用の内部電源電
位ＶＣＣＳは２Ｖ程度であることから、列デコーダ８４
を内部電源電位ＶＣＣで駆動させると、図１９で示した
ビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／Ｉ
Ｏとの間のデータ転送を行なうことができないからであ
る。

【０００６】図２１は、ＶＤＣ８１ａの構成を示す回路
図である。図２１において、このＶＤＣ８１ａは、Ｐチ
ャネルＭＯＳトランジスタ９０〜９３およびＮチャネル
ＭＯＳトランジスタ９４〜９６を含む。ＭＯＳトランジ
スタ９０，９１，９４〜９６は、基準電位ＶＲＥＦと内
部電源電位ＶＣＣＳのレベルを比較する差動増幅器９７
を構成する。

【０００７】信号ＶＤＣＯＮは、アクティブコマンドＡ
ＣＴが入力されたことに応じて活性化レベルの「Ｈ」レ
ベルになり、プリチャージコマンドＰＲＥが入力された
ことに応じて非活性化レベルの「Ｌ」レベルになる信号
である。信号ＶＤＣＯＮが非活性化レベルの「Ｌ」レベ
ルの場合は、ＰチャネルＭＯＳトランジスタ９２が導通
するとともにＮチャネルＭＯＳトランジスタ９６が非導
通になり、ドライバトランジスタ９３が非導通状態に固
定されるとともに差動増幅器９７が非活性化される。

【０００８】信号ＶＤＣＯＮが活性化レベルの「Ｈ」レ
ベルになると、ＰチャネルＭＯＳトランジスタ９２が非
導通になるとともにＮチャネルＭＯＳトランジスタ９６
が導通し、差動増幅器９７が活性化される。内部電源電
位ＶＣＣＳが基準電位ＶＲＥＦよりも低い場合はＰチャ
ネルＭＯＳトランジスタ９３が導通して出力ノードＮ９
３に電流が供給され、内部電源電位ＶＣＣＳが基準電位
ＶＲＥＦよりも高い場合はＰチャネルＭＯＳトランジス
タ９３が非導通になって出力ノードＮ９３への電流の供
給が停止される。したがって、内部電源電位ＶＣＣＳは
基準電位ＶＲＥＦに保持される。他のＶＤＣ８１ｂ〜８
１ｄも、ＶＤＣ８１ａと同じ構成である。

【０００９】

【発明が解決しようとする課題】ところで、このような
ｅＤＲＡＭでは、読出動作時および書込動作時はセンス
アンプが活性化された後に直ちに列選択線ＣＳＬが選択
され、また、汎用ＤＲＡＭに比べてＩＯ数が多く列デコ
ーダ８４の消費電流も大きいので、ＶＤＣ８１ａ〜８１
ｄの電流供給能力を大きく設定しておかないと内部電源
電位ＶＣＣＳが基準電位ＶＲＥＦよりも低下してしま
う。

【００１０】ＶＤＣ８１ａ〜８１ｄの電流供給能力を大
きくするためにはドライバトランジスタ９３のサイズを
大きくすればよいが、それだけではトランジスタ９３の
ゲート容量が大きくなるため応答性が劣化する。応答性
を高めるためには、ＮチャネルＭＯＳトランジスタ９６
に流れる貫通電流Ｉを増やす必要がある。

【００１１】図２２は、ＶＤＣ８１ａ〜８１ｄにおける
貫通電流Ｉを示すタイムチャートである。センスアンプ
７３の増幅動作時に必要な貫通電流をＩｓとし、列選択
動作時に必要な貫通電流をＩｄとすると、アクティブコ
マンドＡＣＴが入力されてセンスアンプ７３の増幅動作
が行なわれている最中にリードコマンドＲＥＡＤまたは
ライトコマンドＷＲＴが入力されて列選択動作が行なわ
れる場合があるので、アクティブコマンドＡＣＴが入力
されてからプリチャージコマンドＰＲＥが入力されるま
での間は、貫通電流ＩはＩ＝Ｉｓ＋Ｉｄ一定に設定され
ていた。

【００１２】しかし、従来は、センスアンプ７３の増幅
動作も列選択動作も行なわれないアクティブスタンバイ
状態でも貫通電流ＩをＩ＝Ｉｓ＋Ｉｄとしていたので、
無駄な消費電流が多かった。

【００１３】それゆえに、この発明の主たる目的は、消
費電流が小さな半導体記憶装置を提供することである。

【００１４】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、複数行複数列に配置された複数のメモリセル
と、それぞれ複数行に対応して設けられた複数のワード
線と、それぞれ複数列に対応して設けられた複数のビッ
ト線対とを含むメモリアレイと、複数のビット線対に共
通に設けられたデータ入出力線対と、それぞれ複数のビ
ット線対に対応して設けられ、各々が対応のビット線対
とデータ入出力線対との間に接続された複数の列選択ゲ
ートと、それぞれ複数のビット線対に対応して設けら
れ、各々が、第１の内部電源電位によって駆動され、対
応のメモリセルが活性化されて対応のビット線対間に生
じた電位差を増幅するための複数のセンスアンプと、第
２の内部電源電位によって駆動され、行アドレス信号に
従って複数のワード線のうちのいずれかのワード線を選
択し、そのワード線を選択レベルにして対応の各メモリ
セルを活性化させる行選択回路と、列アドレス信号に従
って複数のビット線対のうちのいずれかのビット線対を
選択し、そのビット線対に対応する列選択ゲートを導通
させる列選択回路と、データ入出力線対に接続され、列
選択回路によって選択されたビット線対を介して行選択
回路によって活性化されたメモリセルのデータの書込／
読出を行なうためのデータ入出力回路と、外部電源電位
に基づいて第１の内部電源電位を生成し複数のセンスア
ンプに与える第１の電位発生回路と、外部電源電位に基
づいて第２の内部電源電位を生成し列選択回路に与える
第２の電位発生回路とを備え、第１および第２の電位発
生回路のうちの少なくとも一方は、その出力電位の変化
に対する応答性が活性化期間において制御可能になって
いることを特徴としている。

【００１５】好ましくは、第１の電位発生回路は、外部
電源電位のラインと第１の内部電源電位のラインとの間
に接続された第１のトランジスタと、第１の基準電位と
第１の内部電源電位とを比較し、比較結果に基づいて第
１のトランジスタの導通状態を制御するための第１の差
動増幅器とを含む。第２の電位発生回路は、外部電源電
位のラインと第２の内部電源電位のラインとの間に接続
された第２のトランジスタと、第１の基準電位と第２の
内部電源電位とを比較し、比較結果に基づいて第２のト
ランジスタの導通状態を制御するための第２の差動増幅
器とを含む。第１および第２の電位発生回路の応答性
は、それぞれ第１および第２の差動増幅器の駆動電流に
応じて高くなり、第１および第２の差動増幅器のうちの
少なくとも一方は、その駆動電流が制御可能になってい
る。

【００１６】また好ましくは、さらに、第１の基準電位
を生成するための第３の電位発生回路と、それぞれ第３
の電位発生回路で生成された第１の基準電位を第１およ
び第２の差動増幅器に伝達させる第１および第２のバッ
ファ回路とが設けられる。

【００１７】また好ましくは、さらに、第１の基準電位
を生成するための第３の電位発生回路と、それぞれ第３
の電位発生回路の出力ノードと第１および第２の差動増
幅器の一方入力ノードとの間に接続され、第１の基準電
位を伝達させるとともにノイズを除去するための第１お
よび第２のフィルタ回路とが設けられる。

【００１８】また好ましくは、複数のセンスアンプ、行
選択回路、第１の電位発生回路および第２の電位発生回
路は、アクティブ命令が入力されたことに応じて活性化
され、列選択回路は、アクティブ命令が入力された後に
リード命令およびライト命令のうちのいずれか一方の命
令が入力されたことに応じて予め定められた時間だけ活
性化される。

【００１９】また好ましくは、第１の電位発生回路の応
答性は、制御可能になっていて、アクティブ命令が入力
されてから複数のセンスアンプの増幅動作に必要な時間
は比較的高いレベルに設定され、その時間の経過後は比
較的低いレベルに設定される。

【００２０】また好ましくは、第２の電位発生回路の応
答性は、制御可能になっていて、列選択回路が活性化さ
れる予め定められた時間は比較的高いレベルに設定さ
れ、予め定められた時間以外の期間は比較的低いレベル
に設定される。

【００２１】また好ましくは、第２の電位発生回路は複
数設けられ、列選択回路が活性化される予め定められた
時間は複数の第２の電位発生回路のすべてが活性化さ
れ、予め定められた時間以外の期間は複数の第２の電位
発生回路のうちのいずれかの第２の電位発生回路のみが
活性化される。

【００２２】また好ましくは、さらに、複数のセンスア
ンプの近傍に配置されて第１の内部電源電位のラインと
第２の基準電位のラインとの間に接続され、第１の内部
電源電位を安定化させるための第１のキャパシタと、列
選択回路の近傍に配置されて第２の内部電源電位のライ
ンと第２の基準電位のラインとの間に接続され、第２の
内部電源電位を安定化させるための第２のキャパシタと
が設けられる。

【００２３】また好ましくは、メモリアレイ、複数の列
選択ゲート、複数のセンスアンプおよび行選択回路は複
数グループ設けられ、複数グループは行列状に配列され
てメモリマットを構成し、第１のキャパシタは、メモリ
マットの複数の空き領域およびメモリマットの周囲に分
散配置されている。

【００２４】また好ましくは、第２の電位発生回路は、
列選択回路の近傍に設けられている。

【００２５】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるｅＤＲＡＭの構成を示すブロッ
ク図である。図１において、このｅＤＲＡＭは、ＶＤＣ
１ａ〜１ｄ，２ａ〜２ｄ、メモリマット３、行デコーダ
４、列デコーダ５、データ入出力バッファ６、および制
御回路７を備え、メモリマット３は複数のセンスアンプ
帯ＳＡおよび複数のメモリアレイＭＡを含む。

【００２６】ＶＤＣ１ａ〜１ｄの各々は、ＶＤＣ活性化
信号ＶＤＣＯＮおよび／またはアクティブコマンド信号
φＡＣＴに応答して活性化され、外部電源電位ＥＸＶＣ
Ｃを降圧して内部電源電位ＶＣＣＳを生成し、センスア
ンプ帯ＳＡに与える。ＶＤＣ２ａ〜２ｄの各々は、ＶＤ
Ｃ活性化信号ＶＤＣＯＮに応答して活性化され、外部電
源電位ＥＸＶＣＣを降圧して内部電源電位をＶＣＣＩを
生成し、列デコーダ５に与える。

【００２７】詳しく説明するとＶＤＣ１ａは、図２に示
すように、ＰチャネルＭＯＳトランジスタ１０〜１３お
よびＮチャネルＭＯＳトランジスタ１４〜１７を含み、
ＭＯＳトランジスタ１０，１１，１４〜１７は差動増幅
器１８を構成する。ＰチャネルＭＯＳトランジスタ１
０，１１は、それぞれ外部電源電位ＥＸＶＣＣのライン
とノードＮ１０，Ｎ１１との間に接続され、各々のゲー
トはともにノードＮ１１に接続される。ＰチャネルＭＯ
Ｓトランジスタ１０，１１は、カレントミラー回路を構
成する。ＮチャネルＭＯＳトランジスタ１４，１５はそ
れぞれノードＮ１０，Ｎ１１とノードＮ１４との間に接
続され、ＮチャネルＭＯＳトランジスタ１６，１７はノ
ードＮ１４と接地電位ＧＮＤのラインとの間に並列接続
され、ＰチャネルＭＯＳトランジスタ１２，１３は外部
電源電位ＥＸＶＣＣのラインとノードＮ１０，Ｎ１３
（ＮチャネルＭＯＳトランジスタ１５のゲート）との間
に接続される。ＮチャネルＭＯＳトランジスタ１４のゲ
ートは外部電源電位ＥＸＶＣＣよりも低い基準電位ＶＲ
ＥＦを受け、ＭＯＳトランジスタ１２，１６のゲートは
ともに信号ＶＤＣＯＮを受け、ＮチャネルＭＯＳトラン
ジスタ１７のゲートは信号φＡＣＴを受ける。ノードＮ
１３は、ＶＤＣ１ａの出力ノードとなる。

【００２８】信号ＶＤＣＯＮ，φＡＣＴがともに非活性
化レベルの「Ｌ」レベルの場合は、ＰチャネルＭＯＳト
ランジスタ１２が導通するとともにＮチャネルＭＯＳト
ランジスタ１６，１７が非導通になり、ノードＮ１０，
Ｎ１１，Ｎ１４が「Ｈ」レベルになってＰチャネルＭＯ
Ｓトランジスタ１３が非導通になる。したがって、出力
ノードＮ１３に電流が供給されないので、内部電源電位
ＶＣＣＳが使用されると内部電源電位ＶＣＣＳが基準電
位ＶＲＥＦよりも低くなってしまう。

【００２９】信号ＶＤＣＯＮ，φＡＣＴがともに活性化
レベルの「Ｈ」レベルの場合は、ＰチャネルＭＯＳトラ
ンジスタ１２が非導通になるとともにＮチャネルＭＯＳ
トランジスタ１６，１７が導通し、ＮチャネルＭＯＳト
ランジスタ１６，１７にはそれぞれ貫通電流Ｉｓ１，Ｉ
ｓ２が流れる。ＮチャネルＭＯＳトランジスタ１５は、
内部電源電位ＶＣＣＳに応じた値の電流を流す。Ｎチャ
ネルＭＯＳトランジスタ１５とＰチャネルＭＯＳトラン
ジスタ１１は直列接続され、ＰチャネルＭＯＳトランジ
スタ１１と１０はカレントミラー回路を構成しているの
で、ＭＯＳトランジスタ１５，１１，１０には同じ値の
電流が流れる。

【００３０】内部電源電位ＶＣＣＳが基準電位ＶＲＥＦ
よりも低い場合は、ＭＯＳトランジスタ１５，１１，１
０に流れる電流がＭＯＳトランジスタ１４に流れる電流
よりも小さくなってノードＮ１０が「Ｌ」レベルにな
り、ＰチャネルＭＯＳトランジスタ１３が導通して出力
ノードＮ１３に電荷が供給され、内部電源電位ＶＣＣＳ
が上昇する。内部電源電位ＶＣＣＳが基準電位ＶＲＥＦ
よりも高い場合は、ＭＯＳトランジスタ１５，１１，１
０に流れる電流がＭＯＳトランジスタ１４に流れる電流
よりも大きくなってノードＮ１０が「Ｈ」レベルにな
り、ＰチャネルＭＯＳトランジスタ１３が非導通になっ
て出力ノードＮ１３への電荷供給が停止され、内部電源
電位ＶＣＣＳが下降する。したがって、内部電源電位Ｖ
ＣＣＳは基準電位ＶＲＥＦに保持される。この場合は、
大きな貫通電流Ｉｓ１＋Ｉｓ２が流れるので、内部電源
電位ＶＣＣＳの変化に対するＶＤＣ１ａの応答性が高く
なる。

【００３１】信号ＶＤＣＯＮ，φＡＣＴがそれぞれ
「Ｈ」レベルおよび「Ｌ」レベルになった場合は、Ｎチ
ャネルＭＯＳトランジスタ１６が導通するとともにＭＯ
Ｓトランジスタ１２，１７が非導通になる。この場合
も、内部電源電位ＶＣＣＳが基準電位ＶＲＥＦよりも低
いときはＰチャネルＭＯＳトランジスタ１３が導通し、
内部電源電位ＶＣＣＳが基準電位ＶＲＥＦよりも高いと
きはＰチャネルＭＯＳトランジスタ１３が非導通にな
り、内部電源電位ＶＣＣＳが基準電位ＶＲＥＦに保持さ
れる。ただし、小さな貫通電流Ｉｓ１（ただし、Ｉｓ１
＜Ｉｓ２）が流れるので、内部電源電位ＶＣＣＳの変化
に対するＶＤＣ１ａの応答性が低下する一方、ＶＤＣ１
ａにおける消費電流が小さくてすむ。なお、信号ＶＤＣ
ＯＮは信号φＡＣＴが「Ｈ」レベルになったことに応じ
て「Ｈ」レベルになるので、信号ＶＤＣＯＮ，φＡＣＴ
がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになること
はない。他のＶＤＣ１ｂ〜１ｄもＶＤＣ１ａと同じ構成
である。

【００３２】ＶＤＣ２ａは、図３に示すように、Ｐチャ
ネルＭＯＳトランジスタ２０〜２３、ＮチャネルＭＯＳ
トランジスタ２４〜２６およびノードＮ２０，Ｎ２１，
Ｎ２３，Ｎ２４を含み、ＭＯＳトランジスタ２０，２
１，２４〜２６は差動増幅器２７を構成する。Ｐチャネ
ルＭＯＳトランジスタ２０〜２３、ＮチャネルＭＯＳト
ランジスタ２４〜２６およびノードＮ２０，Ｎ２１，Ｎ
２３，Ｎ２４は、ＶＤＣ１ａのＰチャネルＭＯＳトラン
ジスタ１０〜１３、ＮチャネルＭＯＳトランジスタ１４
〜１６およびノードＮ１０，Ｎ１１，Ｎ１３，Ｎ１４と
同様に接続される。ノードＮ２３は、ＶＤＣ２ａの出力
ノードとなる。

【００３３】信号ＶＤＣＯＮが非活性化レベルの「Ｌ」
レベルの場合は、ＰチャネルＭＯＳトランジスタ２２が
導通するとともにＮチャネルＭＯＳトランジスタ２６は
非導通になり、ＶＤＣ２ａが非活性化される。信号ＶＤ
ＣＯＮが活性化レベルの「Ｈ」レベルの場合は、Ｐチャ
ネルＭＯＳトランジスタ２２が非導通になるとともにＮ
チャネルＭＯＳトランジスタ２６は導通し、ＶＤＣ２ａ
が活性化される。内部電源電位ＶＣＣＩが基準電位ＶＲ
ＥＦよりも低いときはＰチャネルＭＯＳトランジスタ２
３が導通し、内部電源電位ＶＣＣＩが基準電位ＶＲＥＦ
よりも高いときはＰチャネルＭＯＳトランジスタ２３が
非導通になり、内部電源電位ＶＣＣＩが基準電位ＶＲＥ
Ｆに保持される。ＮチャネルＭＯＳトランジスタ２６に
流れる貫通電流Ｉｄ０（Ｉｄ０＜Ｉｓ２）は比較的小さ
いので、内部電源電位ＶＣＣＩの変化に対するＶＤＣ２
ａの応答性は比較的低い一方、ＶＤＣ２ａにおける消費
電流は小さくなる。他のＶＤＣ２ｂ〜２ｄもＶＤＣ２ａ
と同じ構成である。

【００３４】図１に戻って、メモリマット３は、複数の
センスアンプ帯ＳＡと、それらの各間に配置されたメモ
リアレイＭＡとを含む。メモリアレイＭＡは、図４に示
すように、行列状に配列された複数のメモリセルＭＣ
と、各行に対応して設けられたワード線ＷＬと、各列に
対応して設けられたビット線対ＢＬ，／ＢＬとを含む。
各メモリセルＭＣは、アクセス用のＮチャネルＭＯＳト
ランジスタと情報記録用のキャパシタとを含む周知のも
のである。ワード線ＷＬは、行デコーダ４の出力を伝達
し、選択された行のメモリセルＭＣを活性化させる。ビ
ット線対ＢＬ，／ＢＬは、選択されたメモリセルＭＣと
データ信号の入出力を行なう。

【００３５】センスアンプ帯ＳＡは、データ入出力線対
ＩＯ，／ＩＯ（ＩＯＰ）と、各列に対応して設けられた
列選択ゲート３１、センスアンプ３２およびイコライザ
３３とを含む。列選択ゲート３１は、ビット線対ＢＬ，
／ＢＬとデータ入出力線対ＩＯ，／ＩＯとの間に接続さ
れた１対のＮチャネルＭＯＳトランジスタを含む。各列
選択ゲート３１の１対のＮチャネルＭＯＳトランジスタ
のゲートは、列選択線ＣＳＬを介して列デコーダ５に接
続される。列デコーダ５によって列選択線ＣＳＬが選択
レベルの「Ｈ」レベル（内部電源電位ＶＳＳＩ）に立上
げられると１対のＮチャネルＭＯＳトランジスタが導通
し、ビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，
／ＩＯとが結合される。

【００３６】センスアンプ３２は、センスアンプ活性化
信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」
レベルになったことに応じて、ビット線対ＢＬ，／ＢＬ
間の微小電位差を内部電源電圧ＶＣＣＳに増幅する。イ
コライザ３３は、ビット線イコライズ信号ＢＬＥＱが活
性化レベルの「Ｈ」レベルになったことに応じて、ビッ
ト線対ＢＬ，／ＢＬの電位をビット線電位ＶＢＬ（＝Ｖ
ＣＣＳ／２）にイコライズする。

【００３７】図１に戻って、制御回路７は、内部電源電
位ＶＣＣ（ＶＣＣ＜ＥＸＶＣＣ）によって駆動され、複
数ビットの信号を含む外部制御信号ＣＮＴおよび複数ビ
ットの信号を含む外部アドレス信号ＡＤＤに従って、種
々の内部信号ＶＤＣＯＮ，φＡＣＴ，…を生成してｅＤ
ＲＡＭ全体を制御するとともに、行アドレス信号ＲＡ０
〜ＲＡｉおよび列アドレス信号ＣＡ０〜ＣＡｉを生成し
てそれぞれ行デコーダ４および列デコーダ５に与える。

【００３８】行デコーダ４は、内部電源電位ＶＣＣによ
って駆動され、行アドレス信号ＲＡ０〜ＲＡｉに従って
複数のワード線ＷＬのうちのいずれかのワード線ＷＬを
選択し、そのワード線ＷＬを選択レベルの「Ｈ」レベル
にする。列デコーダ５は、内部電源電位ＶＣＣＩによっ
て駆動され、列アドレス信号ＣＡ０〜ＣＡｉに従って複
数の列選択線ＣＳＬのうちのいずれかの列選択線ＣＳＬ
を選択し、その列選択線ＣＳＬを選択レベルの「Ｈ」レ
ベルにする。データ入出力バッファ６は、メモリマット
３に含まれる複数のデータ入出力線対ＩＯＰと結合さ
れ、メモリマット３と外部との間でデータＤＱ１〜ＤＱ
ｎ（ただし、ｎは自然数である）の入出力を行なう。

【００３９】図５は、図１〜図４に示したｅＤＲＡＭの
読出（書込）動作時におけるＶＤＣ１ａ〜１ｄ，２ａ〜
２ｄの貫通電流Ｉを示すタイムチャートである。以下、
この図５に従って、このｅＤＲＡＭの動作について説明
する。

【００４０】読出動作時においては、まず外部制御信号
ＣＮＴによってアクティブコマンドＡＣＴが入力され、
信号ＶＤＣＯＮ，φＡＣＴがともに活性化レベルの
「Ｈ」レベルになる。これにより、図２のＮチャネルＭ
ＯＳトランジスタ１６，１７および図３のＮチャネルＭ
ＯＳトランジスタ２６が導通して貫通電流ＩはＩ＝Ｉｄ
＋Ｉｓｓ＋Ｉｓ＝（Ｉｄ０＋Ｉｓ１＋Ｉｓ２）×４とな
り、応答性の高い内部電源電位ＶＣＣＳ，ＶＣＣＩが生
成される。内部電源電位ＶＣＣＳ，ＶＣＣＩは、それぞ
れセンスアンプ帯ＳＡおよび列デコーダ５に与えられ
る。

【００４１】次に、ビット線イコライズ信号ＢＬＥＱが
「Ｌ」レベルに立下げられ、イコライザ３３が非活性化
されてビット線対ＢＬ，／ＢＬのイコライズが停止され
る。次いで行デコーダ４によって行アドレス信号ＲＡ０
〜ＲＡｉに対応する行のワード線ＷＬが選択レベルの
「Ｈ」レベルに立上げられ、その行のメモリセルＭＣの
ＮチャネルＭＯＳトランジスタが導通する。これによ
り、ビット線ＢＬ，／ＢＬの電位は、活性化されたメモ
リセルＭＣのキャパシタの電荷量に応じて微小量だけ変
化する。

【００４２】次いで、センスアンプ活性化信号ＳＥ，／
ＳＥはそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとな
り、センスアンプ３２が活性化される。ビット線ＢＬの
電位がビット線／ＢＬの電位よりも微小量だけ高いと
き、ビット線ＢＬの電位が「Ｈ」レベル（内部電源電位
ＶＣＣＳ）まで引上げられ、ビット線／ＢＬの電位が
「Ｌ」レベル（接地電位ＧＮＤ）まで引下げられる。逆
に、ビット線／ＢＬの電位がビット線ＢＬの電位よりも
微小量だけ高いとき、ビット線／ＢＬの電位が「Ｈ」レ
ベルまで引上げられ、ビット線ＢＬの電位が「Ｌ」レベ
ルまで引下げられる。ビット線対ＢＬ，／ＢＬ間の電位
差が内部電源電位ＶＣＣＳまで増幅された後は内部電源
電位ＶＣＣＳの消費量が小さくなるので、信号φＡＣＴ
が非活性化レベルの「Ｌ」レベルになって図２のＮチャ
ネルＭＯＳトランジスタ１７が非導通になり、ＶＤＣ１
ａ〜１ｄ，２ａ〜２ｄの貫通電流ＩはＩ＝Ｉｄ＋Ｉｓｓ
＝（Ｉｄ０＋Ｉｓ１）×４となる。

【００４３】信号φＡＣＴが非活性化レベルの「Ｌ」レ
ベルになる直前またはその後に、外部制御信号ＣＮＴに
よってリードコマンドＲＥＡＤが入力され、列デコーダ
５によって列アドレス信号ＣＡ０〜ＣＡｉに対応する列
の列選択線ＣＳＬが選択レベルの「Ｈ」レベル（内部電
源電位ＶＳＳＩ）に立上げられ、その列の列選択ゲート
３１が導通する。選択された列のビット線対ＢＬ，／Ｂ
ＬのデータＱｎは、列選択ゲート３１およびデータ入出
力線対ＩＯ，／ＩＯを介してデータ入出力バッファ６に
与えられ、データ入出力バッファ６によって外部に出力
される。

【００４４】アクティブコマンドＡＣＴが１回入力され
た後、リードコマンドＲＥＡＤは１回または２回以上入
力される。信号φＡＣＴが「Ｌ」レベルになった後にリ
ードコマンドＲＥＡＤの入力を待機している状態は、ア
クティブスタンバイ状態と呼ばれる。

【００４５】次に、外部制御信号ＣＮＴによってプリチ
ャージコマンドＰＲＥが入力されると、信号ＶＤＣＯＮ
が非活性化レベルの「Ｌ」レベルになって図２のＮチャ
ネルＭＯＳトランジスタ１６および１７のＮチャネルＭ
ＯＳトランジスタ２６は非導通になり、貫通電流Ｉが遮
断されてＶＤＣ１ａ〜１ｄ，２ａ〜２ｄが非活性化され
る。また、選択レベルの「Ｈ」レベルにされていたワー
ド線ＷＬが非選択レベルの「Ｌ」レベルにされ、そのワ
ード線ＷＬに対応する各メモリセルＭＣが非活性化され
る。次いで信号ＳＥ，／ＳＥがそれぞれ「Ｌ」レベルお
よび「Ｈ」レベルになってセンスアンプ３２が非活性化
され、さらに、信号ＢＬＥＱが「Ｌ」レベルになってイ
コライザ３３が活性化されて各ビット線対ＢＬ，／ＢＬ
がビット線電位ＶＢＬにイコライズされる。

【００４６】書込動作時においては、読出動作時と同様
に、まず外部制御信号ＣＮＴによってアクティブコマン
ドＡＣＴが入力され、所定期間だけ貫通電流ＩがＩ＝
（Ｉｄ０＋Ｉｓ１＋Ｉｓ２）×４になった後にＩ＝（Ｉ
ｄ０＋Ｉｓ１）×４となる。この間に、１本のワード線
ＷＬが選択レベルの「Ｈ」レベルにされ、センスアンプ
３２が活性化されて各ビット線対ＢＬ，／ＢＬ間の電位
差が内部電源電圧ＶＣＣＳに増幅される。

【００４７】信号φＡＣＴが非性化レベルの「Ｌ」レベ
ルになる直前またはその後に、外部制御信号ＣＮＴによ
ってライトコマンドＷＲＴが入力され、列デコーダ５に
よって列アドレス信号ＣＡ０〜ＣＡｉに応じた列の列選
択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられ、
その列の列選択ゲート３１が導通する。

【００４８】データ入出力バッファ６は、外部からの書
込データＤｎをデータ入出力線対ＩＯＰを介して選択さ
れた列のビット線対ＢＬ，／ＢＬに与える。書込データ
Ｄｎは、ビット線対ＢＬ，／ＢＬ間の電位差として与え
られる。選択されたメモリセルＭＣのキャパシタには、
ビット線対ＢＬまたは／ＢＬの電位に応じた量の電荷が
蓄えられる。次いで、選択レベルの「Ｈ」レベルにされ
ていた列選択線ＣＳＬが非選択レベルの「Ｌ」レベルに
されて１回のデータ書込が終了する。

【００４９】アクティブコマンドＡＣＴが１回入力され
た後、ライトコマンドＷＲＴは１回または２回以上入力
される。信号φＡＸＴが「Ｌ」レベルになった後にライ
トコマンドＷＲＴの入力を待機している状態をアクティ
ブスタンバイ状態と呼ばれる。

【００５０】次に、外部制御信号ＣＮＴによってプリチ
ャージコマンドＰＲＥが入力されると、ＶＤＣ１ａ〜１
ｄ，２ａ〜２ｄが非活性化され、選択レベルの「Ｈ」レ
ベルにされていたワード線ＷＬが非選択レベルの「Ｌ」
レベルにされ、センスアンプ３２が非活性化され、イコ
ライザ３３が活性化されて書込動作が終了する。

【００５１】この実施の形態１では、センスアンプ帯Ｓ
Ａ用のＶＤＣ１ａ〜１ｄと列デコーダ５用のＶＤＣ２ａ
〜２ｄと別々に設け、センスアンプ３２の増幅動作に必
要な時間だけＶＤＣ１ａ〜１ｄの差動増幅器１８の貫通
電流を最大値にし、他の期間は必要最小限の値にする。
したがって、ＶＤＣ８１ａ〜８１ｄの差動増幅器９７の
貫通電流をセンスアンプの増幅動作時に必要な一定値に
設定していた従来に比べ、ＶＤＣ１ａ〜１ｄ，２ａ〜２
ｄの貫通電流の平均値を小さくすることができ、ｅＤＲ
ＡＭの低消費電力化を図ることができる。

【００５２】［実施の形態２］図６は、この発明の実施
の形態２によるｅＤＲＡＭの要部を示すブロック図であ
って、図１の上部領域と対比される図である。図６にお
いて、このｅＤＲＡＭが図１〜図５で説明したｅＤＲＡ
Ｍと異なる点は、ＶＤＣ２ａ〜２ｃのＮチャネルＭＯＳ
トランジスタ２６のゲートに信号ＶＤＣＯＮの代わりに
信号φＲＷが与えられている点である。信号φＲＷは、
リードコマンドＲＥＡＤが入力されて１回の読出動作が
行なわれる期間と、ライトコマンドＷＲＴが入力されて
１回の書込動作が行なわれる期間との両方の期間に活性
化レベルの「Ｈ」レベルになる信号である。

【００５３】図７は、このｅＤＲＡＭのＶＤＣ１ａ〜１
ｄ，２ａ〜２ｄにおける貫通電流Ｉを示すタイムチャー
トである。アクティブコマンドＡＣＴが入力されると、
信号ＶＤＣＯＮ，φＡＣＴがともに活性化レベルの
「Ｈ」レベルになってＶＤＣ１ａ〜１ｄの貫通電流が
（Ｉｓ１＋Ｉｓ２）×４＝Ｉｓｓ＋Ｉｓになるととも
に、ＶＤＣ２ｄの貫通電流がＩｄ０となり、ＶＤＣ１ａ
〜１ｄ，２ａ〜２ｄの総貫通電流ＩはＩ＝Ｉｄ０＋（Ｉ
ｓ１＋Ｉｓ２）×４＝Ｉｄ０＋Ｉｓｓ＋Ｉｓとなる。

【００５４】このとき、リードコマンドＲＥＡＤまたは
ライトコマンドＷＲＴが入力されると、信号φＲＷが活
性化レベルの「Ｈ」レベルになってＶＤＣ２ａ〜２ｃが
活性化され、ＶＤＣ１ａ〜１ｄ，２ａ〜２ｄの総貫通電
流ＩはＩ＝（Ｉｄ０＋Ｉｓ１＋Ｉｓ２）×４＝Ｉｄ＋Ｉ
ｓｓ＋Ｉｓとなる。アクティブスタンバイ状態では、信
号ＡＣＴ，φＲＷがともに「Ｌ」レベルになり、ＶＤＣ
１ａ〜１ｄの貫通電流がＩｓ１×４＝Ｉｓｓになるとと
もにＶＤＣ２ａ〜２ｄのうちのＶＤＣ２ｄにのみ貫通電
流Ｉｄ０が流れ、ＶＤＣ１ａ〜１ｄ，２ａ〜２ｄの総貫
通電流ＩａｓはＩａｓ＝Ｉｄ０＋Ｉｓ１×４＝Ｉｄ０＋
Ｉｓｓとなる。他の構成および動作は、実施の形態１の
ｅＤＲＡＭと同じであるので、その説明は繰返さない。

【００５５】この実施の形態２では、列デコーダ５用に
４つのＶＤＣ２ａ〜２ｄを設け、列デコーダ５の列選択
動作に必要な時間だけ４つのＶＤＣ２ａ〜２ｄを活性化
させ、他の期間は１つのＶＤＣ２ｄのみを活性化させ
る。したがって、４つのＶＤＣ２ａ〜２ｄを同時に活性
化／非活性化させていた実施の形態１に比べ、ＶＤＣ２
ａ〜２ｄの貫通電流の平均値を小さくすることができ
る。

【００５６】［実施の形態３］図８は、この発明の実施
の形態３によるｅＤＲＡＭの要部を示すブロック図であ
って、図１の上部領域と対比される図である。図８にお
いて、このｅＤＲＡＭが実施の形態１のｅＤＲＡＭと異
なる点は、ＶＤＣ２ａ〜２ｄがＶＤＣ３５ａ〜３５ｄで
置換されている点である。

【００５７】ＶＤＣ３５ａは、図９に示すように、ＶＤ
Ｃ２ａのＮチャネルＭＯＳトランジスタ２６をＮチャネ
ルＭＯＳトランジスタ３６，３７で置換したものであ
る。ＭＯＳトランジスタ２０，２１，２４，２５，３
６，３７は、差動増幅器３８を構成する。ＮチャネルＭ
ＯＳトランジスタ３６，３７はノードＮ２４と接地電位
ＧＮＤのラインとの間に並列接続され、各々のゲートは
それぞれ信号ＶＤＣＯＮ，φＲＷを受ける。信号ＶＤＣ
ＯＮが活性化レベルの「Ｈ」レベルになるとＮチャネル
ＭＯＳトランジスタ３６は導通し、ＮチャネルＭＯＳト
ランジスタ３６に貫通電流Ｉｄ１が流れる。信号φＲＷ
が活性化レベルの「Ｈ」レベルになるとＮチャネルＭＯ
Ｓトランジスタ３７が導通し、ＮチャネルＭＯＳトラン
ジスタ３７に貫通電流Ｉｄ２が流れる。他のＶＤＣ３５
ｂ〜３５ｄもＶＤＣ３５ａと同じ構成である。

【００５８】図１０は、このｅＤＲＡＭのＶＤＣ１ａ〜
１ｄ，３５ａ〜３５ｄにおける貫通電流Ｉを示すタイム
チャートである。アクティブコマンドＡＣＴが入力され
ると、信号ＶＤＣＯＮ，φＡＣＴがともに活性化レベル
の「Ｈ」レベルになってＶＤＣ１ａ〜１ｄの貫通電流が
（Ｉｓ１＋Ｉｓ２）×４＝Ｉｓｓ＋Ｉｓになるとともに
ＶＤＣ３５ａ〜３５ｄの貫通電流がＩｄ１×４＝Ｉｄｓ
となり、ＶＤＣ１ａ〜１ｄ，３５ａ〜３５ｄの総貫通電
流ＩはＩ＝（Ｉｄ１＋Ｉｓ１＋Ｉｓ２）×４＝Ｉｄｓ＋
Ｉｓｓ＋Ｉｓとなる。

【００５９】このとき、リードコマンドＲＥＡＤまたは
ライトコマンドＷＲＴが入力されると、信号φＲＷが活
性化レベルの「Ｈ」レベルになってＶＤＣ３５ａ〜３５
ｄの貫通電流が（Ｉｄ１＋Ｉｄ２）×４＝Ｉｄｓ＋Ｉｄ
となり、ＶＤＣ１ａ〜１ｄ，３５ａ〜３５ｄの総貫通電
流ＩはＩ＝（Ｉｄ１＋Ｉｄ２＋Ｉｓ１＋Ｉｓ２）×４＝
Ｉｄｓ＋Ｉｄ＋Ｉｓｓ＋Ｉｓとなる。アクティブスタン
バイ状態では、信号φＡＣＴ，φＲＷがともに「Ｌ」レ
ベルになり、ＶＤＣ１ａ〜１ｄの貫通電流がＩｓ１×４
＝Ｉｓｓになるとともに、ＶＤＣ３５ａ〜３５ｄの貫通
電流がＩｄ１×４＝Ｉｄｓになり、ＶＤＣ１ａ〜１ｄ，
３５ａ〜３５ｄの総貫通電流ＩａｓはＩａｓ＝Ｉｄｓ＋
Ｉｓｓとなる。

【００６０】この実施の形態３では、列デコーダ５の列
選択動作に必要な時間だけ列デコーダ５用のＶＤＣ３５
ａ〜３５ｄの差動増幅器３８の貫通電流を最大値にし、
他の期間は必要最小限の値にする。したがって、ＶＤＣ
２ａ〜２ｄの差動増幅器２７の貫通電流を列デコーダ５
の列選択動作に必要な一定値に設定していた実施の形態
１に比べ、列デコーダ５用のＶＤＣ３５ａ〜３５ｄの貫
通電流の平均値を小さくすることができる。

【００６１】［実施の形態４］図１１は、この発明の実
施の形態４によるｅＤＲＡＭのレイアウトを示す図であ
る。このｅＤＲＡＭの全体構成は、図１〜図５で説明し
たｅＤＲＡＭと同じである。このｅＤＲＡＭでは、セン
スアンプ帯ＳＡ用のＶＤＣ１ａ〜１ｄと列デコーダ５用
のＶＤＣ２ａ〜２ｄとが別々に設けられているので、Ｖ
ＤＣ１ａ〜１ｄ用のデカップリング容量４０とＶＤＣ２
ａ〜２ｄ用のデカップリング容量４１とを別々に設ける
ことができる。ここで、デカップリング容量４０，４１
は、それぞれ、ＶＤＣ１ａ〜１ｄの出力ノードおよびＶ
ＤＣ２ａ〜２ｄの出力ノードと接地電位ＧＮＤのライン
との間に接続され、ＶＤＣ１ａ〜１ｄの出力電位ＶＣＣ
ＳおよびＶＤＣ２ａ〜２ｄの出力電位ＶＣＣＩの安定化
を図るものである。ＶＤＣ１ａ〜１ｄ用のデカップリン
グ容量４０は、メモリマット３内の複数のセンスアンプ
帯ＳＡに分散して配置される。ＶＤＣ２ａ〜２ｄ用のデ
カップリング容量４１は、メモリマット３と列デコーダ
５の間の領域に配置される。

【００６２】この実施の形態４では、ＶＤＣ１ａ〜１
ｄ，２ａ〜２ｄ用のデカップリング容量４０，４１をそ
れぞれの負荷であるセンスアンプ帯ＳＡおよび列デコー
ダ５の近傍に分散配置するので、ＶＤＣ８１ａ〜８１ｄ
用のデカップリング容量を集中配置していた従来に比
べ、より小さな容量値で電圧降下を抑制することがで
き、レイアウト面積が小さくてすむ。

【００６３】［実施の形態５］図１２は、この発明の実
施の形態５によるｅＤＲＡＭのレイアウトを示す図であ
る。このｅＤＲＡＭの全体構成は、図１〜図５で説明し
たｅＤＲＡＭと同じである。このｅＤＲＡＭでは、ＶＤ
Ｃ１ａ〜１ｄ用のデカップリング容量４０は、メモリマ
ット３内の空き領域であるクロス領域とメモリマット３
の外周部とに分散配置される。ＶＤＣ２ａ〜２ｄ用のデ
カップリング容量４１は、メモリマット３と列デコーダ
５の間の領域に列デコーダ５に隣接して配置される。

【００６４】ここで、クロス領域について説明する。図
１３は、メモリマット３の要部のレイアウトを示す図で
ある。図１３において、このメモリマット３ではいわゆ
る分割ワード線方式が採用されている。各メモリアレイ
ＭＡは複数のメモリブロックＭＢに分割され、各センス
アンプ帯ＳＡはメモリブロックＭＢと同数のセンスブロ
ックＳＢに分割される。各センスブロックＳＢは、列方
向に隣接する２つのメモリブロックＭＢ間に配置され
る。各メモリブロックＭＢに対応してサブ行デコーダＳ
ＲＤが設けられる。各サブ行デコーダＳＲＤは対応する
メモリブロックＭＢの行方向一方側に配置される。隣接
する２つのセンスブロックＳＢ，ＳＢと隣接する２つの
サブ行デコーダＳＲＤ，ＳＲＤとの間に空き領域ができ
る。この空き領域をクロス領域ＣＡという。

【００６５】この実施の形態５でも、実施の形態４と同
じ効果が得られる。 ［実施の形態６］図１４は、この発明の実施の形態６に
よるｅＤＲＡＭのレイアウトを示す図である。このｅＤ
ＲＡＭの全体構成は、図１〜図５で説明したｅＤＲＡＭ
と同じである。このｅＤＲＡＭでは、センスアンプ帯Ｓ
Ａ用のＶＤＣ１ａ〜１ｄはメモリマット３の一方側に配
置され、行デコーダ５用のＶＤＣ２ａ〜２ｄはメモリマ
ット３の他方側にメモリマット３と行デコーダ５の間に
配置される。

【００６６】この実施の形態６では、列デコーダ５用の
ＶＤＣ２ａ〜２ｄを列デコーダ５の近傍に配置したの
で、ＶＤＣ２ａ〜２ｄと列デコーダ５の間の配線におけ
る電圧降下を小さくすることができる。したがって、Ｖ
ＤＣ２ａ〜２ｄのドライバトランジスタ２３のサイズを
小さくすることができ、またデカップリング容量の容量
値を小さくすることができるので、レイアウト面積が小
さくてすむ。

【００６７】［実施の形態７］図１５は、この発明の実
施の形態７によるｅＤＲＡＭの要部を示すブロック図で
ある。図１５において、このｅＤＲＡＭでは基準電位発
生回路４５およびバッファ４６，４７が設けられる。基
準電位発生回路４５は、外部電源電位ＥＸＶＣＣに基づ
いて基準電位ＶＲＥＦを生成する。バッファ４６は、基
準電位発生回路４５で生成された基準電位ＶＲＥＦに基
づいて基準電位ＶＲＥＦ１を生成しセンスアンプ帯ＳＡ
用のＶＤＣ１ａ〜１ｄに与える。バッファ４７は、基準
電位発生回路４５で生成された基準電位ＶＲＥＦに基づ
いて基準電位ＶＲＥＦ２を生成し列デコーダ５用のＶＤ
Ｃ２ａ〜２ｄに与える。

【００６８】バッファ４６は、図１６に示すように、Ｐ
チャネルＭＯＳトランジスタ５０，５１、ＮチャネルＭ
ＯＳトランジスタ５２〜５４およびキャパシタ５５を含
む。ＰチャネルＭＯＳトランジスタ５０，５１は、それ
ぞれ外部電源電位ＥＸＶＣＣのラインとノードＮ５０，
Ｎ５１との間に接続され、各々のゲートがともにノード
Ｎ５０に接続される。ＰチャネルＭＯＳトランジスタ５
０，５１は、カレントミラー回路を構成する。Ｎチャネ
ルＭＯＳトランジスタ５２はノードＮ５０とＮ５２の間
に接続され、そのゲートは基準電位ＶＲＥＦを受ける。
ＮチャネルＭＯＳトランジスタ５３はノードＮ５１とＮ
５２の間に接続され、そのゲートはノードＮ５１に接続
される。ＮチャネルＭＯＳトランジスタ５４はノードＮ
５２と接地電位ＧＮＤのラインとの間に接続され、その
ゲートはバイアス電位ＶＢを受ける。ＮチャネルＭＯＳ
トランジスタ５４は、定電流源を構成する。キャパシタ
５５は、ノードＮ５１と接地電位ＧＮＤのラインとの間
に接続され、ノードＮ５１の電位を安定化させる。

【００６９】ＮチャネルＭＯＳトランジスタ５２には、
基準電位ＶＲＥＦに応じた値の電流が流れる。Ｎチャネ
ルＭＯＳトランジスタ５２とＰチャネルＭＯＳトランジ
スタ５０は直列接続され、ＰチャネルＭＯＳトランジス
タ５０と５１はカレントミラー回路を構成するので、Ｍ
ＯＳトランジスタ５２，５０，５１には同じ値の電流が
流れる。ノードＮ５１の電位ＶＲＥＦ１が基準電位ＶＲ
ＥＦよりも高くなるとＮチャネルＭＯＳトランジスタ５
３の抵抗値が低くなってＶＲＥＦ１が下降し、ノードＮ
５１の電位ＶＲＥＦ１が基準電位ＶＲＥＦよりも低くな
るとＮチャネルＭＯＳトランジスタ５３の抵抗値が高く
なってＶＲＥＦ１が上昇する。したがって、ＶＲＥＦ１
＝ＶＲＥＦとなる。バッファ４７も、バッファ４６と同
じ構成である。

【００７０】この実施の形態７では、センスアンプ帯Ｓ
Ａ用のＶＤＣ１ａ〜１ｄと列デコーダ５用のＶＤＣ２ａ
〜２ｄとで基準電位発生回路４５を共用するので、ＶＤ
Ｃ１ａ〜１ｄ用の基準電位発生回路とＶＤＣ２ａ〜２ｄ
用の基準電位発生回路と別々に設けた場合に比べてレイ
アウト面積が小さくてすむ。また、バッファ４６，４７
も設けたので、ＶＤＣ１ａ〜１ｄおよびＶＤＣ２ａ〜２
ｄのうちの一方のＶＤＣで発生したノイズが他方のＶＤ
Ｃに伝達するのを防止することができる。

【００７１】なお、バッファ４６，４７のＰＮ比を変え
ることにより、ＶＤＣ１ａ〜１ｄ用の基準電位ＶＲＥＦ
１とＶＤＣ２ａ〜２ｄ用の基準電位ＶＲＥＦ２とを互い
に異なるレベルにすることができる。

【００７２】［実施の形態８］図１７は、この発明の実
施の形態８によるｅＤＲＡＭの要部を示すブロック図で
あって、図１５と対比される図である。このｅＤＲＡＭ
が図１５のｅＤＲＡＭと異なる点は、バッファ４６，４
７がそれぞれローパスフィルタ５６，５７で置換されて
いる点である。

【００７３】ローパスフィルタ５６は図１８に示すよう
に、入力ノード５６ａと出力ノード５６ｂの間に接続さ
れた抵抗素子５８と、出力ノード５６ｂと接地電位ＧＮ
Ｄのラインとの間に接続されたキャパシタ５９とを含
む。直流電位である基準電位ＶＲＥＦは、抵抗素子５８
を通過してＶＤＣ１ａ〜１ｄに伝達される。ＶＤＣ１ａ
〜１ｄで発生したノイズはキャパシタ５９を介して接地
電位ＧＮＤのラインに吸収される。ローパスフィルタ５
７も、ローパスフィルタ５６と同じ構成である。

【００７４】この実施の形態８でも、実施の形態７と同
じ効果が得られる。今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。

【００７５】

【発明の効果】以上のように、この発明に係る半導体記
憶装置では、外部電源電位に基づいてセンスアンプ用の
第１の内部電源電位を生成する第１の電位発生回路と、
外部電源電位に基づいて列選択回路用の第２の内部電源
電位を生成する第２の電位発生回路とが設けられ、第１
および第２の電位発生回路のうちの少なくとも一方は、
その出力電位の変化に対する応答性が活性化期間におい
て制御可能になっている。したがって、第１および／ま
たは第２の内部電源電位の消費電流が大きい期間は第１
および／または第２の電位発生回路の応答性を高め、そ
れ以外の期間は応答性を低くすることにより、第１およ
び／または第２の電位発生回路の消費電流を小さくする
ことができ、半導体記憶装置の消費電流を小さくするこ
とができる。

【００７６】好ましくは、第１の電位発生回路は、外部
電源電位のラインと第１の内部電源電位のラインとの間
に接続された第１のトランジスタと、第１の基準電位と
第１の内部電源電位とを比較し、比較結果に基づいて第
１のトランジスタの導通状態を制御するための第１の差
動増幅器とを含み、第２の電位発生回路は、外部電源電
位のラインと第２の内部電源電位のラインとの間に接続
された第２のトランジスタと、第１の基準電位と第２の
内部電源電位とを比較し、比較結果に基づいて第２のト
ランジスタの導通状態を制御するための第２の差動増幅
器とを含み、第１および第２の電位発生回路の応答性
は、それぞれ第１および第２の差動増幅器の駆動電流に
応じて高くなり、第１および第２の差動増幅器のうちの
少なくとも一方は、その駆動電流が制御可能になってい
る。この場合は、第１および第２の電位発生回路を容易
に構成できる。

【００７７】また好ましくは、さらに、第１の基準電位
を生成するための第３の電位発生回路と、それぞれ第３
の電位発生回路で生成された第１の基準電位を第１およ
び第２の差動増幅器に伝達させる第１および第２のバッ
ファ回路とが設けられる。この場合は、第１および第２
の差動増幅器のうちのいずれか一方で発生したノイズが
他方に伝達するのを防止することができる。

【００７８】また好ましくは、さらに、第１の基準電位
を生成するための第３の電位発生回路と、それぞれ第３
の電位発生回路の出力ノードと第１および第２の差動増
幅器の一方入力ノードとの間に接続され、第１の基準電
位を伝達させるとともにノイズを除去するための第１お
よび第２のフィルタ回路とが設けられる。この場合も、
第１および第２の差動増幅器のうちのいずれか一方で発
生したノイズが他方に伝達するのを防止することができ
る。

【００７９】また好ましくは、複数のセンスアンプ、行
選択回路、第１の電位発生回路および第２の電位発生回
路は、アクティブ命令が入力されたことに応じて活性化
され、列選択回路は、アクティブ命令が入力された後に
リード命令およびライト命令のうちのいずれか一方の命
令が入力されたことに応じて予め定められた時間だけ活
性化される。この場合は、複数のセンスアンプ、行選択
回路、第１の電位発生回路、第２の電位発生回路および
列選択回路の活性化／非活性化を容易に制御できる。

【００８０】また好ましくは、第１の電位発生回路の応
答性は、制御可能になっていて、アクティブ命令が入力
されてから複数のセンスアンプの増幅動作に必要な時間
は比較的高いレベルに設定され、その時間の経過後は比
較的低いレベルに設定される。この場合は、複数のセン
スアンプの増幅動作に必要な時間だけ第１の電位発生回
路の消費電流が大きくなり、他の期間は第１の電位発生
回路の消費電流が小さくなるので、全期間で平均すると
第１の電位発生回路の消費電流は従来よりも小さくな
る。

【００８１】また好ましくは、第２の電位発生回路の応
答性は、制御可能になっていて、列選択回路が活性化さ
れる予め定められた時間は比較的高いレベルに設定さ
れ、予め定められた時間以外の期間は比較的低いレベル
に設定される。この場合は、列選択回路が活性化される
期間だけ第２の電位発生回路の消費電流が大きくなり、
他の期間は第２の電位発生回路の消費電流が小さくなる
ので、全期間で平均すると第２の電位発生回路の消費電
流が従来よりも小さくなる。

【００８２】また好ましくは、第２の電位発生回路は複
数設けられ、列選択回路が活性化される予め定められた
時間は複数の第２の電位発生回路のすべてが活性化さ
れ、予め定められた時間以外の期間は複数の第２の電位
発生回路のうちのいずれかの第２の電位発生回路のみが
活性化される。この場合は、複数の第２の電位発生回路
全体としての応答性を容易に制御することができる。

【００８３】また好ましくは、さらに、複数のセンスア
ンプの近傍に配置されて第１の内部電源電位のラインと
第２の基準電位のラインとの間に接続され、第１の内部
電源電位を安定化させるための第１のキャパシタと、列
選択回路の近傍に配置されて第２の内部電源電位のライ
ンと第２の基準電位のラインとの間に接続され、第２の
内部電源電位を安定化させるための第２のキャパシタと
が設けられる。この場合は、第１および第２の内部電源
電位の安定化を図ることができる。また、第１のキャパ
シタを複数のセンスアンプの近傍に配置し、第２のキャ
パシタを列選択回路の近傍に配置したので、センスアン
プ用および列選択回路用の内部電源電位を１つの電位発
生回路で生成していた従来に比べ、より少ない容量値で
効果的に電圧降下を抑えることができ、レイアウト面積
が小さくてすむ。

【００８４】また好ましくは、メモリアレイ、複数の列
選択ゲート、複数のセンスアンプおよび行選択回路は複
数グループ設けられ、複数グループは行列状に配列され
てメモリマットを構成し、第１のキャパシタは、メモリ
マットの複数の空き領域およびメモリマットの周囲に分
散配置されている。この場合は、チップ表面の空き領域
の有効活用を図ることができ、レイアウト面積の縮小化
を図ることができる。

【００８５】また好ましくは、第２の電位発生回路は、
列選択回路の近傍に設けられている。この場合は、第２
の電位発生回路と列選択回路との間の配線による電圧降
下を小さくすることができるので、第２の電位発生回路
の電流供給能力が小さくてすむ。また、第２の内部電源
電位を安定化させるためのキャパシタの容量値が小さく
てすみ、レイアウト面積の縮小化を図ることができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるｅＤＲＡＭの
構成を示すブロック図である。

【図２】 図１に示したＶＤＣ１ａの構成を示す回路図
である。

【図３】 図１に示したＶＤＣ２ａの構成を示す回路図
である。

【図４】 図１に示したメモリマットの要部を示す回路
ブロック図である。

【図５】 図１〜図４に示したｅＤＲＡＭの読出（書
込）動作時におけるＶＤＣの貫通電流Ｉを示すタイムチ
ャートである。

【図６】 この発明の実施の形態２によるｅＤＲＡＭの
要部を示すブロック図である。

【図７】 図６に示したｅＤＲＡＭのＶＤＣの貫通電流
Ｉを示すタイムチャートである。

【図８】 この発明の実施の形態３によるｅＤＲＡＭの
要部を示すブロック図である。

【図９】 図８に示したＶＤＣ３５ａの構成を示す回路
図である。

【図１０】 図８および図９に示したｅＤＲＡＭのＶＤ
Ｃの貫通電流Ｉを示すタイムチャートである。

【図１１】 この発明の実施の形態４によるｅＤＲＡＭ
のレイアウトを示す図である。

【図１２】 この発明の実施の形態５によるｅＤＲＡＭ
のレイアウトを示す図である。

【図１３】 図１２に示したメモリマットの構成を示す
ブロック図である。

【図１４】 この発明の実施の形態６によるｅＤＲＡＭ
のレイアウトを示す図である。

【図１５】 この発明の実施の形態７によるｅＤＲＡＭ
の要部を示すブロック図である。

【図１６】 図１５に示したバッファの構成を示す回路
図である。

【図１７】 この発明の実施の形態８によるｅＤＲＡＭ
の要部を示すブロック図である。

【図１８】 図１７に示したフィルタの構成を示す回路
図である。

【図１９】 従来のＤＲＡＭの要部を示す回路ブロック
図である。

【図２０】 従来のｅＤＲＡＭの構成を示すブロック図
である。

【図２１】 図２０に示したＶＤＣの構成を示す回路図
である。

【図２２】 図２０および図２１に示したｅＤＲＡＭの
ＶＤＣの貫通電流Ｉを示すタイムチャートである。

【符号の説明】

１ａ〜１ｄ，２ａ〜２ｄ，３５ａ〜３５ｄ，７０，７
１，８１ａ〜８１ｄ ＶＤＣ、３，８２ メモリマッ
ト、ＳＡ センスアンプ帯、ＭＡ メモリアレイ、４，
７２，８３ 行デコーダ、５，７５，８４ 列デコー
ダ、６，７６，８５データ入出力バッファ、７，８６
制御回路、１０〜１３，２０〜２３，５０，５１，９０
〜９３ ＰチャネルＭＯＳトランジスタ、１４〜１７，
２４〜２６，３６，３７，５２〜５４，９４〜９６ Ｎ
チャネルＭＯＳトランジスタ、１８，２７，３８，９７
差動増幅器、ＭＣ メモリセル、ＷＬ ワード線、Ｂ
Ｌ，／ＢＬ ビット線対、ＩＯ，／ＩＯ データ入出力
線対、３１ 列選択ゲート、３２，７３ センスアン
プ、３３ イコライザ、４０ デカップリング容量、Ｍ
Ｂメモリブロック、ＳＢ センスブロック、ＳＲＤ サ
ブ行デコーダ、ＣＡ クロス領域、４６，４７ バッフ
ァ、５５，５９ キャパシタ、５６，５７ フィルタ、
５８ 抵抗素子。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 彰 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 森下 玄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 帶刀 恭彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 藤井 信行 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 岡本 真子 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内 Ｆターム(参考） 5B024 AA01 AA07 BA09 BA15 BA27 BA29 CA07 CA16 CA21

Claims (11)

【特許請求の範囲】
1. 【請求項１】 半導体記憶装置であって、 複数行複数列に配置された複数のメモリセルと、それぞ
   れ前記複数行に対応して設けられた複数のワード線と、
   それぞれ前記複数列に対応して設けられた複数のビット
   線対とを含むメモリアレイ、 前記複数のビット線対に共通に設けられたデータ入出力
   線対、 それぞれ前記複数のビット線対に対応して設けられ、各
   々が対応のビット線対と前記データ入出力線対との間に
   接続された複数の列選択ゲートと、 それぞれ前記複数のビット線対に対応して設けられ、各
   々が、第１の内部電源電位によって駆動され、対応のメ
   モリセルが活性化されて対応のビット線対間に生じた電
   位差を増幅するための複数のセンスアンプ、 第２の内部電源電位によって駆動され、行アドレス信号
   に従って前記複数のワード線のうちのいずれかのワード
   線を選択し、そのワード線を選択レベルにして対応の各
   メモリセルを活性化させる行選択回路、 列アドレス信号に従って前記複数のビット線対のうちの
   いずれかのビット線対を選択し、そのビット線対に対応
   する列選択ゲートを導通させる列選択回路、 前記データ入出力線対に接続され、前記列選択回路によ
   って選択されたビット線対を介して前記行選択回路によ
   って活性化されたメモリセルのデータの書込／読出を行
   なうためのデータ入出力回路、 外部電源電位に基づいて前記第１の内部電源電位を生成
   し前記複数のセンスアンプに与える第１の電位発生回
   路、および前記外部電源電位に基づいて前記第２の内部
   電源電位を生成し前記列選択回路に与える第２の電位発
   生回路を備え、 前記第１および第２の電位発生回路のうちの少なくとも
   一方は、その出力電位の変化に対する応答性が活性化期
   間において制御可能になっている、半導体記憶装置。
2. 【請求項２】 前記第１の電位発生回路は、 前記外部電源電位のラインと前記第１の内部電源電位の
   ラインとの間に接続された第１のトランジスタ、および
   第１の基準電位と前記第１の内部電源電位とを比較し、
   比較結果に基づいて前記第１のトランジスタの導通状態
   を制御するための第１の差動増幅器を含み、 前記第２の電位発生回路は、 前記外部電源電位のラインと前記第２の内部電源電位の
   ラインとの間に接続された第２のトランジスタ、および
   前記第１の基準電位と前記第２の内部電源電位とを比較
   し、比較結果に基づいて前記第２のトランジスタの導通
   状態を制御するための第２の差動増幅器を含み、 前記第１および第２の電位発生回路の応答性は、それぞ
   れ前記第１および第２の差動増幅器の駆動電流に応じて
   高くなり、 前記第１および第２の差動増幅器のうちの少なくとも一
   方は、その駆動電流が制御可能になっている、請求項１
   に記載の半導体記憶装置。
3. 【請求項３】 さらに、前記第１の基準電位を生成する
   ための第３の電位発生回路、およびそれぞれ前記第３の
   電位発生回路で生成された前記第１の基準電位を前記第
   １および第２の差動増幅器に伝達させる第１および第２
   のバッファ回路を備える、請求項２に記載の半導体記憶
   装置。
4. 【請求項４】 さらに、前記第１の基準電位を生成する
   ための第３の電位発生回路、およびそれぞれ前記第３の
   電位発生回路の出力ノードと前記第１および第２の差動
   増幅器の一方入力ノードとの間に接続され、前記第１の
   基準電位を伝達させるとともにノイズを除去するための
   第１および第２のフィルタ回路を備える、請求項２に記
   載の半導体記憶装置。
5. 【請求項５】 前記複数のセンスアンプ、前記行選択回
   路、前記第１の電位発生回路および前記第２の電位発生
   回路は、アクティブ命令が入力されたことに応じて活性
   化され、 前記列選択回路は、前記アクティブ命令が入力された後
   にリード命令およびライト命令のうちのいずれか一方の
   命令が入力されたことに応じて予め定められた時間だけ
   活性化される、請求項１から請求項４のいずれかに記載
   の半導体記憶装置。
6. 【請求項６】 前記第１の電位発生回路の応答性は、制
   御可能になっていて、前記アクティブ命令が入力されて
   から前記複数のセンスアンプの増幅動作に必要な時間は
   比較的高いレベルに設定され、その時間の経過後は比較
   的低いレベルに設定される、請求項５に記載の半導体記
   憶装置。
7. 【請求項７】 前記第２の電位発生回路の応答性は、制
   御可能になっていて、前記列選択回路が活性化される前
   記予め定められた時間は比較的高いレベルに設定され、
   前記予め定められた時間以外の期間は比較的低いレベル
   に設定される、請求項５または請求項６に記載の半導体
   記憶装置。
8. 【請求項８】 前記第２の電位発生回路は、複数設けら
   れ、 前記列選択回路が活性化される前記予め定められた時間
   は前記複数の第２の電位発生回路のすべてが活性化さ
   れ、前記予め定められた時間以外の期間は前記複数の第
   ２の電位発生回路のうちのいずれかの第２の電位発生回
   路のみが活性化される、請求項５または請求項６に記載
   の半導体記憶装置。
9. 【請求項９】 さらに、前記複数のセンスアンプの近傍
   に配置されて前記第１の内部電源電位のラインと第２の
   基準電位のラインとの間に接続され、前記第１の内部電
   源電位を安定化させるための第１のキャパシタ、および
   前記列選択回路の近傍に配置されて前記第２の内部電源
   電位のラインと前記第２の基準電位のラインとの間に接
   続され、前記第２の内部電源電位を安定化させるための
   第２のキャパシタを備える、請求項１から請求項８のい
   ずれかに記載の半導体記憶装置。
10. 【請求項１０】 前記メモリアレイ、前記複数の列選択
    ゲート、前記複数のセンスアンプおよび前記行選択回路
    は、複数グループ設けられ、 前記複数グループは、行列状に配列されてメモリマット
    を構成し、 前記第１のキャパシタは、前記メモリマットの複数の空
    き領域および前記メモリマットの周囲に分散配置されて
    いる、請求項９に記載の半導体記憶装置。
11. 【請求項１１】 前記第２の電位発生回路は、前記列選
    択回路の近傍に設けられている、請求項１から請求項１
    ０のいずれかに記載の半導体記憶装置。