JPH08273374A - 強誘電体記憶装置 - Google Patents
強誘電体記憶装置Info
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- JPH08273374A JPH08273374A JP7074137A JP7413795A JPH08273374A JP H08273374 A JPH08273374 A JP H08273374A JP 7074137 A JP7074137 A JP 7074137A JP 7413795 A JP7413795 A JP 7413795A JP H08273374 A JPH08273374 A JP H08273374A
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Abstract
(57)【要約】
【目的】タイミング設計が容易で、動作速度の高速化を
図れ、また面積の増大を防止でき、また製造歩留りの向
上を図れる強誘電体記憶装置を実現する。 【構成】ドレインが補助ビット線ＳＢＬ１（またはＳＢ
Ｌ２）に接続されたスイッチングトランジスタＳＴｒ１
と、一方の電極がヒューズＦ１を介してワード線ＷＬ１
に接続され、ヒューズＦ２を介してスイッチングトラン
ジスタＳＴｒ１のソースに接続された強誘電体キャパシ
タＳＦＣ１とからなる補助セルＳＣ１、並びにドレイン
が補助ビット線ＢＬ２（またはＢＬ１）に接続されたス
イッチングトランジスタＳＴｒ１と、一方の電極がヒュ
ーズＳＦ１を介してリファレンス用ワード線ＲＷＬ１に
接続され、ヒューズＳＦ２を介してスイッチングトラン
ジスタＳＴｒ１のソースに接続された強誘電体キャパシ
タＳＲＦＣ１とからなる補助セルＳＲＣ１により構成さ
れた補助セルアレイ２を設ける。
図れ、また面積の増大を防止でき、また製造歩留りの向
上を図れる強誘電体記憶装置を実現する。 【構成】ドレインが補助ビット線ＳＢＬ１（またはＳＢ
Ｌ２）に接続されたスイッチングトランジスタＳＴｒ１
と、一方の電極がヒューズＦ１を介してワード線ＷＬ１
に接続され、ヒューズＦ２を介してスイッチングトラン
ジスタＳＴｒ１のソースに接続された強誘電体キャパシ
タＳＦＣ１とからなる補助セルＳＣ１、並びにドレイン
が補助ビット線ＢＬ２（またはＢＬ１）に接続されたス
イッチングトランジスタＳＴｒ１と、一方の電極がヒュ
ーズＳＦ１を介してリファレンス用ワード線ＲＷＬ１に
接続され、ヒューズＳＦ２を介してスイッチングトラン
ジスタＳＴｒ１のソースに接続された強誘電体キャパシ
タＳＲＦＣ１とからなる補助セルＳＲＣ１により構成さ
れた補助セルアレイ２を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、強誘電体の分極反転を
利用した強誘電体記憶装置に関する。
利用した強誘電体記憶装置に関する。
【０００２】
【従来の技術】図５に示すようなヒステリシス特性を有
する強誘電体の分極反転を利用して、２値データを記憶
する強誘電体不揮発性メモリとしては、現在さまざまな
ものが提案されているが、その中で代表的なものとし
て、１つのスイッチングトランジスタと１つの強誘電体
キャパシタにより１ビットを構成するもの（１Ｔｒ−１
Ｃａｐ方式）、２つのスイッチングトランジスタと２つ
の強誘電体キャパシタにより１ビットを構成するもの
（２Ｔｒ−２Ｃａｐ方式という）との２種類が提案され
ている。以下に、１Ｔｒ−１Ｃａｐ方式を例に強誘電体
不揮発性メモリの基本的な回路構成について説明する。
する強誘電体の分極反転を利用して、２値データを記憶
する強誘電体不揮発性メモリとしては、現在さまざまな
ものが提案されているが、その中で代表的なものとし
て、１つのスイッチングトランジスタと１つの強誘電体
キャパシタにより１ビットを構成するもの（１Ｔｒ−１
Ｃａｐ方式）、２つのスイッチングトランジスタと２つ
の強誘電体キャパシタにより１ビットを構成するもの
（２Ｔｒ−２Ｃａｐ方式という）との２種類が提案され
ている。以下に、１Ｔｒ−１Ｃａｐ方式を例に強誘電体
不揮発性メモリの基本的な回路構成について説明する。
【０００３】図６は、１Ｔｒ−１Ｃａｐ方式を採用した
強誘電体不揮発性メモリの基本的な１ビット構成を示す
図である。このメモリセルＭＣ１は、図６に示すよう
に、ビット線ＢＬ１に対しドレインが接続されたｎチャ
ネルＭＯＳトランジスタからなるスイッチングトランジ
スタＴｒ１と、スイッチングトランジスタＴｒ１のソー
スに対し一方（第１）の電極が接続された強誘電体キャ
パシタＦＣ１によって１ビットが構成されており、スイ
ッチングトランジスタＴｒ１のゲートがワード線ＷＬ１
に接続され、強誘電体キャパシタＦＣ１の他方（第２）
の電極（プレート電極）がプレート線ＰＬに接続されて
いる。
強誘電体不揮発性メモリの基本的な１ビット構成を示す
図である。このメモリセルＭＣ１は、図６に示すよう
に、ビット線ＢＬ１に対しドレインが接続されたｎチャ
ネルＭＯＳトランジスタからなるスイッチングトランジ
スタＴｒ１と、スイッチングトランジスタＴｒ１のソー
スに対し一方（第１）の電極が接続された強誘電体キャ
パシタＦＣ１によって１ビットが構成されており、スイ
ッチングトランジスタＴｒ１のゲートがワード線ＷＬ１
に接続され、強誘電体キャパシタＦＣ１の他方（第２）
の電極（プレート電極）がプレート線ＰＬに接続されて
いる。
【０００４】そして、この１Ｔｒ−１Ｃａｐ方式を採用
した不揮発性メモリには、ビット線ＢＬ１と対をなすビ
ット線ＢＬ２にドレインが接続されたリファレンス用ス
イッチングトランジスタＲＴｒ１と、スイッチングトラ
ンジスタＲＴｒ１のソースに対し一方の電極が接続され
たリファレンス用強誘電体キャパシタＲＦＣ１によって
構成されるリファレンスセルＲＭＣ１が設けられ、スイ
ッチングトランジスタＲＴｒ１のゲートがリファレンス
用ワード線ＲＷＬ１に接続され、強誘電体キャパシタＲ
ＦＣ１の他方の電極がリファレンス用プレート線ＲＰＬ
に接続されている。なお、強誘電体は、分極変化の回数
が多くなると電極に発生する電荷が小さくなる劣化(Fat
igue) が起こる。そこで、リファレンスセルＲＣＭ１
は、常にデータ「０」を書き込み劣化が起こりにくいよ
うに制御される。
した不揮発性メモリには、ビット線ＢＬ１と対をなすビ
ット線ＢＬ２にドレインが接続されたリファレンス用ス
イッチングトランジスタＲＴｒ１と、スイッチングトラ
ンジスタＲＴｒ１のソースに対し一方の電極が接続され
たリファレンス用強誘電体キャパシタＲＦＣ１によって
構成されるリファレンスセルＲＭＣ１が設けられ、スイ
ッチングトランジスタＲＴｒ１のゲートがリファレンス
用ワード線ＲＷＬ１に接続され、強誘電体キャパシタＲ
ＦＣ１の他方の電極がリファレンス用プレート線ＲＰＬ
に接続されている。なお、強誘電体は、分極変化の回数
が多くなると電極に発生する電荷が小さくなる劣化(Fat
igue) が起こる。そこで、リファレンスセルＲＣＭ１
は、常にデータ「０」を書き込み劣化が起こりにくいよ
うに制御される。
【０００５】次に、１Ｔｒ−１Ｃａｐ方式を採用した不
揮発性メモリにおける動作を、データの読み出し動作を
例に、図７のタイミングチャートを参照しつつ説明す
る。
揮発性メモリにおける動作を、データの読み出し動作を
例に、図７のタイミングチャートを参照しつつ説明す
る。
【０００６】まず、図示しない列制御系によりビット線
ＢＬ１，ＢＬ２に「０」Ｖが印加され、その後オープン
とされる。そして、図示しない行制御系であるローデコ
ーダによりワード線ＷＬ１に（Ｖ CC＋αＶ、たとえばα
は１Ｖ）が印加される。これにより、スイッチングトラ
ンジスタＴｒ１が導通状態となる。同様に、リファンレ
ス用ワード線ＲＷＬ１に（ＶCC＋１Ｖ）が印加される。
これにより、スイッチングトランジスタＲＴｒ１が導通
状態となる。なお、ワード線ＷＬ１，ＲＷＬ１の設定レ
ベルを（ＶCC＋１Ｖ）としたのは、スイッチングトラン
ジスタのしきい値電圧Ｖｔｈが１Ｖ以下であることか
ら、「＋１Ｖ」してトランジスタによる電圧降下を防ぐ
ためであり、この電圧は、図示しない昇圧回路により、
たとえば内部信号に基づいて生成され、図示しないロー
デコーダを介して印加される。
ＢＬ１，ＢＬ２に「０」Ｖが印加され、その後オープン
とされる。そして、図示しない行制御系であるローデコ
ーダによりワード線ＷＬ１に（Ｖ CC＋αＶ、たとえばα
は１Ｖ）が印加される。これにより、スイッチングトラ
ンジスタＴｒ１が導通状態となる。同様に、リファンレ
ス用ワード線ＲＷＬ１に（ＶCC＋１Ｖ）が印加される。
これにより、スイッチングトランジスタＲＴｒ１が導通
状態となる。なお、ワード線ＷＬ１，ＲＷＬ１の設定レ
ベルを（ＶCC＋１Ｖ）としたのは、スイッチングトラン
ジスタのしきい値電圧Ｖｔｈが１Ｖ以下であることか
ら、「＋１Ｖ」してトランジスタによる電圧降下を防ぐ
ためであり、この電圧は、図示しない昇圧回路により、
たとえば内部信号に基づいて生成され、図示しないロー
デコーダを介して印加される。
【０００７】そして、ワード線ＷＬ１，ＲＷＬ１と略同
様の立ち上げタイミング、あるいは図７に示すように、
一定のタイミングをおいてプレート線ＰＬおよびＲＰＬ
に電源電圧ＶCCが所定時間印加される。これにより、強
誘電体キャパシタＦＣ１およびＲＦＣ２の分極状態に従
ってビット線ＢＬ１およびＢＬ２の電位が変化する。そ
して、リファレンスセルＲＭＣ１が接続されたビット線
ＢＬ２の電位とメモリセルＭＣ１が接続されたビット線
ＢＬ１の分極状態に応じた電位との差が、図示しないセ
ンスアンプにより検出される。なお、リファレンスセル
ＲＭＣ１は分極反転させずに使用されるため、再書き込
み動作に入らないように、すなわち「０」データを書き
込むために、リファレンス用ワード線ＲＷＬ１はリファ
レンス用プレート線ＲＰＬよりも早いタイミングで０Ｖ
に立ち下がるように設定される。すなわち、スイッチン
グトランジスタＲＴｒ１が非導通状態になった後に、リ
ファレンス用プレート線ＲＰＬが０Ｖに立ち下げられ
る。
様の立ち上げタイミング、あるいは図７に示すように、
一定のタイミングをおいてプレート線ＰＬおよびＲＰＬ
に電源電圧ＶCCが所定時間印加される。これにより、強
誘電体キャパシタＦＣ１およびＲＦＣ２の分極状態に従
ってビット線ＢＬ１およびＢＬ２の電位が変化する。そ
して、リファレンスセルＲＭＣ１が接続されたビット線
ＢＬ２の電位とメモリセルＭＣ１が接続されたビット線
ＢＬ１の分極状態に応じた電位との差が、図示しないセ
ンスアンプにより検出される。なお、リファレンスセル
ＲＭＣ１は分極反転させずに使用されるため、再書き込
み動作に入らないように、すなわち「０」データを書き
込むために、リファレンス用ワード線ＲＷＬ１はリファ
レンス用プレート線ＲＰＬよりも早いタイミングで０Ｖ
に立ち下がるように設定される。すなわち、スイッチン
グトランジスタＲＴｒ１が非導通状態になった後に、リ
ファレンス用プレート線ＲＰＬが０Ｖに立ち下げられ
る。
【０００８】通常のメモリセルＭＣ１側では、データ読
み出し後、上述した再書き込みを行うため、リファレン
ス用プレート線ＲＰＬとほぼ同時に０Ｖに立ち下げた後
に、ワード線ＷＬ１が（ＶCC＋１Ｖ）から０Ｖに立ち下
げられる。これにより、スイッチングトランジスタＴｒ
１が非導通状態となり、読み出し動作が終了する。
み出し後、上述した再書き込みを行うため、リファレン
ス用プレート線ＲＰＬとほぼ同時に０Ｖに立ち下げた後
に、ワード線ＷＬ１が（ＶCC＋１Ｖ）から０Ｖに立ち下
げられる。これにより、スイッチングトランジスタＴｒ
１が非導通状態となり、読み出し動作が終了する。
【０００９】また、図８は１Ｔｒ−１Ｃａｐ方式を採用
した不揮発性メモリにおける書き込み動作時のタイミン
グチャートを示している。データ書き込みは、図８に示
すようなワード線ＷＬおよびプレート線ＰＬの制御が行
われて、１つの強誘電体キャパシタの分極状態を、図８
に示すヒステリシス曲線におけるＣ点（状態０）または
Ａ点（状態１）に設定することにより、１ビットの書き
込みが行われる。この場合も、ワード線ＷＬ１へは、ス
イッチングトランジスタによる電圧降下を防ぐためであ
り、図示しない昇圧回路により、たとえば内部信号に基
づいて生成された（ＶCC＋１Ｖ）の信号が、図示しない
ローデコーダを介して印加される。
した不揮発性メモリにおける書き込み動作時のタイミン
グチャートを示している。データ書き込みは、図８に示
すようなワード線ＷＬおよびプレート線ＰＬの制御が行
われて、１つの強誘電体キャパシタの分極状態を、図８
に示すヒステリシス曲線におけるＣ点（状態０）または
Ａ点（状態１）に設定することにより、１ビットの書き
込みが行われる。この場合も、ワード線ＷＬ１へは、ス
イッチングトランジスタによる電圧降下を防ぐためであ
り、図示しない昇圧回路により、たとえば内部信号に基
づいて生成された（ＶCC＋１Ｖ）の信号が、図示しない
ローデコーダを介して印加される。
【００１０】
【発明が解決しようとする課題】ところで、上述した図
６の回路では、ワード線用駆動電圧を昇圧する回路は、
たとえば複数のノード間をそれぞれＭＯＳトランジスタ
で接続し、たとえば内部パルス信号を、ゲート絶縁膜を
有する半導体キャパシタに印加させてその容量結合によ
り順次に昇圧するように構成される。
６の回路では、ワード線用駆動電圧を昇圧する回路は、
たとえば複数のノード間をそれぞれＭＯＳトランジスタ
で接続し、たとえば内部パルス信号を、ゲート絶縁膜を
有する半導体キャパシタに印加させてその容量結合によ
り順次に昇圧するように構成される。
【００１１】しかしながら、外部からの信号に直接同期
させたパルス信号を用いずに、内部パルス信号を用いて
いることから、ずれ等の発生を防止するためのタイミン
グ調整に時間がかかり、動作の高速化に限界があった。
また、複数の半導体キャパシタに相補的なレベルをとる
パルス信号を順次に印加する必要があり、そのタイミン
グ制御が複雑で、また、メモリセルの強誘電体キャパシ
タとは異なる構成を有することから製造工程も複雑とな
る。さらに、複数のキャパシタを要することから回路面
積の増大を招くという問題がある。
させたパルス信号を用いずに、内部パルス信号を用いて
いることから、ずれ等の発生を防止するためのタイミン
グ調整に時間がかかり、動作の高速化に限界があった。
また、複数の半導体キャパシタに相補的なレベルをとる
パルス信号を順次に印加する必要があり、そのタイミン
グ制御が複雑で、また、メモリセルの強誘電体キャパシ
タとは異なる構成を有することから製造工程も複雑とな
る。さらに、複数のキャパシタを要することから回路面
積の増大を招くという問題がある。
【００１２】加えて、強誘電体不揮発性メモリにあっ
て、ＤＲＡＭ等の半導体メモリと同様に、製造歩留りを
向上させるため、欠陥メモリセルを救済する予備的な補
助メモリセルをあらかじめメモリアレイ内に配置する、
いわゆる冗長回路を装備する必要がある。
て、ＤＲＡＭ等の半導体メモリと同様に、製造歩留りを
向上させるため、欠陥メモリセルを救済する予備的な補
助メモリセルをあらかじめメモリアレイ内に配置する、
いわゆる冗長回路を装備する必要がある。
【００１３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、タイミング設計が容易で、動作
速度の高速化を図れ、また面積の増大を防止でき、また
製造歩留りの向上を図れる強誘電体記憶装置を提供する
ことにある。
のであり、その目的は、タイミング設計が容易で、動作
速度の高速化を図れ、また面積の増大を防止でき、また
製造歩留りの向上を図れる強誘電体記憶装置を提供する
ことにある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、少なくとも、第１および第２の電極と両
電極間に配置された強誘電体を有し、両電極への印加電
圧に応じた強誘電体の分極の方向によって２値データを
記憶する強誘電体キャパシタと、ワード線に印加される
駆動信号レベルに応じてビット線と強誘電体キャパシタ
の第１の電極とを作動的に接続するスイッチングトラン
ジスタとからなるメモリセルを有する強誘電体記憶装置
であって、第１および第２の電極と両電極間に配置され
た強誘電体とからなる補助用強誘電体キャパシタと、上
記ワード線に印加される駆動信号レベルに応じて補助用
ビット線と強誘電体キャパシタの第１の電極側とを作動
的に接続する補助用スイッチングトランジスタと、上記
補助用強誘電体キャパシタの第１の電極と上記ワード線
との間に設けられ両者間の電気的な接続状態を選択的に
解除できる第１の接続素子と、上記補助用強誘電体キャ
パシタの第１の電極と上記スイッチングトランジスタと
の間に設けられ両者間の電気的な接続状態を選択的に解
除できる第２の接続素子とからなる補助用セルを有す
る。
め、本発明は、少なくとも、第１および第２の電極と両
電極間に配置された強誘電体を有し、両電極への印加電
圧に応じた強誘電体の分極の方向によって２値データを
記憶する強誘電体キャパシタと、ワード線に印加される
駆動信号レベルに応じてビット線と強誘電体キャパシタ
の第１の電極とを作動的に接続するスイッチングトラン
ジスタとからなるメモリセルを有する強誘電体記憶装置
であって、第１および第２の電極と両電極間に配置され
た強誘電体とからなる補助用強誘電体キャパシタと、上
記ワード線に印加される駆動信号レベルに応じて補助用
ビット線と強誘電体キャパシタの第１の電極側とを作動
的に接続する補助用スイッチングトランジスタと、上記
補助用強誘電体キャパシタの第１の電極と上記ワード線
との間に設けられ両者間の電気的な接続状態を選択的に
解除できる第１の接続素子と、上記補助用強誘電体キャ
パシタの第１の電極と上記スイッチングトランジスタと
の間に設けられ両者間の電気的な接続状態を選択的に解
除できる第２の接続素子とからなる補助用セルを有す
る。
【００１５】また、本発明の強誘電体記憶装置では、上
記補助セルがワード線方向に少なくとも２列配置され
る。
記補助セルがワード線方向に少なくとも２列配置され
る。
【００１６】また、本発明の強誘電体記憶装置では、少
なくとも上記補助セルの第１の接続素子による電気的な
接続状態が解除された場合に、上記補助ビット線を活性
化させる手段を有し、また、欠陥のあるメモリセルが接
続されたビット線を不活性化する手段を有する。
なくとも上記補助セルの第１の接続素子による電気的な
接続状態が解除された場合に、上記補助ビット線を活性
化させる手段を有し、また、欠陥のあるメモリセルが接
続されたビット線を不活性化する手段を有する。
【００１７】
【作用】本発明の強誘電体記憶装置によれば、補助セル
の第２の接続素子の電気的な接続状態が解除されると、
補助セルの強誘電体キャパシタの第１の電極は第１の接
続素子を介してワード線と電気的に接続される。この状
態で、動作時にワード線にたとえば電源電圧が供給され
ると、補助セルの強誘電体キャパシタの第１の電極に電
源電圧が印加される。そして、強誘電体キャパシタの第
２の電極にたとえば電源電圧が印加されると、強誘電体
キャパシタの通してワード線のレベルが電源電圧レベル
から（電源電圧＋α）のレベルに昇圧される。すなわ
ち、この場合の補助セルは、昇圧セルとして機能する。
の第２の接続素子の電気的な接続状態が解除されると、
補助セルの強誘電体キャパシタの第１の電極は第１の接
続素子を介してワード線と電気的に接続される。この状
態で、動作時にワード線にたとえば電源電圧が供給され
ると、補助セルの強誘電体キャパシタの第１の電極に電
源電圧が印加される。そして、強誘電体キャパシタの第
２の電極にたとえば電源電圧が印加されると、強誘電体
キャパシタの通してワード線のレベルが電源電圧レベル
から（電源電圧＋α）のレベルに昇圧される。すなわ
ち、この場合の補助セルは、昇圧セルとして機能する。
【００１８】また、たとえば、通常のメモリセルに欠陥
があった場合には、同じワード線に接続されている補助
セルの第１の接続素子の電気的な接続状態が解除され
る。これにより、補助セルはメモリセルと等価な構成と
なる。そして、この補助セルが接続された補助用ビット
線が活性化され、欠陥のあるメモリセルが接続されたビ
ット線は不活性化され、選択が禁止される。すなわち、
この場合の補助セルは冗長セルとして機能する。
があった場合には、同じワード線に接続されている補助
セルの第１の接続素子の電気的な接続状態が解除され
る。これにより、補助セルはメモリセルと等価な構成と
なる。そして、この補助セルが接続された補助用ビット
線が活性化され、欠陥のあるメモリセルが接続されたビ
ット線は不活性化され、選択が禁止される。すなわち、
この場合の補助セルは冗長セルとして機能する。
【００１９】したがって、補助セルがたとえば２列設け
られている場合には、一の列が昇圧セルとして用いら
れ、他の列が冗長セルとして用いられる。
られている場合には、一の列が昇圧セルとして用いら
れ、他の列が冗長セルとして用いられる。
【００２０】
【実施例】図１は、本発明に係る１Ｔｒ−１Ｃａｐ方式
を採用した強誘電体不揮発性メモリの基本的な１ビット
構成を示す回路図であって、従来例を示す図６と同一構
成部分は同一符号をもって表している。すなわち、１は
メモリセルアレイ、２は補助セルアレイ、３はローデコ
ーダ、ＭＣ１はメモリセル、ＲＭＣ１はリファレンスセ
ル、ＳＣ１は補助セル、ＳＲＣ１は補助リファレンスセ
ル、ＢＬ１，ＢＬ２はビット線、ＳＢＬ１，ＳＢＬ２は
補助用ビット線、ＷＬ１はワード線、ＰＬはプレート
線、ＲＷＬ１はリファレンス用ワード線、ＲＰＬはリフ
ァレンス用プレート線、Ｆ１，ＳＦ１は第１の接続素子
としてのヒューズ、Ｆ２，ＳＦ２は第２の接続素子とし
てのヒューズ、Ｆ３は第３の接続素子としてのヒュー
ズ、Ｎ１，Ｎ２、ＳＮ１，ＳＮ２はｎチャネルＭＯＳト
ランジスタからなる選択用トランジスタ、Ｒ１は抵抗素
子をそれぞれ示している。
を採用した強誘電体不揮発性メモリの基本的な１ビット
構成を示す回路図であって、従来例を示す図６と同一構
成部分は同一符号をもって表している。すなわち、１は
メモリセルアレイ、２は補助セルアレイ、３はローデコ
ーダ、ＭＣ１はメモリセル、ＲＭＣ１はリファレンスセ
ル、ＳＣ１は補助セル、ＳＲＣ１は補助リファレンスセ
ル、ＢＬ１，ＢＬ２はビット線、ＳＢＬ１，ＳＢＬ２は
補助用ビット線、ＷＬ１はワード線、ＰＬはプレート
線、ＲＷＬ１はリファレンス用ワード線、ＲＰＬはリフ
ァレンス用プレート線、Ｆ１，ＳＦ１は第１の接続素子
としてのヒューズ、Ｆ２，ＳＦ２は第２の接続素子とし
てのヒューズ、Ｆ３は第３の接続素子としてのヒュー
ズ、Ｎ１，Ｎ２、ＳＮ１，ＳＮ２はｎチャネルＭＯＳト
ランジスタからなる選択用トランジスタ、Ｒ１は抵抗素
子をそれぞれ示している。
【００２１】メモリセルアレイ１は、メモリセルＭＣ１
がｍ行ｎ列のマトリクス状に配列されており、各列のメ
モリセルのスイッチングトランジスタＴｒ１は対をなす
ビット線に交互に接続される。また、各列毎にリファレ
ンスセルＲＭＣ１が設けれられる。実際には、スイッチ
ングトランジスタＲＴｒがビット線ＢＬ２に接続される
リファレンスセルＲＭＣ１と、図示しないがスイッチン
グトランジスタがビット線ＢＬ２と対をなすビット線Ｂ
Ｌ１に接続されたリファレンスセルが設けられる。
がｍ行ｎ列のマトリクス状に配列されており、各列のメ
モリセルのスイッチングトランジスタＴｒ１は対をなす
ビット線に交互に接続される。また、各列毎にリファレ
ンスセルＲＭＣ１が設けれられる。実際には、スイッチ
ングトランジスタＲＴｒがビット線ＢＬ２に接続される
リファレンスセルＲＭＣ１と、図示しないがスイッチン
グトランジスタがビット線ＢＬ２と対をなすビット線Ｂ
Ｌ１に接続されたリファレンスセルが設けられる。
【００２２】補助セルアレイ２は、各行毎に、ドレイン
が補助用ビット線ＳＢＬ１（またはＳＢＬ２）に接続さ
れたスイッチングトランジスタＳＴｒ１と、一方の電極
がヒューズＦ１を介してワード線ＷＬに接続されるとと
もに、ヒューズＦ２を介してスイッチングトランジスタ
ＳＴｒ１のソースに接続された強誘電体キャパシタＳＦ
Ｃ１とからなる補助セルＳＣ１、並びにドレインが補助
用ビット線ＢＬ２（またはＢＬ１）に接続されたスイッ
チングトランジスタＳＴｒ１と、一方の電極がヒューズ
ＳＦ１を介してリファレンス用ワード線ＲＷＬ１に接続
されるとともに、ヒューズＳＦ２を介してスイッチング
トランジスタＳＴｒ１のソースに接続された強誘電体キ
ャパシタＳＲＦＣ１とからなる補助セルＳＲＣ１により
構成され、これらが、たとえば１列または２列設けられ
る。そして、各行における強誘電体キャパシタＳＦＣ
１、ＳＲＦＣ１の他方の電極（プレート電極）は、通常
のメモリセルＭＣ、リファレンスセルＲＭＣと同じプレ
ート線ＰＬ，ＲＰＬにそれぞれ接続されている。
が補助用ビット線ＳＢＬ１（またはＳＢＬ２）に接続さ
れたスイッチングトランジスタＳＴｒ１と、一方の電極
がヒューズＦ１を介してワード線ＷＬに接続されるとと
もに、ヒューズＦ２を介してスイッチングトランジスタ
ＳＴｒ１のソースに接続された強誘電体キャパシタＳＦ
Ｃ１とからなる補助セルＳＣ１、並びにドレインが補助
用ビット線ＢＬ２（またはＢＬ１）に接続されたスイッ
チングトランジスタＳＴｒ１と、一方の電極がヒューズ
ＳＦ１を介してリファレンス用ワード線ＲＷＬ１に接続
されるとともに、ヒューズＳＦ２を介してスイッチング
トランジスタＳＴｒ１のソースに接続された強誘電体キ
ャパシタＳＲＦＣ１とからなる補助セルＳＲＣ１により
構成され、これらが、たとえば１列または２列設けられ
る。そして、各行における強誘電体キャパシタＳＦＣ
１、ＳＲＦＣ１の他方の電極（プレート電極）は、通常
のメモリセルＭＣ、リファレンスセルＲＭＣと同じプレ
ート線ＰＬ，ＲＰＬにそれぞれ接続されている。
【００２３】また、メモリアレイ１の各ビット線対ＢＬ
１，ＢＬ２にはトランジスタＮ１，Ｎ２が接続され、両
トランジスタＮ１，Ｎ２のゲートはヒューズＦ３の一端
側に接続されているとともに、抵抗素子Ｒ１を介して接
地されている。そして、ヒューズＦ３の他端側は選択信
号Ｙの入力線に接続されている。ヒューズＦ３が切断さ
れていないときは、選択信号Ｙがハイレベルで入力され
たときに、トランジスタＮ１，Ｎ２が導通状態とる。同
様に、補助セルアレイ２の補助ビット線対ＳＢＬ１，Ｓ
ＢＬ２にはトランジスタＳＮ１，ＳＮ２が接続され、両
トランジスタＳＮ１，ＳＮ２のゲートは選択信号ＳＹの
入力線に接続されている。この選択信号ＳＹは、たとえ
ば補助セルＳＣ、ＲＳＣがメモリセルとしてではなく昇
圧セルとして用いられるときはローレベルで入力され、
メモリセルとして用いられるときにはハイレベルで入力
される。
１，ＢＬ２にはトランジスタＮ１，Ｎ２が接続され、両
トランジスタＮ１，Ｎ２のゲートはヒューズＦ３の一端
側に接続されているとともに、抵抗素子Ｒ１を介して接
地されている。そして、ヒューズＦ３の他端側は選択信
号Ｙの入力線に接続されている。ヒューズＦ３が切断さ
れていないときは、選択信号Ｙがハイレベルで入力され
たときに、トランジスタＮ１，Ｎ２が導通状態とる。同
様に、補助セルアレイ２の補助ビット線対ＳＢＬ１，Ｓ
ＢＬ２にはトランジスタＳＮ１，ＳＮ２が接続され、両
トランジスタＳＮ１，ＳＮ２のゲートは選択信号ＳＹの
入力線に接続されている。この選択信号ＳＹは、たとえ
ば補助セルＳＣ、ＲＳＣがメモリセルとしてではなく昇
圧セルとして用いられるときはローレベルで入力され、
メモリセルとして用いられるときにはハイレベルで入力
される。
【００２４】本装置は、ローデコーダ３の前段に従来の
ような昇圧回路は設けられていない。そのため、出荷前
等に以下の操作が行われる。たとえば補助セルアレイ２
が、図２に示すように、ａ列およびｂ列の２列で構成さ
れているとすると、第ａ列の各行の補助セルＳＣ１およ
びＳＲＣ１のヒューズＦ２、ＳＦ２を切断して、強誘電
体キャパシタＳＦＣ１、ＳＲＦＣ１の一方の電極をワー
ド線ＷＬ１、ＲＷＬ１に接続させて、昇圧回路と等価な
機能を持たせる。この場合、たとえば選択信号ＳＹａ，
ＳＹｂは、ローレベルに保持されてトランジスタＳＮ１
ａ，ＳＮ２ａ、ＳＮ１ｂ，ＳＮ２ｂは非導通状態に制御
される。
ような昇圧回路は設けられていない。そのため、出荷前
等に以下の操作が行われる。たとえば補助セルアレイ２
が、図２に示すように、ａ列およびｂ列の２列で構成さ
れているとすると、第ａ列の各行の補助セルＳＣ１およ
びＳＲＣ１のヒューズＦ２、ＳＦ２を切断して、強誘電
体キャパシタＳＦＣ１、ＳＲＦＣ１の一方の電極をワー
ド線ＷＬ１、ＲＷＬ１に接続させて、昇圧回路と等価な
機能を持たせる。この場合、たとえば選択信号ＳＹａ，
ＳＹｂは、ローレベルに保持されてトランジスタＳＮ１
ａ，ＳＮ２ａ、ＳＮ１ｂ，ＳＮ２ｂは非導通状態に制御
される。
【００２５】このようにヒューズＦ２、ＳＦ２が切断さ
れた補助セルＳＣ１およびＳＲＣ１がワード線ＷＬ１、
ＲＷＬ１の昇圧機能を有することを図３を参照しつつ説
明する。ワード線ＷＬ１はローデコーダ３のＣＭＯＳ回
路３０の出力ノードに接続されており、ＣＭＯＳ回路３
０のｐチャネルＭＯＳトランジスタ３１のゲートおよび
ｎチャネルＭＯＳトランジスタ３２のゲートに信号ＩＮ
が入力される。ここで、ワード線ＷＬ１が選択されて信
号ＩＮがローレベルでＣＭＯＳ回路３０に入力される
と、ｐチャネルＭＯＳトランジスタ３１が導通状態とな
り、ワード線ＷＬ１のレベルは接地レベルから電源電圧
ＶCCまで上昇する。これにより、補助セルＳＣ１の強誘
電体キャパシタＳＦＣ１の一方の電極に電源電圧ＶCCが
印加される。
れた補助セルＳＣ１およびＳＲＣ１がワード線ＷＬ１、
ＲＷＬ１の昇圧機能を有することを図３を参照しつつ説
明する。ワード線ＷＬ１はローデコーダ３のＣＭＯＳ回
路３０の出力ノードに接続されており、ＣＭＯＳ回路３
０のｐチャネルＭＯＳトランジスタ３１のゲートおよび
ｎチャネルＭＯＳトランジスタ３２のゲートに信号ＩＮ
が入力される。ここで、ワード線ＷＬ１が選択されて信
号ＩＮがローレベルでＣＭＯＳ回路３０に入力される
と、ｐチャネルＭＯＳトランジスタ３１が導通状態とな
り、ワード線ＷＬ１のレベルは接地レベルから電源電圧
ＶCCまで上昇する。これにより、補助セルＳＣ１の強誘
電体キャパシタＳＦＣ１の一方の電極に電源電圧ＶCCが
印加される。
【００２６】この状態で、プレート線ＰＬに電源電圧Ｖ
CCが供給され、補助セルＳＣ１の強誘電体キャパシタＳ
ＦＣ１のプレート電極に電源電圧ＶCCが印加されると、
強誘電体キャパシタＳＦＣ１を通してワード線ＷＬ１の
レベルがＶCCレベルから（Ｖ CC＋α）に昇圧される。こ
のように、読み出しあるいは書き込み動作等において、
選択されたワード線ＷＬ１、ＲＷＬ１は（ＶCC＋α）レ
ベルに昇圧されることから、同ワード線に接続されてい
るメモリセルアレイ１のスイッチングトランジスタＴｒ
１，ＲＴｒ１はしきい値電圧に基づく電圧降下が防止さ
れる。なお、この場合、強誘電体キャパシタＳＦＣ１を
通して押し上げられた電荷は、電源側に流れ込んでしま
うために、基板レベルをワード線と共通にする必要があ
る。
CCが供給され、補助セルＳＣ１の強誘電体キャパシタＳ
ＦＣ１のプレート電極に電源電圧ＶCCが印加されると、
強誘電体キャパシタＳＦＣ１を通してワード線ＷＬ１の
レベルがＶCCレベルから（Ｖ CC＋α）に昇圧される。こ
のように、読み出しあるいは書き込み動作等において、
選択されたワード線ＷＬ１、ＲＷＬ１は（ＶCC＋α）レ
ベルに昇圧されることから、同ワード線に接続されてい
るメモリセルアレイ１のスイッチングトランジスタＴｒ
１，ＲＴｒ１はしきい値電圧に基づく電圧降下が防止さ
れる。なお、この場合、強誘電体キャパシタＳＦＣ１を
通して押し上げられた電荷は、電源側に流れ込んでしま
うために、基板レベルをワード線と共通にする必要があ
る。
【００２７】また、通常のメモリセルＭＣ１に欠陥があ
った場合には、補助セルＳＣ１が冗長セルとして割り当
てられる。そのため、出荷前等に以下の操作が行われ
る。たとえば補助セルアレイ２がａ列およびｂ列の２列
で構成されているとすると、図４に示すように、第ａ列
の各行の補助セルＳＣ１およびＳＲＣ１のヒューズＦ
２、ＳＦ２を切断して、強誘電体キャパシタＳＦＣ１、
ＳＲＦＣ１の一方の電極をワード線ＷＬ１、ＲＷＬ１に
接続させて昇圧回路と等価な機能を持たせ、かつ、第ｂ
列の該当する行の補助セルＳＣ１のヒューズＦ１を切断
して、強誘電体キャパシタＳＦＣ１の一方の電極をスイ
ッチングトランジスタＳＴｒ１のソースに接続させ、同
様に、その列の補助セルＳＲＣ１ｂのヒューズＦ１を切
断して、強誘電体キャパシタＳＦＣ１の一方の電極をス
イッチングトランジスタＳＴｒ１のソースに接続させ
る。そして、この場合、たとえば選択信号ＳＹａは、ロ
ーレベルに保持されてトランジスタＳＮ１ａ，ＳＮ２ａ
は非導通状態に制御され，選択信号ＳＹｂは、ハイレベ
ルに保持されてトランジスタＳＮ１ｂ，ＳＮ２ｂは導通
状態に制御される。加えて、欠陥メモリセルが存在する
メモリセル列のヒューズＦ３が切断される。その結果、
トランジスタＮ１およびＮ２のゲートは抵抗素子Ｒ１を
介して接地線に接続されることから、両トランジスタＮ
１，Ｎ２は非導通状態に安定に保持され、そのメモリセ
ル列が非活性化状態に安定に保持される。
った場合には、補助セルＳＣ１が冗長セルとして割り当
てられる。そのため、出荷前等に以下の操作が行われ
る。たとえば補助セルアレイ２がａ列およびｂ列の２列
で構成されているとすると、図４に示すように、第ａ列
の各行の補助セルＳＣ１およびＳＲＣ１のヒューズＦ
２、ＳＦ２を切断して、強誘電体キャパシタＳＦＣ１、
ＳＲＦＣ１の一方の電極をワード線ＷＬ１、ＲＷＬ１に
接続させて昇圧回路と等価な機能を持たせ、かつ、第ｂ
列の該当する行の補助セルＳＣ１のヒューズＦ１を切断
して、強誘電体キャパシタＳＦＣ１の一方の電極をスイ
ッチングトランジスタＳＴｒ１のソースに接続させ、同
様に、その列の補助セルＳＲＣ１ｂのヒューズＦ１を切
断して、強誘電体キャパシタＳＦＣ１の一方の電極をス
イッチングトランジスタＳＴｒ１のソースに接続させ
る。そして、この場合、たとえば選択信号ＳＹａは、ロ
ーレベルに保持されてトランジスタＳＮ１ａ，ＳＮ２ａ
は非導通状態に制御され，選択信号ＳＹｂは、ハイレベ
ルに保持されてトランジスタＳＮ１ｂ，ＳＮ２ｂは導通
状態に制御される。加えて、欠陥メモリセルが存在する
メモリセル列のヒューズＦ３が切断される。その結果、
トランジスタＮ１およびＮ２のゲートは抵抗素子Ｒ１を
介して接地線に接続されることから、両トランジスタＮ
１，Ｎ２は非導通状態に安定に保持され、そのメモリセ
ル列が非活性化状態に安定に保持される。
【００２８】なお、上述の説明では、２列ある補助セル
のａ列側を昇圧系セルとして用い、ｂ列を冗長セルとし
て用いる場合を例に説明したが、これに限定されるもの
でないことはいうまでもない。また、図１に示すように
補助セルを１列のみ設けて、昇圧系セルとして用いる、
あるいは、従来と同様に、昇圧回路をべつに設け、冗長
セルとして用いる等、種々の態様が可能である。
のａ列側を昇圧系セルとして用い、ｂ列を冗長セルとし
て用いる場合を例に説明したが、これに限定されるもの
でないことはいうまでもない。また、図１に示すように
補助セルを１列のみ設けて、昇圧系セルとして用いる、
あるいは、従来と同様に、昇圧回路をべつに設け、冗長
セルとして用いる等、種々の態様が可能である。
【００２９】また、上記構成による読み出し動作、書き
込み動作は、昇圧動作以降においては従来と同様である
ため、ここではその説明を省略する。
込み動作は、昇圧動作以降においては従来と同様である
ため、ここではその説明を省略する。
【００３０】以上説明したように、本実施例によれば、
各行毎に、ドレインが補助用ビット線ＳＢＬ１（または
ＳＢＬ２）に接続されたスイッチングトランジスタＳＴ
ｒ１と、一方の電極がヒューズＦ１を介してワード線Ｗ
Ｌに接続されるとともに、ヒューズＦ２を介してスイッ
チングトランジスタＳＴｒ１のソースに接続された強誘
電体キャパシタＳＦＣ１とからなる補助セルＳＣ１、並
びにドレインが補助用ビット線ＢＬ２（またはＢＬ１）
に接続されたスイッチングトランジスタＳＴｒ１と、一
方の電極がヒューズＳＦ１を介してリファレンス用ワー
ド線ＲＷＬ１に接続されるとともに、ヒューズＳＦ２を
介してスイッチングトランジスタＳＴｒ１のソースに接
続された強誘電体キャパシタＳＲＦＣ１とからなる補助
セルＳＲＣ１により構成された補助セルアレイ２を、た
とえば２列設けらたので、補助セルに昇圧機能または冗
長機能を持たせることができる。その結果、タイミング
設計が容易で、動作速度の高速化を図れ、また面積の増
大を防止できる利点がある。また、メモリセルの強誘電
体キャパシタと同様の構成を有することから製造工程も
簡単となり、製造歩留りの向上を図ることができる。
各行毎に、ドレインが補助用ビット線ＳＢＬ１（または
ＳＢＬ２）に接続されたスイッチングトランジスタＳＴ
ｒ１と、一方の電極がヒューズＦ１を介してワード線Ｗ
Ｌに接続されるとともに、ヒューズＦ２を介してスイッ
チングトランジスタＳＴｒ１のソースに接続された強誘
電体キャパシタＳＦＣ１とからなる補助セルＳＣ１、並
びにドレインが補助用ビット線ＢＬ２（またはＢＬ１）
に接続されたスイッチングトランジスタＳＴｒ１と、一
方の電極がヒューズＳＦ１を介してリファレンス用ワー
ド線ＲＷＬ１に接続されるとともに、ヒューズＳＦ２を
介してスイッチングトランジスタＳＴｒ１のソースに接
続された強誘電体キャパシタＳＲＦＣ１とからなる補助
セルＳＲＣ１により構成された補助セルアレイ２を、た
とえば２列設けらたので、補助セルに昇圧機能または冗
長機能を持たせることができる。その結果、タイミング
設計が容易で、動作速度の高速化を図れ、また面積の増
大を防止できる利点がある。また、メモリセルの強誘電
体キャパシタと同様の構成を有することから製造工程も
簡単となり、製造歩留りの向上を図ることができる。
【００３１】なお、以上の説明においては、１Ｔｒ−１
Ｃａｐ方式を採用した強誘電体不揮発性メモリを例に説
明したが、本発明が２Ｔｒ−２Ｃａｐ方式を採用した強
誘電体不揮発性メモリに適用できることはいうまでもな
い。
Ｃａｐ方式を採用した強誘電体不揮発性メモリを例に説
明したが、本発明が２Ｔｒ−２Ｃａｐ方式を採用した強
誘電体不揮発性メモリに適用できることはいうまでもな
い。
【００３２】
【発明の効果】以上説明したように、本発明の強誘電体
記憶装置によれば、タイミング設計が容易で、動作速度
の高速化を図れ、また面積の増大を防止できる利点があ
る。また、メモリセルの強誘電体キャパシタと同様の構
成を有することから製造工程も簡単となり、製造歩留り
の向上を図ることができる。
記憶装置によれば、タイミング設計が容易で、動作速度
の高速化を図れ、また面積の増大を防止できる利点があ
る。また、メモリセルの強誘電体キャパシタと同様の構
成を有することから製造工程も簡単となり、製造歩留り
の向上を図ることができる。
【図１】本発明に係る１Ｔｒ−１Ｃａｐ方式を採用した
強誘電体不揮発性メモリの基本的な構成を示す回路図で
ある。
強誘電体不揮発性メモリの基本的な構成を示す回路図で
ある。
【図２】補助セルに昇圧機能を持たせる場合の説明図で
ある。
ある。
【図３】本発明に係る昇圧機能を説明するための図であ
る。
る。
【図４】補助セルに冗長機能を持たせる場合の説明図で
ある。
ある。
【図５】強誘電体キャパシタのヒステリシス特性を示す
図である。
図である。
【図６】１Ｔｒ−１Ｃａｐ方式を採用した強誘電体不揮
発性メモリの基本的な１ビット構成を示す図である。
発性メモリの基本的な１ビット構成を示す図である。
【図７】図６の回路の読み出し時における各端子に印加
される電位のタイミングチャートである。
される電位のタイミングチャートである。
【図８】図６の回路の書き込み時における各端子に印加
される電位のタイミングチャートである。
される電位のタイミングチャートである。
１…メモリセルアレイ ２…補助セルアレイ ３…ローデコーダ ＭＣ１…メモリセル ＲＭＣ１…リファレンスセル ＳＣ１…補助セル ＳＲＣ１…補助リファレンスセル ＢＬ１，ＢＬ２…ビット線 ＳＢＬ１，ＳＢＬ２…補助用ビット線 ＷＬ１…ワード線 ＰＬ…プレート線 ＲＷＬ１…リファレンス用ワード線 ＲＰＬ…リファレンス用プレート線 Ｆ１，ＳＦ１…第１の接続素子としてのヒューズ Ｆ２，ＳＦ２…第２の接続素子としてのヒューズ Ｆ３…第３の接続素子としてのヒューズ Ｎ１，Ｎ２、ＳＮ１，ＳＮ２…選択用トランジスタ Ｒ１…抵抗素子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (6)
- 【請求項１】 少なくとも、第１および第２の電極と両
電極間に配置された強誘電体を有し、両電極への印加電
圧に応じた強誘電体の分極の方向によって２値データを
記憶する強誘電体キャパシタと、ワード線に印加される
駆動信号レベルに応じてビット線と強誘電体キャパシタ
の第１の電極とを作動的に接続するスイッチングトラン
ジスタとからなるメモリセルを有する強誘電体記憶装置
であって、 第１および第２の電極と両電極間に配置された強誘電体
とからなる補助用強誘電体キャパシタと、上記ワード線
に印加される駆動信号レベルに応じて補助用ビット線と
強誘電体キャパシタの第１の電極側とを作動的に接続す
る補助用スイッチングトランジスタと、上記補助用強誘
電体キャパシタの第１の電極と上記ワード線との間に設
けられ両者間の電気的な接続状態を選択的に解除できる
第１の接続素子と、上記補助用強誘電体キャパシタの第
１の電極と上記スイッチングトランジスタとの間に設け
られ両者間の電気的な接続状態を選択的に解除できる第
２の接続素子とからなる補助用セルを有する強誘電体記
憶装置。 - 【請求項２】 上記補助セルがワード線方向に少なくと
も２列配置されている請求項１記載の強誘電体記憶装
置。 - 【請求項３】 少なくとも上記補助セルの第１の接続素
子による電気的な接続状態が解除された場合に、上記補
助ビット線を活性化させる手段を有する請求項１記載の
強誘電体記憶装置。 - 【請求項４】 少なくとも上記補助セルの第１の接続素
子による電気的な接続状態が解除された場合に、上記補
助ビット線を活性化させる手段を有する請求項２記載の
強誘電体記憶装置。 - 【請求項５】 欠陥のあるメモリセルが接続されたビッ
ト線を不活性化する手段を有する請求項３記載の強誘電
体記憶装置。 - 【請求項６】 欠陥のあるメモリセルが接続されたビッ
ト線を不活性化する手段を有する請求項４記載の強誘電
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7074137A JPH08273374A (ja) | 1995-03-30 | 1995-03-30 | 強誘電体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7074137A JPH08273374A (ja) | 1995-03-30 | 1995-03-30 | 強誘電体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08273374A true JPH08273374A (ja) | 1996-10-18 |
Family
ID=13538504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7074137A Pending JPH08273374A (ja) | 1995-03-30 | 1995-03-30 | 強誘電体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08273374A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0798736A2 (en) * | 1996-03-28 | 1997-10-01 | Ramtron International Corporation | Bootstrapping circuit utilizing a ferroelectric capacitor |
| JP2002230966A (ja) * | 2001-01-29 | 2002-08-16 | Oki Electric Ind Co Ltd | 強誘電体メモリ |
| US6490189B1 (en) | 2001-05-28 | 2002-12-03 | Hynix Semiconductor Inc. | Boost voltage generating circuit for nonvolatile ferroelectric memory device and method for generating boost voltage |
-
1995
- 1995-03-30 JP JP7074137A patent/JPH08273374A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0798736A2 (en) * | 1996-03-28 | 1997-10-01 | Ramtron International Corporation | Bootstrapping circuit utilizing a ferroelectric capacitor |
| EP0798736A3 (en) * | 1996-03-28 | 1999-06-09 | Ramtron International Corporation | Bootstrapping circuit utilizing a ferroelectric capacitor |
| JP2002230966A (ja) * | 2001-01-29 | 2002-08-16 | Oki Electric Ind Co Ltd | 強誘電体メモリ |
| US6490189B1 (en) | 2001-05-28 | 2002-12-03 | Hynix Semiconductor Inc. | Boost voltage generating circuit for nonvolatile ferroelectric memory device and method for generating boost voltage |
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