FR2888660A1 - Systeme redondance colonne pour une memoire en circuit integre - Google Patents

Abstract

L'invention concerne un système de redondance pour une mémoire (10) organisée en une pluralité de sous-espaces mémoire (db<i>) comprenant chacun leur circuit de lecture (SA<i>), des moyens de redondance colonne (Blred) étant prévus au sein de chaque sous-espace pour suppléer à au moins une colonne défectueuse dudit sous-espace, ledit système comprenant un contrôleur de mémoire (20) prévu pour interagir avec ladite mémoire par l'intermédiaire d'un bus d'écriture (TD) et d'un bus de lecture (Q), ledit système étant caractérisé en ce que le contrôleur de mémoire comprend des moyens de génération d'un signal (TD<i>) d'activation des moyens de redondance colonne, ledit signal étant prévu pour être convoyé à destination des circuits de lecture (SA<i>) de la mémoire auxquels est connecté le bus d'écriture (TD), de manière à activer, par l'intermédiaire desdits circuits de lecture, les moyens de redondance colonne des sous-espaces mémoire comprenant une adresse de colonne défectueuse.

Description

SYSTEME REDONDANCE COLONNE POUR UNE MEMOIRE EN CIRCUIT

INTEGRE

La présente invention concerne les mémoires réalisées en circuit intégré et, plus particulièrement, celles qui comportent des circuits de redondance de colonnes. L'invention s'applique tout particulièrement, mais non exclusivement, aux mémoires MRAM (pour MagnetorE=_sistance Random Access Memory ) dites à bascule ( toggle selon la terminologie anglo-saxonne).

Une mémoire en circuit intégré comporte de nombreuses cellules mémoire disposées en rangées et en colonnes sur une très petite surface. Chaque cellule mémoire es: alors sélectionnable par une ligne de mot associée à chaque rangée et une ligne de bit associée à chaque colonne.

Les procédés de fabrication des mémoires en circuits intégrés introduisent très souvent des défauts, rotamment ceux qui affectent les cellules mémoire. Aussi, pour éviter un trop grand nombre de rebuts et dans un souci d'améliorer les rendements de fabrication, les fabricants de ces circuits prévoient un certain nombre de cellules dites redondantes, destinées à remplacer le cas échéant des cellules défectueuses de la mémoire.

En pratique, pour des raisons de simplicité, le remplacement d'une cellule mémoire défectueuse est réalisé en remplaçant la totalité de la rangée ou de la colonne comportant cette cellule. L'élément de mémoire, rangée ou colonne, devant être remplacé dépendra du type de défaut détecté. On ne s'intéressera toutefois dans le cadre de la présente invention qu'à la redondance de colonnes. Il est donc courant d'associer au plan mémoire des colonnes de redondance destinées à se substituer à des colonnes du plan mémoire comportant un ou plusieurs défauts.

Pour les mémoires de grande capacité destinées à fournir des données sous forme de mots de n bits, on prévoit que le nombre de colonnes est bien supérieur à n et, dans ce cas, les colonnes sont agencées en n sousespaces de colonnes comportant chacun p colonnes de cellules. Enfin chaque colonne comprend m cellules, c'est-à-dire que la mémoire comporte m rangées. En considérant l'aspect lecture de données contenues dans la mémoire, chaque sous-espace de colonnes de la mémoire va fournir un bit du mot de sortie de la mémoire, en recueillant à chaque lecture une donnée issue d'une colonne déterminée du sous-espace considéré. Des moyens de décodage de colonne sont alors prévus pour chaque sous-espace de la mémoire, destiné à sélectionner une colonne parmi p dans le sous- espace considéré.

Des moyens de redondance colonne, sous la forme d'au moins une ligne de bit de remplacement, sont typiquement. prévus au sein de chaque sousespace de la mémoire, permettant de suppléer à une ligne de bit défectueuse parmi les p lignes de bit du sous-ensemble. L'enjeu consiste alors à activer ces moyens de redondance au sein de chaque sous-espace au bon moment.

Plus précisément, lorsqu'une ligne de bit est reconnue défectueuse, la mémoire doit être en mesure d'interdire sa sélection au profit de la sélection de la ligne de bit de remplacement au sein du sous-espace de colonnes considéré.

A cet effet, les moyens de redondance colonne sont mis en service à la suite de tests effectués après la fabrication de chaque circuit intégré, permettant de recenser toutes les lignes de bit défectueuses. Des moyens de reconfiguration programmables sont alors prévus dans la mémoire au niveau de chaque sous-espace de colonnes, de sorte que, lorsque le test a révélé un élément en défaut, ce dernier est remplacé automatiquement par un élément de remplacement choisi parmi les éléments redondants, ce remplacement devant être invisible pour l'utilisateur et sans conséquence sur les performances de la mémoire. Ainsi, pour l'utilisateur, la substitution des colonnes au sein de la mémoire doit être transparente, c'est-à-dire qu'il est autorisé à envoyer à l'entrée d'adressage de la mémoire, une adresse impliquant une colonne défectueuse. En pratique, ces moyens de reconfiguration mettent en oeuvre des circuits pour détecter si l'adresse courante présentée à la mémoire correspond à celle d'une colonne défectueuse et, si c'est le cas, pour sélectionner une colonne redondante en remplacement de la colonne en défaut.

Ce remplacement automatique est habituellement effectué au moyen d'un registre prévu pour stocker localement un code des adresses des colonnes défectueuses, préalablement téléchargé dans la mémoire.

Les colonnes de redondance peuvent alors être sélectionnées grâce à un circuit d'activation de redondance, qui comprend essentiellement des moyens de décodage capable de décoder le code d'adresses défectueuses stocké localement et de comparer les adresses de colonnes reçues par la mémoire avec les adresses de colonnes défectueuses préalablement décodées. Dans le cas où une adresse de colonne défectueuse est appliquée à la mémoire, elle est donc reconnue par le circuit d'activation de redondance, dont le rôle est alors d'inhiber le décodeur de colonne correspondant et de sélectionner une colonne de redondance en remplacement de la colonne défectueuse. Plus précisément, dans un sous-ensemble de colonnes donné de la mémoire, la colonne défectueuse est définitivement inhibée et la colonne de redondance est définitivement activée à sa place.

Cet état de la technique correspond typiquement à la configuration de redondance choisie pour les mémoires de type DRAM par exemple. Ainsi, dans ce contexte et comme exposé ci-dessus, les moyens de redondance colonne sont incorporés au sein de chaque sous-espace de colonnes de la mémoire, avec l'inconvénient cependant de devoir intégrer dans la mémoire des moyens spécifiques d'activation de ces moyens de redondance, venant en plus des éléments classiques tels que circuits de lecture et d'écriture et décodeurs d'adresses. Ces moyens supplémentaires devant être intégrés dans la mémoire pour la gestion de la redondance sont formés par des moyens de stockage local du code d'adresses des colonnes défectueuses, et leurs moyens de décodage associés, qui délivrent un signal d'activation de la redondance, permettant de sélectionner automatiquement la colonne de redondance associée et, parallèlement, d'inhiber la sélection de la colonne défectueuse.

Une telle architecture pour l'activation des moyens de redondance entraîne inévitablement une augmentation sensible de l'encombrement, non seulement au niveau de la mémoire proprement dite mais aussi au niveau des circuits périphériques où la densité des circuits est déjà très grande. Compte tenu du peu de place dont on dispose généralement dans les mémoires en circuit intégré, il serait alors avantageux de pouvoir s'affranchir de ces moyens supplémentaires pour l'activation des moyens de redondance colonne de la mémoire.

La présente invention a donc pour but de remédier aux inconvénients précités, en proposant un système d'activaticn de redondance colonne dans une mémoire en circuit intégré, dans lequel l'accès aux éléments redondants ne nécessite pas de prévoir de moyens spécifiquement dédiés à cet effet dans la mémoire.

Avec cet objectif en vue, l'invention a pour objet un système de redondance pour une mémoire en circuit intégré organisée en une pluralité de sous-espaces mémoire ccmprenant chacun leur circuit de lecture associé, deys moyens de redondance colonne étant prévus au sein de chaque sousespace pour suppléer à au moins une colonne défectueuse dudit sous-espace, ledit système comprenant un contrôleur de mémoire prévu pour interagir avec ladite mémoire par l'intermédiaire d'un bus d'écriture permettant d'envoyer des données vers la mémoire et d'un bus de lecture permettant de sortir des données de ladite mémoire, ledit système étant caractérisé en ce que le contrôleur de mémoire comprend des moyens de génération d'un signal d'activation des moyens de redondance colonne, ledit signal étant prévu pour être convoyé à destination des circuits de lecture de la mémoire auxquels est connecté le bus d'écriture, de manière à activer, par l'intermédiaire desdits circuits de lecture, les moyens de redondance colonne des sous-espaces mémoire comprenant une adresse de colonne défectueuse.

Selon un mode de réalisation, la mémoire étant une mémoire MRAM de type à bascule où toute phase d'écriture de la mémoire est précédée d'une phase de lecture, le signal d'activation de redondance colonne est convoyé du contrôleur à destination des circuits de lecture de la mémoire par l'intermédiaire du bus d'écriture pendant la phase de lecture précédant la phase d'écriture de la mémoire.

Selon ce mode de réalisation, les circuits de lecture comprennent des moyens pour mémoriser localement le signal d'activation de redondance colonne, de manière à utiliser ledit signal d'activaticn pendant la phase d'écriture à suivre pour sélectionner les moyens de redondance colonne dans les sous-espace comprenant une adresse de colonne défectueuse.

Selon un autre mode de réalisation, le signal d'activation de redondance colonne est convoyé du contrôleur à destination de la mémoire, en mode écriture, par l'intermédiaire du bus de lecture connecté aux circuits de lecture de la mémoire, ledit bus de lec:ure étant bi-directionnel.

De préférence, les moyens de génération du signal d'activation de redondance colonne comprennent des moyens de stockage des codes d'adresses des colonnes défectueuses des sous-espaces mémoire et des moyens de décodage d'adresses pour comparer lesdites adresses défectueuses avec une adresse appliquée à la mémoire et pour délivrer ledit signal d'activation en fonction de ladite comparaison.

Avantageusement, le signal d'activation de redondance colonne est formé d'un mot comprenant autant de bits qu'il y a de sous-espaces mémoire, chaque bit du mot d'activation étant placé dans un premier état pour indiquer la nécessité d'activer les moyens de redondance colonne du sousespace mémoire correspondant et dans un second état sinon.

De préférence, les moyens de redondance colonne comprennent: au moins une ligne de bit de redondance.

Selon une variante, la ligne de bit de redondance est une ligne de bit globale comprenant une ligne de bit dite paire et une ligne de bit dite impaire.

D'autres caractéristiques et avantages de la présente invention apparaîtront plus clairement à la lecture de la description suivante donnée à titre d'exemple illustratif et non limitatif et faite en référence aux figures annexées dans lesquelles: -la figure 1 illustre de façon schématique la coopération entre une mémoire et son contrôleur; -la figure 2 illustre de façon schématique l'organisation d'une mémoire dans le contexte de la présente invention; -la figure 3 illustre de façon schématique la structure d'un sous-espace de la mémoire représentée à la figure 2; -la:figure 4 décrit un mode de réalisation illustrant le mécanisme de substitution d'une ligne de bit défectueuse au profit d'une ligne de bit de redondance grâce au pointeur TD<i>, et -la figure 5 représente les chronogrammes des différents signaux illustrant le processus de transmission de l'information d'activation de redondance colonne à destination de la mémoire, selon un exemple de réalisation particulier.

De manière générale, comme illustré à la figure 1, une mémoire 10 coopère avec un contrôleur de mémoire 20, interposé entre la mémoire et une unité de traitement, prévu pour gérer les activités de la mémoire et exécuter le transfert des données entre la mémoire et l'extérieur. Pour ce faire, le contrôleur de mémoire interagit avec la mémoire par l'intermédiaire d'un bus d'écriture TD et d'un bus de lecture Q. Le bus d'écriture est unidirectionnel et est prévu pour convoyer des informations de données pour l'écriture, du contrôleur à destination de la mémoire. Par ailleurs, le bus de lecture Q, également unidirectionnel, permet au contrôleur de mémoire de récupérer des données à partir de la mémoire. Un bus d'adresse ADR est également prévu pour convoyer des informations d'adresse du contrôleur vers la mémoire.

La figure 2 représente l'organisation générale de la mémoire, qui va plus particulièrement être décrite en référence à une architecture mémoire de type MRAM à bascule. Selon l'exemple de réalisation, une telle mémoire est organisée en deux réseaux de cellules mémoire, un réseau 30 de cellules supérieur et un réseau 40 de cellules inférieur. Chaque réseau de cellules est en fait organisé en plusieurs sous-espaces mémoire, respectivement db<0> à db<n-1>, fournissant chacun 1 bit du mot d'entrée/sortie de la mémoire. Par exemple, peur un mot de 32 bits, il y a 32 sous-espaces mémoire.

Un ensemble de circuits de lecture SA<0> à SA<n-l> est alors disposé entre les deux réseaux de cellules mémoire, chaque circuit de lecture étant associé à un sous-espace= de la mémoire.

La figure 3 représente schématiquement l'organisation d'un sous-espace db<i> de la mémoire représenté à la figure 2, avec son circuit de lecture SA<i> associé. Dans cet exemple, le sous-espace db<i> comprend 32 lignes de bit BL de lecture. Deux lignes de bit de référence Blref sont classiquement prévues pour fournir une référence haute et basse en vue de permettre la lecture.

Par ailleurs, des moyens de redondance colonne sont prévus selon l'invention au sein de chaque sous-espace mémoire db<i>, sous la forme d'au moins une ligne de bit de redondance. A simple titre d'exemple, la figure 3 montre une ligne de bit de redondance BLred pour les 32 lignes de bit BL du sous-espace mémoire db<i>.

Selon une spécificité propre aux mémoires MRAM, les lig:zes/colonnes de lecture/écriture sont distinctes. Aussi, bien que cela ne ressorte pas de la représenta:ion schématique de la figure 3, il doit être entendu que chaque colonne du plan mémoire est en fait physiquement associée à une ligne de bit de lecture et une ligne de bit d'écriture. Selon l'exemple de la figure 3, on a donc 32 lignes de bit de lecture et 32 lignes de bit d'écriture.

Le circuit de lecture SA<i> peut être connecté à l'une des lignes de bit de lecture du sous-espace mémoire dbci> situé au-dessus du circuit de lecture ou à l'une des lignes de bit de lecture du sous-espace mémoire db<i> situé au-dessous du circuit de lecture.

Pour ce faire, le circuit de lecture SA<i> est formé d'un amplificateur de lecture associé à des moyens de décodage de colonne, permettant de sélectionner une colonne en lecture parmi la pluralité de colonnes du sous-espace mémoire db<i> auquel le circuit de lecture est associé.

Des circuits d'écriture colonne, qui ne sont pas représentés, permettent quant à eux de commander la sélection des lignes de bit d'écriture au sein du sous-espace de la mémoire et de piloter des moyens de programmation associés à la ligne de bit d'écriture adressée en écriture au sein du sous-espace mémoire.

On a vu que la ligne de bit de redondance BLred permet de:suppléer à une ligne de bit défectueuse parmi les p lignes de bit du sous-espace mémoire db<i>, avec p=32 dans cet exemple. Lorsqu'une colonne d'au moins un sous-espace de la mémoire est détectée comme étant défectueuse, il est alors nécessaire de désigner à la place la colonne de redondance du sousespace mémoire.

Pour ce faire, une fois les colonnes défectueuses recensées, l'invention prévoit que les codes d'adresses des colonnes défectueuses des différents sous-espaces mémoire soient stockées au niveau du contrôleur de la mémoire. Ainsi, lorsqu'une adresse défectueuse doit être appliquée à la mémoire, elle est reconnue par le contrôleur de la mémoire, qui va piloter la mémoire en conséquence. Le contrôleur est alors à même de générer un signal d'activation des moyens de redondance colonne à destination de la mémoire, pour activer les moyens de redondance colonne du ou des sous-espaces mémoire comprenant une colonne défectueuse, tout en inhibant la sélection de la colonne défectueuse des sous-espaces concernés.

Pour ce faire, l'information d'activation de redondance colonne doit pouvoir être véhiculée à destination de la mémoire, en vue d'activer les lignes de bit dei redondance dans le ou les sous-espaces mémoire où une colonne défectueuse est normalement adressée. On va utiliser à cet effet des ressources matérielles déjà existantes du plan mémoire, en tirant partie du Eait que, comme on l'a vu, la circuiterie de lecture est dissociée pour partie de la circuiterie d'écriture et notamment, que les circuits de lecture SA<i> comprennent des moyens de décodage de colonne autorisant la sélection d'une colonne parmi la pluralité de colonnes en mode lecture.

Ainsi, comme illustré à la figure 2, le bus d'écriture TD de la mémoire est prévu pour être connecté aux circuits de lecture SA de la mémoire, de manière à pouvoir utiliser le bus d'écriture aux fins de convoyer l'information d'activation de redondance colonne à destination de la mémoire pendant un cycle de lecture de cette dernière, lorsqu'on a besoin de réparer uns ou plusieurs colonnes.

Le système d'activation de la redondance colonne selon l'invention tire alors profit d'une spécificité des mémoire MRAM dites à bascule , où toute phase d'écriture d'une cellule de la mémoire est nécessairement précédée d'une phase de lecture. Ainsi, pendant la phase de lecture qui précède la phase d'écriture, on va utiliser le bus d'écriture TD, qui est alors libre, pour activer les moyens de redondance colonne des sousespaces mémoire concernés.

Pour ce faire, comme illustré à la figure 3, les circuits de lecture SA<i> du sous-espace db<i> reçoivent le signal TD<i> du bus d'écriture pendant la phase de lecture, signifiant que les moyens de redondance colonne de ce sous-espace doivent être activés.

Par exemple, si le contrôleur détecte que la colonne adressée du sousespace DB<0> est défectueuse, il va envoyer pendant la phase de lecture un mot d'activation de redondance colonne sur le bus d'écriture TD, en passant tous les bits du mot à 0 , sauf le b__t correspondant au sous-espace où se trouve la colonne défectueuse, qui est passé à 1 . De cette manière, si le bit TD<0> correspondant au sous-espace db<O> passe à 1 , cela signifie qu'il y a une ligne de bit défectueuse dans le sous-espace mémoire. De plus, connaissant l'adresse qui est transmise à la mémoire, l'adresse de la ligne de bit défectueuse est connue. Le signal TD<O> = 1 envoyé sur le bus d'écriture permet donc d'inhiber la sélection de la colonne défectueuse dans le sous-espace db<0> au profit de la sélection de la colonne de redondance. Les moyens pour ce:aire seront plus précisément décrits en référence << la figure 4 ci-après.

On peut également envisager une sélection multiple de colonne3 de redondance au sein de plusieurs sous- espaces mémoire. Ainsi, s'il y a une colonne défectueuse adressée dans plusieurs sous-espaces mémoire, le contrôleur met à 1 les bits correspondants du mot transmis par le bus d'écriture TD à destination des circuits de lecture de la mémoire.

Le bus d'écriture TD possède alors une double fonction, qui est soit de convoyer classiquement des informatiors d'écriture, soit, quand la synchronisation des différentes opérations à effectuer sur la mémoire le permet, c'est-à-dire pendant une opération de lecture, de convoyer l'information d'activation de redondance colonne générée au niveau du contrôleur.

Le signal TD<i>, véhiculée du contrôleur vers la mémoire en utilisant le bus d'écriture pendant la phase de lecture préalable à l'opération d'écriture de la mémoire, sert donc de pointeur vers le sousespace mémoire db<i> où il y a besoin de réparer une colonne. L'information d'activation de redondance colonne est alors mémorisée localement par le circuit de lecture pendant une période de temps donné et pourra ainsi être avantageusement utilisée pendant la phase d'écriture à suivre, pour sélectionner la colonne de redondance de ce sous-espace sans qu'il soit nécessaire de repasser cette information.

Pour illustrer le mécanisme de substitution d'une ligne de bit défectueuse au profit d'une ligne de bit de redondance, la figure 4 décrit un mode de réalisation pour la mise en oeuvre de l'aiguillage à la lecture entre les différentes colonnes d'un sous-espace mémoire et la colonne de redondance, sur la base du signal TDm<i>, qui est la version mémorisée du signal TD<i>.

La figure 4 illustre donc un sous-espace mémoire db<i> avec le circuit de lecture SA<i> associé au plan mémoire supérieur et inférieur. On s'intéresse plus particulièrement au plan mémoire supérieur, où sont uniquement représentées l'amorce de chaque ligne de bit BL< O> à BL<n-1>, ainsi que celle de la ligne de bit de redondance BLred. 1l est à noter que le plan mémoire inférieur est parfaitement symétrique au plan mémoire supérieur. Chaque amorce de ligne de bit comprend des moyens de sélection colonne, représentés par des transistors respectivement SEL_COL<O> à SEL_Col<n-1>, prévus pour sélectionner une colonne parmi les n colonnes du sous-espace mémoire sur la base de l'information d'adresse. Ces moyens de sélection colonne coopèrent avec des moyens d'activation, représentés par des transistors respectivement ACT REG<O> à ACT REG<n-l> pour les lignes de bit normales et: ACT RED pour la ligne de bit de redondance, permettant d'activer et de désactiver les moyens de redondance colonne du sousespace mémoire sur la base de l'information mémorisée TDm<i> d'activation de redondance colonne.

Ainsi, les moyens de sélection colonne sont commandés par un signal de décodage colonne, colseltop<O> à colseltop<n-l>, fourni par les moyens de décodage d'adresse colonne du circuit de lecture SA<i> , sur la base du signal d'adresse correspondant à ce sous-espace mémoire. Parallèlement, dans l'exemple où la valeur du signal TD<i> reçu sur le bus d'écriture pendant la phase de lecture indique la nécessité d'activer:Les moyens de redondance colonne de ce sous-espace mémoire, le transistor ACT_RED associé à la ligne de bit de redondance BLred est activé par le signal TDm<i> à l'état logique 1 , tandis que les transistor; ACT REG<O> à ACT REG<n-l> reçoivent sur leur grille le signal complémentaire TDm<i>, les rendant inactifs. De cette manière, la sélection de la ligne de bit défectueuse normalement adressée est inhibée au profit de la sélection de la ligne de bit de redondance Blred.

L'aiguillage ainsi réalisée pour la lecture entre les ligneE de bit normales et la ligne de bit de redondance en fonction de la valeur du signal TDm<i>, peut être mis en oeuvre de façon similaire pour la phase d'écriture En outre, pendant la phase d'écriture proprement dite, on va pouvoir réutiliser les lignes de bit de lecture pour convoyer l'information de décodage colonne à destination de la circuiterie d'écriture. Plus précisément, on va mettre à profit les moyens de décodage de colonne du circuit de lecture SA, fournissant: un signal de sélection de colonne normalement: dévolu à la sélection en lecture d'une colonne parmi une pluralité de colonnes, ainsi que la ressource métallique formée par la ligne de bit de lecture, pour permettre l'adressage en écriture des moyens de programmation associés aux lignes de bit de d'écriture.

Ainsi, dans le cas où les moyens de redondance colonne du sous-espace mémoire sont donc activés selon les principes exposés plus haut, l'information de décodage colonne à destination de la circuiterie d'écriture de redondance va pouvoir être convoyée via la ligne de bit de redondance BLred. L'information de décodage ainsi véhiculée par la ligne de bit de lecture permet alors de sélectionner en écriture la ligne d'écriture de bit associée à la colonne de redondance du sous-espace mémoire considéré. L'ordre d'activation de la ligr.e de bit de redondance d'écriture provient donc des circuits de lecture. Il en va de même pour l'adressage des lignes de bit d'écriture lorsque les moyens de redondance colonne ne sont pas activés.

La figure 5 décrit un ensemble de chronogrammes illustrant le mode de réalisation de l'invention précédemment décrit pour l'activation des moyens de redondance colonne en relation avec la technologie MRAM à bascule. Les signaux représentés au-dessus de la ligne en traits pointillés correspondent à des signaux présentés en entrée du contrôleur représentatifs des interactions entre un utilisateur et le contrôleur mémoire et ceux situés sous la ligne correspondent aux signaux répercutés par le contrôleur à destination de la mémoire. Le signal HCLK correspond quant à lui à l'horloge du système. Les zones ombrées correspondent à des zones de transition des signaux. Ces signaux sont donnés à simple titre d'exemple illustratif et correspondent aux signaux échangés dans le cadre du protocole AMBA développé par la société ARM.

Les différentes actions sont prises en compte sur des fronts montants d'horloge et leurs prises en compte sont conditionnées par le signal HREADY, qui est un signal piloté par le contrôleur de façon à indiquer s'il est disponible pour recevoir et traiter des données. Par exemple, le troisième front montant d'horloge correspond à un niveau 1 du signal HREADY, ce qui permet de prendre en compte les informations fournies au contrôleur. En l'occurrence, le signal de contrôle ( control ) indique une action d'écriture ( write ) et le signal d'adresse HADDR indique l'adresse symbolisée par la variable A. Le signal HREADY est alors placé à 0 , indiquant que le contrôleur est indisponible. La donnée à écrire Data A apparaît sur le signal de données d'écriture HWDATA après le troisième front d'horloge. En effet, selon ce protocole, on présente d'abord l'adresse et l'action à effectuer, puis la donnée. Cette donnée DATA A est alors envoyée directement sur le bus TD, comme illustré sur la partie basse de la figure illustrant les signaux représentatifs de l'information convoyée sur les bus TD et Q de la mémoire.

Puis, au cinquième front montant d'horloge où le signal HREADY est de nouveau à 1 , les signaux de contrôle et d'adresse HADDR permettent d'informer le contrôleur de l'action de lecture ( read ) à effectuer à l'adresse B. Le contrôleur répercute alors cette action à la mémoire. Après un certain temps de transition (zone ombrée) correspondant au temps d'accès en lecture, la donnée DATA B est sortie sur le bus Q et est retranscrite par le contrôleur sur le bus HRDATA de données de lecture à destination de l'utilisateur.

En illustration du principe de l'invention, lors de la lecture de la donnée DATA B à partir du cinquième coup d'horloge, on peut voir que le bus d'écriture TD, qui normalement n'a pas de raison d'être occupé, est néanmoins utilisé par le contrôleur pour convoyer l'information d'activation de redondance colonne Acti Red pendant la phase de lecture en cours. Cette information de redondance colonne comprend donc les bits TD<i> à 1 ou à 0 , selon que le sous-espace mémoire db< i> correspondant comprend des moyens de redondance colonne devant être activés pour la programmation à venir.

On peut également prévoir un signal supplémentaire dénommé cDlredflag, émis du contrôleur vers les circuits de lecture de la mémoire, comme illustré aussi figure 3, pour indiquer à la mémoire lors d'une lecture,s'il y a lieu de prendre en compte l'information de redondance colonne véhiculée sur le bus TD poir l'adresse courante de programmation. En effet, le bus TD, lors d'une phase de lecture de la mémoire, a toujours pour fonction de pointer vers les sous-espaces mémoire pour lesquels les moyens de redondance colonne ont besoin d'être activés. Auquel cas, lorsqu'il n'y a pas besoin d'activer de moyens de redondance, l'information véhiculée par le bus doit être neutre, se traduisant par une mise à 0 de tous les bits du mot Activ Red. Aussi, dans un souci de limiter la consommation du circuit, plutôt que de passer tous les bits du bus TD à 0 , puis de les repasser tout ou en partie à 1 pour véhiculer une information d'activation de redondance colonne pendant une phase de lecture ultérieure, on choisit de les laisser el l'état et d'utiliser le signal global colredflag pour indiquer alors la prise en compte ou non de l'information véhiculée sur ce bus pendant une phase de lecture. Ainsi, si le signal colredflag n'est pas activé, cela indique aux circuits de lecture de la mémoire SA de ne pas prendre en compte le signal sur le bus TD et, lorsqu'il est activé, de le prendre en compte.

Le mcde de réalisation qui vient d'être décrit, consistant à utiliser le bus d'écriture laissé libre pendant la phase de lecture précédant la phase d'écriture, pour convoyer l'information d'activation de la redondance colonne à destination du ou des sous-espaces mémoire concernés, concerne plus précisément les mémoires MRAM de type à bascule Cependant, d'autres types de mémoire en circuit intégré ne comprennent pas la spécificité d'avoir une phase d'écriture nécessairement précédée d'une phase de lecture de la mémoire. Aussi, pour de telles mémoires, le bus d'écriture n'est pas libre en mode écriture pour convoyer l'information d'activation de redondance colonne du contrôleur vers la mémoire.

Selon un autre mode de réalisation, on pourrait alors envisager de mettre à profit le bus de lecture Q de la mémcire pour convoyer l'information d'activation de redondance colonne en mode écriture, de façon à pointer les sous-espaces mémoire db<i> où les moyens de redondance colonne ont besoin d'être activés pendant cette phase. La contrainte à prendre en compte est que le bus de lecture Q est normalement prévu pour être unidirectionnel, à savoir qu'il est utilisé pour sortir des données de la mémoire vers l'extérieur. Pour mettre en oeuvre ce mode de réalisation particulier, il est alors nécessaire de prévoir un bus de lecture Q bidirectionnel, capable également de convoyer des informations du contrôleur vers les circuits de lecture de la mémoire et, plus particulièrement, les informations d'activation de redondance colonne. Dans ce cas, les mémoires en technologie MRAM classique notamment, peuvent être supportées.

Dans notre exemple où chaque sous-espace de la mémoire comprend une seule colonne de redondance, on ne peut réparer qu'une seule ligne de bit parmi les 32. Toutefois, certaines mémoires ont la particularité de posséder des lignes de bit composées de deux sous-lignes de bit: une ligne de bit dite paire et une ligne de bit dite impaire. Ainsi, au niveau de la mémoire, il est prévu de convoyer une information de sélection de parité de la ligne de bit, notée A<0> sur la figure 3. De cette manière, une seule ligne de bit de redondance permet de remplacer la ligne de bit paire d'une ligne de bit globale donnée et la ligne de bit impaire d'une autre ligne de bit globale du sous-espace mémoire. Dans ce contexte, on peut donc prévoir la redondance de deux lignes de bits globales, pourvu que la redondance s'applique à des lignes de bit de parité différente.

Claims (8)

REVENDICATIONS

1. Système de redondance pour une mémoire (10) en circuit irtégré organisée en une pluralité de sous-espaces mémoire (db<i>) comprenant chacun leur circuit de lecture (SA<i>) associé, des moyens de redondance colonne (Blred) étant prévus au sein de chaque sousespace pou:: suppléer à au moins une colonne défectueuse dudit sousespace, ledit système comprenant un contrôleur de mémoire (20) prévu pour interagir avec ladite mémoire par l'intermédiaire d'un bus d'écriture (TD) permettant d'envoyer des données vers la mémoire et d'un bus de lecture (Q) permettant de sortir des données de ladite mémoire, ledit système étant caractérisé en ce que le contrôleur de mémoire comprend des moyens de génération d'un signal (TD<i>) d'activation des moyens de redondance colonne, ledit signal étant prévu pour être convoyé à destination des circuits de lecture (SA<i>) de la mémoire auxquels est connecté le bus d'écriture (TD), de manière à activer, par l'intermédiaire desdits circuits de lecture, les moyens de redondance colonne des sous-espaces mémoire comprenant une adresse de colonne défectueuse.

2. Système de redondance selon la revendication 1, dans lequel la mémoire est une mémoire MRAM de type à bascule où toute phase d'écriture de la mémoire est précédée d'une phase de lecture, le signal (TD<i>) d'activation de redondance colonne étant convoyé du contrôleur à destination des circuits de lecture de la mémoire par l'intermédiaire du bus d'écriture (TD) pendant la phase de lecture précédant la phase d'écriture de la mémoire.

3. Système de redondance selon la revendication 2, dans lequel les circuits de lecture (SA<i>) comprennent des moyens pour mémoriser localement le signal (TD<i>) d'activation de redondance colonne, de manière à utiliser ledit signal d'activation pendant la phase d'écriture à suivre pour sélectionner les moyens de redondance colonne dans les sousespace comprenant une adresse de colonne défectueuse.

4. Système de redondance selon la revendication 1, dans lequel le signal (TD<i>) d'activation de redondance colonne est convoyé du contrôleur à destination de la mémoire, en mode écriture, par l'intermédiaire du bus de lecture (Q) connecté aux circuits de lecture (SA<i>) de la mémoire, ledit bus de lecture étant bi-directionnel.

5. Système de redondance selon l'une quelconque des revendications précédentes, dans lequel les moyens de génération du signal d'activation de redondance colonne comprennent des moyens de stockage des codes d'adresses des colonnes défectueuses des sous-espaces mémoire et des moyens de décodage d'adresses pour comparer lesdites adresses défectueuses avec une adresse appliquée à la mémoire et pour délivrer ledit signal d'activation en fonction de ladite comparaison.

6. Système de redondance selon l'une quelconque des revendications précédentes, dans lequel le signal d'activation de redondance colonne est formé d'un mot comprenant autant de bits qu'il y a de sous-espaces mémoire, chaque bit du mot d'activation étant placé dans un premier état pour indiquer la nécessité d'activer les moyens de redondance colonne du sous-espace mémoire correspondant et dans un second état sinon.

7. Système de redondance selon l'une quelconque des revendications précédentes, dans lequel les moyens de redondance colonne comprennent au moins une ligne de bit de redondance.

8. Système de redondance selon la revendication 7, dans lequeï la ligne de bit de redondance est une ligne de bit glcbale comprenant une ligne de bit dite paire et une ligne de bit dite impaire.