DE102004047330B4

DE102004047330B4 - Integrierter Halbleiterspeicher

Info

Publication number: DE102004047330B4
Application number: DE102004047330A
Authority: DE
Inventors: Michael Bernhard Sommer; Günter Gerstmeier
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2004-09-29
Filing date: 2004-09-29
Publication date: 2011-04-07
Anticipated expiration: 2024-09-30
Also published as: US20060067107A1; DE102004047330A1; US7304899B2

Abstract

Integrierter Halbleiterspeicher
– mit einer Vielzahl von programmierbaren Elementen (0, ..., n), die bei der Herstellung des integrierten Halbleiterspeichers von einer Fertigungseinheit programmierbar sind,
– mit einer Ausleseschaltung (30) zum Auslesen eines jeweiligen Programmierzustands der programmierbaren Elemente,
– bei dem die Ausleseschaltung (30) derart ausgebildet ist, dass sie in Abhängigkeit von dem von ihr ausgelesenen jeweiligen Programmierzustand der programmierbaren Elemente eine Bitfolge eines ersten Datensatzes (B1) erzeugt,
– mit einer Dekomprimierungsschaltung (60), der die Bitfolge des ersten Datensatzes (B1) zugeführt wird,
– bei dem die Dekomprimierungsschaltung (60) derart ausgebildet ist, dass sie aus der Bitfolge des ersten Datensatzes (B1) anhand eines Dekomprimierungsverfahrens eine Bitfolge eines zweiten Datensatzes (B2) erzeugt,
– bei dem die Dekomprimierungsschaltung (60) eine Logikschaltung (61) aufweist und der Logikschaltung (61) die Bitfolge des ersten Datensatzes (B1) eingangsseitig (E60) zuführbar ist,
– bei dem die Logikschaltung (61) derart ausgebildet ist, dass...

Description

Die Erfindung betrifft einen integrierten Halbleiterspeicher mit programmierbaren Elementen, in denen Betriebsparameter zum Betreiben des integrierten Halbleiterspeichers abgespeichert werden.
Bei integrierten Halbleiterspeichern, beispielsweise DRAM(dynamic random access memory)-Halbleiterspeichern, werden Betriebsparameter, die das Betriebsverhalten des integrierten Halbleiterspeichers bestimmen, teilweise bereits im Fertigungsprozess in den Halbleiterspeicher einprogrammiert. Solche Betriebsparameter betreffen die Einstellung von Spannungswerten eines internen Spannungsnetzes, die Einstellung von Verzögerungsparametern sowie vor allen Dingen auch die Aktivierung von redundanten Strukturen.
3 zeigt einen integrierten Halbleiterspeicher 100 mit einem Speicherzellenfeld 10. Innerhalb des Speicherzellenfeldes sind Speicherzellen SZ entlang von Wortleitungen WL und Bitleitungen BL angeordnet. In 3 ist exemplarisch eine DRAM-Speicherzelle SZ dargestellt, die einen Auswahltransistor AT und einen Speicherkondensator SC umfasst. Zum Einschreiben einer Information in die Speicherzelle beziehungsweise zum Auslesen einer Information aus der Speicherzelle wird der Auswahltransistor AT durch ein entsprechendes Steuersignal auf der Wortleitung WL leitend gesteuert, so dass der Speicherkondensator SC mit der Bitleitung BL leitend verbunden ist.
Im Falle des Auslesens einer Speicherinformation entsteht auf der Bitleitung BL eine Potenzialanhebung beziehungsweise Potenzialabsenkung gegenüber einem Vorlagepotenzial der Bitleitung, das von einem Leseverstärker 11 detektiert wird und einem Ausgangsanschluss DQ des integrierten Halbleiterspeichers verstärkt zugeführt wird. Beim Einlesen einer Information wird der an den Datenanschluss DQ angelegte Signalpegel durch den Leseverstärker 11 verstärkt und über die Bitleitung BL in den Speicherkondensator SC der Speicherzelle SZ eingeschrieben.
Zur Steuerung von Lese- und Schreibzugriffen weist der integrierte Halbleiterspeicher eine Steuerschaltung 40 und ein Adressregister 50 auf. Zur Auswahl einer der Speicherzellen SZ wird an einen Adressanschluss A50 eine Wortleitungsadresse X und eine Bitleitungsadresse Y angelegt. Anhand der Wort- und Bitleitungsadresse lässt sich eine Speicherzelle des Speicherzellenfeldes 10 eindeutig identifizieren. Bei Ansteuerung eines Steueranschlusses S40 mit einem Schreibkommando WR wird das Speicherzellenfeld 10 von der Steuerschaltung 40 derart angesteuert, dass ein am Datenanschluss DQ anliegendes Datum in die über die Wort- und Bitleitungsadresse ausgewählte Speicherzelle eingeschrieben werden kann. Wenn an die Steuerschaltung 40 ein Lesekommando RD angelegt wird, wird das Speicherzellenfeld 10 von der Steuerschaltung 40 derart konfiguriert, dass eine durch die Wortleitungs- und Bitleitungsadresse ausgewählte Speicherzelle SZ am Datenanschluss DQ ausgelesen werden kann.
Im Rahmen des Fertigungsprozesses werden die Speicherzellen entlang einer Wortleitung umfangreichen Funktionstests unterzogen. Wenn festgestellt wird, dass an einer Wortleitung fehlerhafte Speicherzellen angeschlossen sind, beziehungsweise die Wortleitung selbst einen Fehler aufweist, so wird die betroffene Wortleitung im allgemeinen durch eine redundante Wortleitung WLr ersetzt. Entsprechend werden die Speicherzellen SZ, die an der fehlerhaften Wortleitung WL angeschlossen sind, durch redundante Speicherzellen SZr, die entlang der redundanten Wortleitung WLR angeschlossen sind ersetzt.
Wenn bei einem Lese- und Schreibzugriff auf eine Speicherzelle, die entlang der fehlerhaften Wortleitung angeordnet ist, zugegriffen wird, aktiviert die Steuerschaltung 40 anstelle der fehlerhaften Wortleitung die redundante Wortleitung WLr. Dazu muss der Steuerschaltung 40 die Wortleitungsadresse X der fehlerhaften Wortleitung bekannt sein. Wenn im Fertigungsprozess beziehungsweise beim anschließenden Testen beispielsweise die Wortleitung WL als fehlerhaft detektiert wird, so wird die Wortleitungsadresse X der fehlerhaften Wortleitung in Fuseelementen einer Fusebank gespeichert.
3 zeigt dazu am Rand des Speicherzellenfeldes 10 fünf verschieden Fusebänke 21, 22, 23, 24 und 25. Die Fusebänke sind jeweils mit Ausleseschaltungen 31, 32, 33, 34 und 35 zum Auslesen der jeweiligen Fusebank verbunden. Die in den Fusebänken einprogrammierten Wortleitungsadressen von fehlerhaften Wortleitungen werden von den Ausleseschaltungen in einen Datensatz verwandelt, der eine Bitfolge B umfasst, und an die Steuerschaltung 40 weitergeleitet. Die Steuerschaltung 40 wertet bei der Aktivierung des integrierten Halbleiterspeichers die ihr von den Ausleseschaltungen zugeführten Bitfolgen aus, so dass ihr danach die Adressen der fehlerhaften Wortleitungen bekannt sind.
4 zeigt in vergrößerter Darstellung die Fusebank 20, die mit der Ausleseschaltung 30 verbunden ist. Die Fusebank 20 umfasst mehrere Fuseeinheiten 210, 220, 230, 240, 250 und 260. Jede der in 4 dargestellten Fuseeinheiten umfasst Fuseelemente 0, ..., 7. Die Fuseelemente können beispielsweise als Schmelzsicherungen ausgebildet sein, die bei der Programmierung im Fertigungsprozess durch Bestrahlung mit einem Laserpuls zerstört werden. Der jeweilige Programmierzustand des Fuseelementes ist von der Ausleseschaltung 30 detektierbar. Wenn die Ausleseschaltung 30 beispielsweise beim Auslesen des Fuseelementes 0 der Fuseeinheit 210 feststellt, dass die zugehörige Schmelzsicherung zerstört ist, entspricht dies beispielsweise einem Programmierzustand „1”. Wenn die Schmelzsicherung des Fuseelementes 0 hingegen nicht zerstört ist, entspricht dieser Programmierzustand einer logischen „0”. In jeweils einem Fuseelement einer Fuseeinheit lässt sich beispielsweise ein Adressbit einer Wortleitungsadresse abspeichern, die einer fehlerhaften Wortleitung zugeordnet ist. Beim Auslesen der Fuseeinheit 210 erzeugt die Ausleseschaltung somit eine Bitfolge aus Adressbits 0, ..., 7 der abgespeicherten Wortleitungsadresse.
Jeder der in 4 dargestellten Fuseeinheiten 210, ..., 260 ist eine redundante Struktur, beispielsweise eine redundante Wortleitung, zugeordnet. Zur Entscheidung, ob eine Fuseeinheit eine gültige Adresse einer fehlerhaften Wortleitung enthält, wird das jeweilige Fuseelement 0 einer Fuseeinheit als Signalisierungsbit verwendet. Wenn das Fuseelement 0 der Fuseeinheit 210 beispielsweise den Programmierzustand „1” aufweist, so geben die Programmierzustände der Fuseelemente 1, ..., 7 des Fuseelementes 210 die Adressbits der Wortleitungsadresse X der fehlerhaften Wortleitung an, die von der der Fuseeinheit 210 zugeordneten redundanten Wortleitung ersetzt wird.
Die Anzahl der Fuseelemente einer Fuseeinheit ist abhängig vom Adressbereich, in dem die redundante Struktur eingesetzt werden soll. Jedes Fuseelement benötigt allerdings einen nicht unerheblichen Anteil an Chipfläche CF. Ein Reduzieren dieses Anteils der Chipfläche wird um so erstrebenswerter, je weniger das Layout der Fuseelemente von Speichergeneration zu Speichergeneration verkleinert werden kann. Die Fuseelemente werden beim Programmieren mit energiereicher Strahlung eines Lasers bestrahlt. Durch die verwendetet Wellenlänge sind einer beliebigen Verkleinerung der Fuseelemente im Rahmen einer Skalierung des Schaltungslayouts Grenzen gesetzt. Relativ zu den übrigen Schaltungskomponenten nehmen die Fuseelemente somit auf dem Halbleiterchip einen immer größeren Platz.
Das Layout der Fuseelemente mit der zugehörigen Ausleseschaltung wurde bisher in der Nähe der redundanten Struktur platziert. Um das Layout einer Fusebank möglichst flächenoptimiert zu gestalten, werden aneinander angrenzende Fusebänke zusammengefasst. Auf diese Art und Weise kann der Platz, der von erforderlichen Sicherheitsbereichen zwischen einer Fusebank und anderen Schaltungskomponenten des integrierten Halbleiterspeichers eingenommen wird, reduziert werden. Bei verstreuten redundanten Strukturen auf dem Halbleiterchip ist eine weitere Minimierung dieser Sicherheitszonen derzeit fast nicht mehr möglich.
Im nicht programmierten Zustand weisen alle Fuseelemente einer Fuseeinheit den logischen Zustand „0” auf. Da die Wortleitungsadresse X=0000000 einer defekten Wortleitung nicht von dieser Voreinstellung zu unterscheiden ist, werden im Ausführungsbeispiel der 4 anstelle von sieben Fuse-Elementen insgesamt acht Fuseelemente verwendet. Das Fuse-Element 0, die sogenannte Master-Fuse, ist dabei nicht mehr Teil der Wortleitungsadresse, sondern bestimmt, ob die dem Fuseelement 210 zugeordnete redundante Struktur aktiviert wird. Sie stellt daher kein Adressbit mehr dar. Wenn das Fuseelement 0 beispielsweise mit dem logischen Zustand „1” programmiert ist, so wird beispielsweise die der Fuseeinheit 210 zugeordnete redundante Wortleitung anstelle der regulären Wortleitung verwendet, deren Wortleitungsadresse durch den Programmierzustand der Fuseelemente 1, ..., 7 bestimmt wird. Dadurch wird die Hälfte aller programmierbaren Kombinationen von Programmierzuständen der Fuseeinheit 210 nicht genutzt. Ferner wird derzeit Chipfläche insbesondere dann verschwendet, wenn die redundante Struktur überhaupt nicht benutzt wird.
Die Druckschrift DE 39 24 695 A1 betrifft einen Speicherschaltkreis sowie ein internes Selbsttest- und Redundanzprogrammierungsverfahren für Speicherschaltkreise, bei dem nach Anlegen einer Betriebsspannung und Erreichen der internen Stabilität ein intern gespeichertes Selbsttestverfahren gestartet wird. Nach dem Start werden externe Steuereingänge, Adressen sowie die Datenein-/-ausgänge des Speicherschaltkreises verriegelt. Danach wird zuerst ein interner, zur Durchführung des Verfahrens benötigter Selbsttest-Prozessor intern geprüft. Danach werden die Datenwege des Speicherschaltkreises geprüft und anschließend wird die Matrix mit den Speicherzellen geprüft. Dabei werden Fehleradressen in einer Registerbank des Selbsttest-Prozessors gespeichert und aus der Verteilung der Fehleradressen eine optimale Redundanzstruktur ermittelt. Entsprechend der ermittelten Redundanzstruktur erfolgt eine interne Programmierung von Redundanz-Bit- bzw. Wortdekodern, die löschbare Assoziativspeicherzellen enthalten. Die Assoziativspeicherzellen übernehmen dabei die Rolle von Adressfuses. Sie verlieren nach dem erneuten Abschalten des Speicherschaltkreises ihre Information und werden mit Einschalten jedes Mal neu programmiert. Weiterhin wird bei einer Redundanzprogrammierung ein dem jeweiligen Redundanz-Bit- bzw. Wortdekoder zugeordnetes Redundanz-Gültigkeits-FF mit dem Einschreiben der Fehleradresse in die Assoziativspeicherzellen gesetzt. Dieses FF übernimmt die Rolle eines Hauptfuses. Nach erfolgter Redundanzprogrammierung werden die angewählten Redundanz-Bit- bzw. Wortleitungen dem Selbsttest unterzogen.
Die Druckschrift DE 101 25 921 A1 betrifft eine Anordnung und ein Verfahren zur Reduktion der Anzahl von Fuses in einer Halbleitervorrichtung, bei der durch dynamische Zuordnung von Fuses und Fuselatches sowie Kompression in Fuse-Datenstrings diese Anzahl minimiert ist.
Die Aufgabe der vorliegenden Erfindung ist es, einen integrierten Halbleiterspeicher anzugeben, bei dem die Anzahl von erforderlichen Fuseelementen zur Programmierung von Betriebseinstellungen des integrierten Halbleiterspeichers reduziert ist. Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zum Betreiben eines integrierten Halbleiterspeichers anzugeben, bei dem die in einer reduzierten Anzahl von Fuseelementen abgespeicherten Betriebseinstellungen von einer Steuerschaltung auswertbar werden.
Die Aufgabe betreffend den integrierten Halbleiterspeicher wird gelöst durch einen integrierten Halbleiterspeicher mit einer Vielzahl von programmierbaren Elementen, die bei der Herstellung des integrierten Halbleiterspeichers von einer Fertigungseinheit programmierbar sind, und mit einer Ausleseschaltung zum Auslesen eines jeweiligen Programmierzustands der programmierbaren Elemente. Die Ausleseschaltung ist derart ausgebildet, dass sie in Abhängigkeit von dem von ihr ausgelesenen jeweiligen Programmierzustand der programmierbaren Elemente eine Bitfolge eines ersten Datensatzes erzeugt. Der erfindungsgemäße integrierte Halbleiterspeicher umfasst des Weiteren eine Dekomprimierungsschaltung, der die Bitfolge des ersten Datensatzes zugeführt wird. Die Dekomprimierungsschaltung ist derart ausgebildet, dass sie aus der Bitfolge des ersten Datensatzes anhand eines Dekomprimierungsverfahrens eine Bitfolge eines zweiten Datensatzes erzeugt. Die Dekomprimierungsschaltung weist eine Logikschaltung auf und der Logikschaltung ist die Bitfolge des ersten Datensatzes eingangsseitig zuführbar. Die Logikschaltung ist derart ausgebildet, dass sie bei einer Ansteuerung mit der Bitfolge des ersten Datensatzes ausgangsseitig die Bitfolge des zweiten Datensatzes erzeugt. Die Logikschaltung weist einen Programmieranschluss zum Anlegen eines Programmiersignals auf. Die Logikschaltung ist derart ausgebildet, dass eine Ablaufsteuerung zur Dekomprimierung der Bitfolge des ersten Datensatzes durch das Anlegen des Programmiersignals an den Programmieranschluss in die Logikschaltung einprogrammier wird.
Betriebsparameter des integrierten Halbleiterspeichers werden beispielsweise in einem komprimierten Datenformat von Fertigungseinheiten in den programmierbaren Elementen abgespeichert. Die programmierbaren Elemente werden bei einer Aktvierung des integrierten Halbleiterspeichers von der Ausleseschaltung ausgelesen. Es entsteht eine Bitfolge, die die Betriebsparameter in einem komprimierten Format enthält. Zur Auswertung der Betriebsparameter wird der komprimierte Datenstrom von der Dekomprimierungsschaltung in einen dekomprimierten Datensatz verwandelt, bei dem beispielsweise Blöcke von mehreren aufeinander folgenden Bits die Adressbits von fehlerhaften Wortleitung angeben. Der Dekomprimierungsalgorithmus kann durch die Verwendung einer programmierbaren Logik an die Größe der abzuspeichernden Betriebsparameter angepasst werden.
Gemäß einer Weiterbildung des integrierten Halbleiterspeichers sind die programmierbaren Elemente in einem zusammen hängenden Bereich einer Chipfläche des integrierten Halbleiterspeichers angeordnet. Der zusammenhängende Bereich der Chipfläche, der die programmierbaren Elemente enthält, ist dabei mindestens in einem Abstand zu Schaltungskomponenten des integrierten Halbleiterspeichers angeordnet, wobei der Abstand derart zu wählen ist, so dass die Schaltungskomponenten bei der Programmierung der Fuseelemente durch den Laserimpuls unbeschädigt bleiben.
Im Gegensatz zur Verwendung von Fuseeinheiten, die einzelnen redundanten Strukturen zugeordnet sind, entfällt erfindungsgemäß die starre Zuordnung der Fuseelemente zu den jeweiligen redundanten Strukturen. In den Fuseelementen des zusammenhängenden Bereichs sind alle Betriebsparameter in dem komprimierten Datenformat abgespeichert. Die Fuseelemente dieses Fuse-Feldes werden einmal, beispielsweise bei der Initialisierung des integrierten Halbleiterspeichers, ausgelesen und stehen dann zur weiteren Konfiguration des integrierten Halbleiterspeichers zur Verfügung.
In einer weiteren Ausführungsform umfasst der integrierte Halbleiterspeicher ein Speicherzellenfeld mit Speicherzellen. Der zusammenhängende Bereich der Chipfläche, der die programmierbaren Elemente enthält, weist zu dem Speicherzellenfeld einen weiteren Abstand auf als zu den übrigen Schaltungskomponenten des integrierten Halbleiterspeichers.
Bei dem erfindungsgemäßen Konzept sind die Fuseeinheiten kompakt und nicht mehr verstreut auf dem Chip angeordnet. Durch die kompakte Anordnung aller Fuseelemente in einem zusammenhängenden Bereich braucht ein Sicherheitsabstand zu anderen Schaltungskomponenten nur zu diesem Fuse-Feld eingehalten zu werden. Innerhalb des Sicherheitsabstandes dürfen keine weiteren Schaltungskomponenten angeordnet sein. Somit sind auf dem Halbleiterchip weniger „tote Bereiche” vorhanden, in denen sich keine Bauteile befinden, als dies der Fall ist, wenn auf der Chipfläche verstreut Fusebänke mit jeweiligen Sicherheitsabständen zu benachbarten Schaltungskomponenten vorgesehen sind. Das zusammenhängende Fuse-Feld wird vorzugsweise an einer Stelle auf dem Halbleiterchip platziert, an der bei der Programmierung der Fuseelemente die Zerstörung von empfindlichen Strukturen nahezu ausgeschlossen werden kann. Das Schaltungslayout lässt sich dadurch erheblich erleichtern.
Die programmierbaren Elemente können beispielsweise jeweils als Fuseelemente ausgebildet sein, wobei in einer Ausführungsform die Fuseelemente jeweils durch einen Laserimpuls programmierbar sind.
Eine weitere Ausführungsform sieht den integrierten Halbleiterspeicher mit einer Steuerschaltung zur Steuerung des integrierten Halbleiterspeichers mit einem Eingangsanschluss zum Anlegen der Bitfolge des zweiten Datensatzes vor. Die Bitfolge des zweiten Datensatzes wird der Steuerschaltung von der Dekomprimierungsschaltung zugeführt. Die Steuerschaltung ist derart ausgebildet, dass sie bei einer Initialisierung des integrierten Halbleiterspeichers für einen Lese- und Schreibzugriff die ihr von der Dekomprimierungsschaltung zugeführte Bitfolge des zweiten Datensatzes auswertet und den integrierten Halbleiterspeicher anhand der ausgewerteten Bitfolge des zweiten Datensatzes für den Lese- und Schreibzugriff konfiguriert.
Das Fuse-Feld mit den programmierbaren Elementen wird vorzugsweise bei jeder Initialisierung des integrierten Halbleiterspeichers ausgelesen. Daher brauchen innerhalb des Fuse-Feldes keine gesondert programmierbaren Elemente mehr vorgesehen zu werden, die ausschließlich als Signalisierungsbits dazu dienen, festzulegen, ob die den programmierbaren Elemente zugeordneten redundanten Strukturen überhaupt verwendet werden.
In einer Weiterbildung des integrierten Halbleiterspeichers sind die Speicherzellen des Speicherzellenfeldes jeweils an eine Wortleitung und an jeweils eine Bitleitung angeschlossen. Für den Lese- und Schreibzugriff auf eine der Speicherzellen wird die an sie jeweilig angeschlossene Wortleitung über eine Wortleitungsadresse ausgewählt und von der Steuerschaltung aktiviert. Von der Steuerschaltung ist bei dem Lese- und Schreibzugriff auf die eine der Speicherzellen, die an eine fehlerhafte der Wortleitungen angeschlossen ist, eine redundante der Wortleitungen aktivierbar. Die Bitfolge des zweiten Datensatzes enthält eine Wortleitungsadresse. Die Steuerschaltung ist derart ausgebildet, dass sie die in der Bitfolge des zweiten Datensatzes enthaltene Wortleitungsadresse auswertet und anstelle der zu der Wortleitungsadresse zugehörigen Wortleitung die redundante der Wortleitungen für den Lese- und Schreibzugriff aktiviert.
Ein Verfahren zum Betreiben eines integrierten Halbleiterspeichers sieht die Verwendung eines integrierten Halbleiterspeichers mit programmierbaren Elementen vor, die bei der Herstellung des integrierten Halbleiterspeichers von einer Fertigungseinheit programmierbar sind, und mit einer Logikschaltung zum Dekomprimieren einer Bitfolge, wobei ein Dekomprimierungsalgorithmus in Abhängigkeit von einem Programmiersignal in die Logikschaltung einprogrammier wird. Durch Programmieren der programmierbaren Elemente von der Fertigungseinheit bei der Herstellung des integrierten Halbleiterspeichers werden Betriebsparameter des integrierten Halbleiterspeichers in einem komprimierten Datenformat abgespeichert. Der jeweilige Programmierzustand der programmierbaren Elemente wird bei jeder Initialisierung des integrierten Halbleiterspeichers ausgelesen. Die Initialisierung findet beispielsweise beim Hochfahren eines Rechnersystems statt, in dem der integrierte Halbleiterspeicher verwendet wird. Eine Bitfolge eines ersten Datensatzes, die die erste Anzahl von Bits umfasst, wird anhand des jeweilig ausgelesenen Programmierzustands der programmierbaren Elemente erzeugt. Nachfolgend wird eine Bitfolge eines zweiten Datensatzes mittels des in der Logikschaltung einprogrammierten Dekomprimierungsalgorithmus erzeugt. Eine Steuerschaltung wird mit der Bitfolge des zweiten Datensatzes angesteuert. Die Bitfolge des zweiten Datensatzes wird anschließend durch die Steuerschaltung ausgewertet. Der integrierte Halbleiterspeichers wird nachfolgend durch die Steuerschaltung anhand der ausgewerteten Bitfolge des zweiten Datensatzes für Lese- und Schreibzugriffe konfiguriert.
Bei dem erfindungsgemäßen Verfahren zum Betreiben des integrierten Halbleiterspeichers kann darüber hinaus der integrierte Halbleiterspeicher mit einem Speicherzellenfeld vorgesehen sein, bei dem Speicherzellen jeweils entlang von Wortleitungen und Bitleitungen angeordnet sind. Den Wortleitungen ist jeweils eine Wortleitungsadresse zugeordnet, über die die jeweilige Wortleitung auswählbar ist. Des Weiteren ist eine fehlerhafte der Wortleitungen durch eine redundante der Wortleitungen ersetzbar. Die Bitfolge des zweiten Datensatzes umfasst eine der jeweiligen Wortleitungsadressen. Die redundante der Wortleitungen wird durch die Steuerschaltung aktiviert, wenn der integrierte Halbleiterspeicher von der einen der Wortleitungsadressen angesteuert wird, die der einen der fehlerhaften Wortleitungen zugeordnet ist, und die Bitfolge des zweiten Datensatzes die eine der Wortleitungsadressen umfasst.
Die Erfindung wird im Folgenden anhand der Figuren, die Ausführungsbeispiele der vorliegenden Erfindung zeigen, näher erläutert. Es zeigen:
1 einen integrierten Halbleiterspeicher, bei dem Fuseelemente in einem zusammenhängenden Bereich angeordnet sind,
2 einen zusammenhängenden Bereich mit Fuseelementen gemäß der Erfindung,
3 einen integrierten Halbleiterspeicher mit Fusebänken gemäß dem Stand der Technik,
4 eine Fusebank mit einer Ausleseschaltung gemäß dem Stand der Technik.
1 zeigt einen erfindungsgemäßen integrierten Halbleiterspeicher 100 mit einem Speicherzellenfeld 10, in dem reguläre Speicherzellen SZ entlang von Wortleitungen WL und Bitleitungen BL angeordnet sind. Defekte Wortleitungen WL können durch redundante Wortleitungen WLr, an denen redundante Speicherzellen SZr angeschlossen sind, ersetzt werden. Der integrierte Halbleiterspeicher 100 weist neben dem Speicherzellenfeld 10 die bereits anhand von 3 erläuterte Steuerschaltung 40 zur Steuerung eines Lese- und Schreibzugriffs auf den integrierten Halbleiterspeicher und das Adressregister 50 zum Anlegen von Wortleitungsadressen X und Bitleitungsadressen Y auf.
Im Gegensatz zur Ausführungsform der 3 ist das Fuse-Layout, das in 3 die Fusebänke 21, ..., 25 und die zugehörigen Ausleseschaltungen 31, ..., 35 umfasst hat, in einem zusammenhängenden Bereich 20 angeordnet. Der zusammenhängende Bereich 20, der die Fuseelemente umfasst, ist mit einem Eingangsanschluss E30 einer Ausleseschaltung 30 verbunden. Ein Ausgangsanschluss A30 der Ausleseschaltung 30 ist mit einem Eingangsanschluss E60 einer Dekomprimierungsschaltung 60 verbunden. Die Dekomprimierungsschaltung 60 weist eine Logikschaltung 61 auf, die durch Anlegen eines Programmiersignals PS an einen Programmieranschluss P61 programmierbar ist. Ein Ausgangsanschluss A60 der Dekomprimierungsschaltung 60 ist mit einem Eingangsanschluss E40 der Steuerschaltung 40 verbunden.
2 zeigt in vergrößerter Darstellung den zusammenhängenden Bereich 20 auf dem Halbleiterchip. Dieser enthält die Fuseelemente 0, 1, 2, n – 1, n, die im Ausführungsbeispiel der 2 in vier untereinanderliegenden Reihen angeordnet sind. Das zusammenhängende Fuse-Feld 20 weist zu den übrigen Schaltungskomponenten des integrierten Halbleiterspeichers einen Sicherheitsabstand SD auf. Da die Fuseelemente im Herstellungsprozess durch einen Laserpuls mit energiereicher Strahlung programmiert werden, ist der Sicherheitsabstand SD derart zu wählen, dass die übrigen Strukturen des integrierten Halbleiterspeichers von der energiereichen Strahlung nicht beschädigt werden. Es empfiehlt sich daher insbesondere, das zusammenhängende Fuse-Feld 20 an einer von dem Speicherzellenfeld 10 möglichst weit entfernten Stelle auf dem Halbleiterchip zu platzieren.
Im Gegensatz zur Ausführungsform der 3 umfasst das Fuse-Feld nicht mehr einzelne Fuseeinheiten, die redundanten Strukturen zugeordnet sind, sondern Fuseelemente die aneinander folgend in einer oder mehreren Reihen angeordnet sind. In das Fuse-Feld werden beispielsweise die Adressen aller fehlerhaften Wortleitungen, die durch redundante Wortleitungen zu ersetzen sind, in einem komprimierten Datenformat eingeschrieben. In den Fertigungseinheiten einer Herstellungslinie werden beispielsweise die Adressen von fehlerhaften Wortleitungen gesammelt. Die Adressbits der Wortleitungsadressen fehlerhafter Wortleitungen bilden eine Bitfolge, die in den Fertigungseinheiten zu einer komprimierten Bitfolge eines ersten Datensatzes komprimiert werden.
Zur Kompression der Adressbits kommen Datenkompressionsalgorithmen zum Einsatz. In einer einfachen Ausführungsform wird dabei die Anzahl der in einer Bitfolge hintereinander liegenden Bitzustände „0” und „1” ausgewertet und codiert abgespeichert. Es lassen sich aber auch kommerzielle Datenkomprimierungsalgorithmen, wie beispielsweise der zur Softwarekomprimierung vielfach verwendete ZIP-Algorithmus, einsetzen.
Die Wortleitungsadressen von fehlerhaften Wortleitungen entsprechen nach einer entsprechenden Datenkompression einer Bitfolge eines ersten Datensatzes B1, die von der Fertigungseinheit in das Fuse-Feld 20 einprogrammiert wird, in dem die entsprechenden Fuseelemente, die jeweils ein Bit der komprimierten Bitfolge repräsentieren, zerstört werden oder im unzerstörten Zustand verbleiben. Bei der Initialisierung des Halbleiterspeichers werden die Programmierzustände der Fuseelemente des Fuse-Feldes 20 von der Ausleseschaltung 30 ausgelesen. Die Ausleseschaltung 30 erzeugt an ihrem Ausgangsanschluss A30 die komprimierte Bitfolge des ersten Datensatzes B1, die die Wortleitungsadressen der defekten Wortleitungen in einem komprimierten Datenformat enthält.
Dieses komprimierte Datenformat kann von der Steuerschaltung 40 noch nicht direkt ausgewertet werden. Die komprimierte Bitfolge wird daher dem Eingangsanschluss E60 der Dekomprimierungsschaltung 60 zugeführt. Die Dekomprimierungsschaltung 60 enthält eine Logikschaltung 61, die eine Dekomprimierung der Bitfolge B1 vornimmt. Die Logikschaltung 61 erzeugt nach der Dekomprimierung der ihr zugeführten Bitfolge B1 des ersten Datensatzes an ihrem Ausgangsanschluss A60 eine dekomprimierte Bitfolge eines zweiten Datensatzes B2. Der Dekomprimierungsalgorithmus erzeugt dabei aus mindestens einem Bit der Bitfolge des ersten Datensatzes B1 mindestens zwei Bit der Bitfolge des zweiten Datensatzes B2. Die Bitfolge des dekomprimierten zweiten Datensatzes ist somit länger als die Bitfolge des komprimierten ersten Datensatzes. Jedes Bit der dekomprimierten Bitfolge B2 entspricht einem Adressbit einer Wortleitungsadresse einer defekten Wortleitung WL. Die dekomprimierte Bitfolge B2 enthält damit die Folge von Adressbits, die in den Fuseelementen 1, ..., 7 der Fuseeinheiten 210, ..., 260 der Fusebank 21 des ursprünglichen Fuse-Layouts abgespeichert war.
Die Logikschaltung 61, die die Dekomprimierung der Bitfolge B1 vornimmt, enthält den zu dem verwendeten Komprimierungsalgorithmus der Fertigungseinheit zugehörigen Dekomprimierungsalgorithmus. Dieser kann entweder hardware- oder softwareimplementiert sein. Im Falle der Software-Implementierung wird der Dekomprimierungsalgorithmus durch das Programmiersignal PS in die Logikschaltung 61, die beispielsweise als eine programmierbare Logik ausgebildet ist, eingeschrieben.
Durch das Einschreiben der Betriebseinstellungen, beispielsweise der Adressen von fehlerhaften Wortleitungen, die durch redundante Wortleitungen zu ersetzen sind, in die Fuseelemente des Fuse-Feldes 20 in dem komprimierten Datenformat, kann die Anzahl der benötigten Fuseelemente gegenüber der Anzahl der benötigten Fuseelemente, wenn jedes Fuseelement ein einzelnes Adressbit einer Wortleitungsadresse repräsentiert, deutlich reduziert werden. Eine Reduzierung der absoluten Anzahl der Fuses reduziert auch die Wahrscheinlichkeit einer Fehlauslesung.
Bisher wurden die Fuseeinheiten der Fusebänke einzelnen redundanten Strukturen direkt zugeordnet. Die Fusebänke waren dazu zusammen auf dem Halbleiterchip mit ihren jeweiligen Ausleseschaltungen in der Nähe der redundanten Strukturen angeordnet. Die Verwendung eines zusammenhängenden Layoutbereiches, in dem die Fuseelemente angeordnet sind, erlaubt die Auflösung der bisher starren Fuse-Zuordnung zu ihren redundanten Strukturen. Die Fuseelemente brauchen damit nicht mehr in der Nähe der zugehörigen redundanten Struktur angeordnet zu sein.
Das zusammenhängende Fuse-Feld wird vorteilhafter Weise an einer Stelle des integrierten Halbleiterspeichers angeordnet, die von empfindlichen Strukturen, beispielsweise den Speicherzellen des Speicherzellenfeldes, die bei der Programmierung der Fuseelemente zerstört werden können, weit entfernt ist.

Claims

Integrierter Halbleiterspeicher – mit einer Vielzahl von programmierbaren Elementen (0, ..., n), die bei der Herstellung des integrierten Halbleiterspeichers von einer Fertigungseinheit programmierbar sind, – mit einer Ausleseschaltung (30) zum Auslesen eines jeweiligen Programmierzustands der programmierbaren Elemente, – bei dem die Ausleseschaltung (30) derart ausgebildet ist, dass sie in Abhängigkeit von dem von ihr ausgelesenen jeweiligen Programmierzustand der programmierbaren Elemente eine Bitfolge eines ersten Datensatzes (B1) erzeugt, – mit einer Dekomprimierungsschaltung (60), der die Bitfolge des ersten Datensatzes (B1) zugeführt wird, – bei dem die Dekomprimierungsschaltung (60) derart ausgebildet ist, dass sie aus der Bitfolge des ersten Datensatzes (B1) anhand eines Dekomprimierungsverfahrens eine Bitfolge eines zweiten Datensatzes (B2) erzeugt, – bei dem die Dekomprimierungsschaltung (60) eine Logikschaltung (61) aufweist und der Logikschaltung (61) die Bitfolge des ersten Datensatzes (B1) eingangsseitig (E60) zuführbar ist, – bei dem die Logikschaltung (61) derart ausgebildet ist, dass sie bei einer Ansteuerung mit der Bitfolge des ersten Datensatzes (B1) ausgangsseitig (A60) die Bitfolge des zweiten Datensatzes (B2) erzeugt, – bei dem die Logikschaltung (61) einen Programmieranschluss (P61) zum Anlegen eines Programmiersignals (PS) aufweist, – wobei die Logikschaltung (61) derart ausgebildet ist, dass eine Ablaufsteuerung zur Dekomprimierung der Bitfolge des ersten Datensatzes (B1) durch das Anlegen des Programmiersignals (PS) an den Programmieranschluss (P61) in die Logikschaltung einprogrammier wird.
Integrierter Halbleiterspeicher nach Anspruch 1, – bei dem die programmierbaren Elemente (0, ..., n) in einem zusammenhängenden Bereich (20) einer Chipfläche (CF) des integrierten Halbleiterspeichers angeordnet sind, – bei dem der zusammenhängende Bereich (20) der Chipfläche (CF), der die programmierbaren Elemente (0, ..., n) enthält, mindestens in einem Abstand (SD) zu Schaltungskomponenten (10, 30, 40, 50, 60) des integrierten Halbleiterspeichers angeordnet ist, wobei der Abstand (SD) derart zu wählen ist, so dass die Schaltungskomponenten (10, 30, 40, 50, 60) bei der Programmierung der Fuseelemente durch den Laserimpuls unbeschädigt bleiben.
Integrierter Halbleiterspeicher nach Anspruch 2 – mit einem Speicherzellenfeld (10) mit Speicherzellen (SZ), – bei dem der zusammenhängende Bereich (20) der Chipfläche (CF), der die programmierbaren Elemente (0, ..., n) enthält, zu dem Speicherzellenfeld (10) einen weiteren Abstand (SD) aufweist als zu den übrigen Schaltungskomponenten (30, 40, 50, 60) des integrierten Halbleiterspeichers.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 3, bei dem die programmierbaren Elemente jeweils als Fuseelemente (0, ..., n) ausgebildet sind.
Integrierter Halbleiterspeicher nach Anspruch 4, bei dem die Fuseelemente (0, ..., n) jeweils durch einen Laserimpuls programmierbar sind.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 5 – mit einer Steuerschaltung (40) zur Steuerung des integrierten Halbleiterspeichers mit einem Eingangsanschluss (E40) zum Anlegen der Bitfolge des zweiten Datensatzes (B2), – bei dem der Steuerschaltung (40) die Bitfolge des zweiten Datensatzes (B2) von der Dekomprimierungsschaltung (40) zugeführt wird, – bei dem die Steuerschaltung (40) derart ausgebildet ist, dass sie bei einer Initialisierung des integrierten Halbleiterspeichers für einen Lese- und Schreibzugriff die ihr von der Dekomprimierungsschaltung (60) zugeführte Bitfolge des zweiten Datensatzes (B2) auswertet und den integrierten Halbleiterspeicher anhand der ausgewerteten Bitfolge des zweiten Datensatzes (B2) für den Lese- und Schreibzugriff konfiguriert.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 6, – bei dem die Speicherzellen des Speicherzellenfeldes (10) jeweils an eine Wortleitung (WL, WLr) und an jeweils eine Bitleitung (BL) angeschlossen sind, – bei dem für den Lese- und Schreibzugriff auf eine der Speicherzellen die an sie jeweilig angeschlossene Wortleitung über eine Wortleitungsadresse (X) ausgewählt wird und von der Steuerschaltung (40) aktiviert wird, – bei dem von der Steuerschaltung (40) bei dem Lese- und Schreibzugriff auf die eine der Speicherzellen, die an eine fehlerhafte der Wortleitungen angeschlossen ist, eine redundante der Wortleitungen (WLr) aktivierbar ist, – bei dem die Bitfolge des zweiten Datensatzes (B2) eine Wortleitungsadresse (X) enthält, – bei dem die Steuerschaltung (40) derart ausgebildet ist, dass sie die in der Bitfolge des zweiten Datensatzes (B2) enthaltene Wortleitungsadresse (X) auswertet und anstelle der zu der Wortleitungsadresse (X) zugehörigen Wortleitung (WL) die redundante der Wortleitungen (WLr) für den Lese- und Schreibzugriff aktiviert.
Verfahren zum Betreiben eines integrierten Halbleiterspeichers, umfassend die folgenden Schritte: – Vorsehen eines integrierten Halbleiterspeichers mit programmierbaren Elementen (0, ..., n), die bei der Herstellung des integrierten Halbleiterspeichers von einer Fertigungseinheit programmierbar sind und mit einer Logikschaltung (61) zum Dekomprimieren einer Bitfolge, wobei ein Dekomprimierungsalgorithmus in Abhängigkeit von einem Programmiersignal (PS) in die Logikschaltung (61) einprogrammier wird, – Abspeichern von Betriebsparametern des integrierten Halbleiterspeichers in einem komprimierten Datenformat durch Programmieren der programmierbaren Elemente (0, ..., n) von der Fertigungseinheit bei der Herstellung des integrierten Halbleiterspeichers, – Auslesen eines jeweiligen Programmierzustands der programmierbaren Elemente bei jeder Initialisierung des integrierten Halbleiterspeichers, – Erzeugen einer Bitfolge eines ersten Datensatzes (B1) anhand des jeweilig ausgelesenen Programmierzustands der programmierbaren Elemente, – Erzeugen einer Bitfolge eines zweiten Datensatzes (B2) durch Dekomprimieren der Bitfolge des ersten Datensatzes (B1) mittels des in die Logikschaltung einprogrammierten Dekomprimierungsalgorithmus, – Ansteuern einer Steuerschaltung (40) mit der Bitfolge des zweiten Datensatzes (B2), – Auswerten der Bitfolge des zweiten Datensatzes (B2) durch die Steuerschaltung (40), – Konfigurieren des integrierten Halbleiterspeichers für Lese- und Schreibzugriffe durch die Steuerschaltung (40) anhand der ausgewerteten Bitfolge des zweiten Datensatzes (B2).
Verfahren zum Betreiben des integrierten Halbleiterspeichers nach Anspruch 8, umfassend die folgenden Schritte: – Vorsehen des integrierten Halbleiterspeichers mit einem Speicherzellenfeld (10), bei dem Speicherzellen (SZ) jeweils entlang von Wortleitungen (WL, WLr) und Bitleitungen (BL) angeordnet sind, bei dem den Wortleitungen (WL) jeweils eine Wortleitungsadresse (X) zugeordnet ist, über die die jeweilige Wortleitung auswählbar ist, und bei dem eine fehlerhafte der Wortleitungen (WL) durch eine redundante der Wortleitungen (WLr) ersetzbar ist, – bei dem die Bitfolge des zweiten Datensatzes (B2) eine der jeweiligen Wortleitungsadressen (X) umfasst, – Aktivieren der redundanten der Wortleitungen (WLr) durch die Steuerschaltung (40), wenn der integrierte Halbleiterspeicher von der einen der Wortleitungsadressen (X) angesteuert wird, die der einen der fehlerhaften Wortleitungen zugeordnet ist, und die Bitfolge des zweiten Datensatzes (B2) die eine der Wortleitungsadressen (X) umfasst.