DE10125921A1 - Anordnung und Verfahren zur Reduktion der Anzahl der Fuses in einer Halbleitervorrichtung - Google Patents

Abstract

Die Erfindung betrifft eine Anordnung und ein Verfahren zur Reduktion der Anzahl von Fuses in einer Halbleitervorrichtung, bei der durch dynamische Zuordnung von Fuses (F, f) und Fuselatches (FL) sowie Kompression in Fuse-Datenstrings diese Anzahl vermindert ist.

Description

Die vorliegende Erfindung betrifft eine Anordnung zur Reduk­ tion der Anzahl der Fuses in einer Halbleitervorrichtung, insbesondere in einer Halbleiterspeichervorrichtung, umfas­ send:

• - eine Fuseeinrichtung aus Masterfuses und Fuses, wobei je­ weils eine vorgegebene Anzahl von Fuses einer Masterfuse zugeordnet ist,
• - eine der Fuseeinrichtung nachgeschaltete Fuselatcheinrich­ tung aus den Masterfuses zugeordneten Master-Fuselatches und Fuselatches, wobei jede Master-Fuselatch mit einer Reihe von Fuselatches in der vorgegebenen Anzahl versehen ist, und
• - eine der Fuselatcheinrichtung nachgeschaltete Auswerte­ schaltung, wobei:
• - zwischen Masterfuses und Fuses einerseits und Master-Fuse­ latches und Fuselatches andererseits eine dynamische Zu­ ordnung gegeben ist.

Außerdem betrifft die vorliegende Erfindung ein Verfahren zur Reduktion der Anzahl von Fuses in einer Halbleitervor­ richtung.

Bekanntlich werden in Halbleitervorrichtungen und insbeson­ dere in Halbleiterspeichervorrichtungen häufig redundante Elemente eingesetzt, um defekte Schaltungsteile, bei Halb­ leiterspeichervorrichtungen also defekte Speicherzellen, durch entsprechende funktionale Schaltungsteile bzw. Speicherzellen zu ersetzen. Um diesen Ersatz vorzunehmen, werden in der Regel Fuseeinrichtungen aus jeweils einer Vielzahl von Fuses verwendet, die durch einen durch sie geschickten elektrischen Strom oder durch einen auf sie einwirkenden op­ tischen Laserstrahl aktivierbar sind.

Unter Fuses sollen im folgenden auch Antifuses verstanden werden. Bei Antifuses wird bekanntlich der leitende Zustand durch Anlegen einer elektrischen Spannung bzw. Einwirkung eines Laserstrahles hergestellt.

Die in den Fuses (bzw. Antifuses) gespeicherte Information "Fuse getrennt" bzw. "Fuse intakt" wird in sogenannten Fuse­ latches abgelegt. Die Weiterverarbeitung dieser Information erfolgt dann in nachfolgenden Schaltungen.

Fig. 3 zeigt ein typisches Beispiel einer bestehenden Fuse­ schaltung: zwischen einer Versorgungsspannung VDD und Be­ zugspotential liegt eine Reihenschaltung aus einer Fuse F, einem n-Kanal-MOS-Transistor NSET und einem p-Kanal-MOS- Transistor Reset. An den Verbindungspunkt der beiden Transi­ storen NSET und Reset ist ein Fuselatch FL aus zwei anti­ parallel geschalteten Invertern I1, I2 angeschlossen, denen eine weiterverarbeitende Schaltung S folgt, in welcher die im Fuselatch FL abgelegte Information der Fuse F ("Fuse ge­ trennt" bzw. "Fuse intakt") ausgewertet wird.

Zum Einschreiben der Information aus der Fuse F in das Fuse­ latch FL werden der Transistor Reset gesperrt und der Tran­ sistor NSET geöffnet, so dass die in der Fuse F abgelegte Information in das Fuselatch FL übertragen wird. Sodann wer­ den beide Transistoren NSET und Reset gesperrt, wodurch die Information im Fuselatch FL erhalten bleibt, um gegebenen­ falls zur Weiterverarbeitung an die Schaltung S abgegeben zu werden.

Wie aus der Fig. 3 zu erkennen ist, wird das Fuselatch FL zweckmäßigerweise in unmittelbarer Nähe der eigentlichen Fu­ se F plaziert, um die Fuseinformation aus der Fuse F direkt, d. h. ohne großen Verdrahtungsaufwand, in dem Fuselatch FL abspeichern und sodann in der Schaltung S weiterverarbeiten zu können. Eine lokale Nähe zwischen Fuselatch FL und der weiterverarbeitenden Schaltung S ist dabei unbedingt notwen­ dig.

Problematisch ist nun, dass in der Regel nicht die gesamte zur Verfügung stehende Redundanz, also alle Fuses und Fuse­ latches, zur Reparatur einer Halbleitervorrichtung einge­ setzt werden muss, da sehr häufig in vielen Chipbereichen der Halbleitervorrichtung voll funktionale Schaltkreise vor­ handen sind, an denen allerdings Redundanz im Hinblick auf statistische Verteilung der Fehlerquellen vorgesehen wurde. Denn nur im Falle von defekten Schaltkreisen muss die lokal zur Verfügung stehende Redundanz aktiviert werden.

Bei DRAM-Halbleiterspeichervorrichtungen beträgt üblicher­ weise die aktivierte Anzahl an Fuses bzw. Redundanzelementen aus Fuses und Fuselatches etwa nur 10 bis 20%, wobei aber berücksichtigt werden muss, dass in einzelnen lokalen Schaltkreisen bis zu 100% der zur Verfügung stehenden Red­ undanz benötigt wird. Eine Reduktion der Redundanz ist damit nicht möglich, da das Vorhalten von bis zu 100% der Redun­ danz lokal gewährleistet werden muss.

Im Durchschnitt werden allerdings nicht mehr als die bereits erwähnten 10 bis 20% der verfügbaren Redundanz tatsächlich eingesetzt. Dies bedeutet im Umkehrschluss, dass etwa 80 bis 90% der vorhandenen, physikalisch und geometrisch einen großen Raum beanspruchenden Fuses nicht benutzt werden, wo­ mit wertvolle Chipfläche verschwendet wird. Bis vor kurzer Zeit war eine feste Zuordnung zwischen Fuses und Fuselatches als notwendig angesehen worden.

Nun wird aber in der US 5 859 801 ein Konzept vorgeschlagen, bei dem Fuse und Fuselatch physikalisch voneinander getrennt sind, um so flexiblere Chiparchitekturen zu ermöglichen. Mit anderen Worten, es ist eine Entkopplung des Fuselatches von der zugeordneten Fuse möglich.

Fig. 4 zeigt in einem schematischen Diagramm die herkömmli­ che Zuordnung von Fuses und Fuselatches: es sind drei Redun­ danzelemente I, II, III dargestellt. Das Redundanzelement I besteht aus einer Masterfuse FI und Fuses fI0, fI1, fI2, fI3 und fI4 sowie aus einem Master-Fuselatch M und Fuselatches 0, 1, 2, 3, 4. Die Fuse fI0 ist dabei dem Fuselatch 0 zuge­ ordnet. In ähnlicher Weise sind die Fuses fI1, fI2, fI3 und fI4 den Fuselatches 1, 2, 3 bzw. 4 zugewiesen.

Die Redundanzelemente II und III sind in ähnlicher Weise aufgebaut und bestehen insbesondere aus Masterfuses FII für das Redundanzelement II und FIII für das Redundanzelement III sowie aus Fuses fII0 bis fII4 für das Redundanzelement II und Fuses fIII0 bis fIII4 für das Redundanzelement III. Die Masterfuses FII bzw. FIII sind jeweils mit einem Master- Fuselatch M verbunden, während die Fuses fII0 bis fII4 und fIII0 bis fIII4 jeweils an die Fuselatches 0 bis 4 ange­ schlossen sind.

Die Master-Fuselatches M und die Fuselatches 0 bis 4 der Redundanzelemente I bis III sind jeweils mit einer Auswerte­ schaltung S verbunden, wie dies schematisch in Fig. 4 ange­ deutet ist.

Zur Aktivierung dieser Auswerteschaltung S werden die ent­ sprechenden Masterfuses FI, FII und FIII aktiviert, und die erforderlichen Fuses fI0 bis fI4, fII0 bis fII4 und fIII0 bis fIII4 des zugehörigen Redundanzelementes I, II bzw. III entsprechend der zu ersetzenden Adresse werden ebenfalls aktiviert. Bei Nicht-Aktivierung einer Masterfuse werden auch keine zugehörigen Fuses aktiviert.

Fig. 4 zeigt ein Beispiel, bei dem die Masterfuses FI und FIII der Redundanzelemente I und III aktiviert sind, während die Masterfuse FII des Redundanzelementes II nicht aktiviert ist. Entsprechend sind auch die Fuses fII0 bis fII4 des Red­ undanzelements II nicht aktiviert.

Der aktivierte bzw. nicht aktivierte Zustand der Masterfuses bzw. Fuses wird in den Master-Fuselatches M bzw. in den Fu­ ses 0 bis 4 gespeichert. Werden dem aktivierten Zustand eine "1" und dem nicht-aktivierten Zustand eine "0" zugeordnet, so stellt das Beispiel von Fig. 4 eine Bitfolge 1, 0, 1, 0, 0, 1; 0, 0, 0, 0, 0, 0; 1, 0, 1, 0, 0, 1 dar.

Es ist nun Aufgabe der vorliegenden Erfindung, eine Anord­ nung der eingangs genannten Art so zu verbessern, daß die Anzahl von Fuses reduziert werden kann, um so Chipfläche einzusparen; außerdem soll ein Verfahren zur Reduktion der Anzahl von Fuses angegeben werden.

Diese Aufgabe wird bei einer Anordnung der eingangs genann­ ten Art erfindungsgemäß dadurch gelöst, dass zwischen der Fuseeinrichtung und der Fuselatcheinrichtung ein Dekompres­ sor vorgesehen ist, der bei aktivierter Masterfuse die die­ ser zugeordneten Fuses auslesen lässt, um so deren aktivier­ ten oder nicht-aktivierten Zustand festzustellen und einen den jeweiligen Zustand angebenden Fuse-Datenstring zu bil­ den, und der bei nicht-aktivierter Masterfuse in den Fuse- Datenstring für diese Masterfuse den nicht-aktivierten Zu­ stand in der vorgegebenen Anzahl einbaut.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Ein Verfahren zur Reduktion der Anzahl von Fuses ist in Pa­ tentanspruch 6 angegeben.

Die erfindungsgemäße Anordnung nutzt in vorteilhafter Weise die an sich aus der bereits genannten US 5 859 801 bekannte dynamische Zuordnung der Fuses zu den Fuselatches aus. Da bei dieser dynamischen Zuordnung eine physikalische Trennung von Fuses und Fuselatches gegeben ist, können nämlich Kom­ pressionen zur Reduktion der Anzahl an Fuses eingesetzt wer­ den, wodurch Chipfläche einzusparen ist. So kann als Bei­ spiel bei der obigen Schaltung von Fig. 4 die Masterfuse M des Redundanzelementes mit dem Wert M = 0 (nicht aktiviert) so interpretiert werden, dass die folgenden Fuses 0 bis 4 des gleichen Redundanzelementes II ebenfalls nicht aktiviert sind. Das heißt, diese Fuses 0 bis 4 können dann schlicht weggelassen werden, so dass der für diese Fuses benötigte Platz auf der Chipfläche nicht mehr benötigt wird.

Tatsächlich hat sich gezeigt, dass bei Anwendung der erfin­ dungsgemäßen Anordnung bzw. des erfindungsgemäßen Verfahrens ein großer Teil der sonst bisher erforderlichen Fuses einzu­ sparen ist, ohne dadurch irgendwelche Funktionalität der Redundanz auf dem Chip zu verlieren, so daß ein nicht uner­ heblicher Flächenanteil auf dem Chip nicht mehr für Fuses benötigt wird.

In einer externen Rechenschaltung wird ein Redundanzalgo­ rithmus berechnet, um die Redundanzelemente festzulegen, welche defekte Schaltungsteile bzw. Speicherzellen ersetzen sollen. Dabei wird ein Kompressionsverfahren angewandt, so dass nur die tatsächlich benötigten Fuses aktiviert werden. Dies kann beispielsweise so geschehen, dass in einem Redun­ danzelement aus einer Masterfuse und fünf Fuses einer nicht aktivierten Masterfuse keine Fuses zugeordnet werden, wäh­ rend eine Zuordnung von Fuses zu einer Masterfuse nur dann erfolgt, wenn diese Masterfuse aktiviert ist. Auf diese Weise können fünf Fuses eines Redundanzelementes durch Kompres­ sion eingespart werden.

In einem chipinternen Dekompressor, der den eine Fuseein­ richtung bildenden Masterfuses und Fuses nachgeschaltet ist, wird in dem obigen Beispiel einer nicht-aktivierten Master­ fuse eine Folge von fünf nicht-aktivierten Fuses zugewiesen. Das heißt, bei Auswertung von M = 0 wird für physikalisch nicht vorhandene fünf Fuses in den beim Auswerten der Fuses gebildeten Fuse-Datenring fünfmal die Größe 0 eingesetzt. Umgekehrt wird dann, wenn eine Masterfuse aktiviert ist, al­ so beispielsweise den Wert 1 hat, ein Lesen der folgenden fünf Fuses, die physikalisch vorhanden sind, vorgenommen. Mit anderen Worten, bei einer Masterfuse mit dem Wert M = 0 wird eine Bitexpansion eingeführt.

Der so aus der Fuseeinrichtung ausgelesene Datenstring wird sodann in die Fuselatches seriell eingelesen, um aus diesen in üblicher Weise durch eine Auswerteschaltung ausgewertet zu werden.

Die erfindungsgemäße Anordnung verbindet so in vorteilhafter Weise die durch physikalische Trennung von Fuses und Fuse­ latches ermöglichte dynamische Zuordnung von Fuses in Redun­ danzelementen mit einer Kompression/Dekompression, um die Anzahl der physikalischen Fuses auf dem Chip zu ermöglichen.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein schematisches Schaltbild der erfindungsgemä­ ßen Anordnung,

Fig. 2 ein schematisches Blockschaltbild zur Erläuterung des erfindungsgemäßen Verfahrens,

Fig. 3 ein schematisches Schaltbild einer Fuse und eines Fuselatches und

Fig. 4 ein schematisches Schaltbild mit der herkömmli­ chen Zuordnung von Fuses und Fuselatches.

Die Fig. 3 und 4 sind bereits eingangs erläutert worden. In den Figuren werden einander entsprechende Bauteile jeweils mit den gleichen Bezugszeichen versehen.

Fig. 1 zeigt zunächst eine externe Rechenschaltung R, in welcher nach Ermittlung von fehlerhaften Schaltungsteilen bzw. Speicherzellen auf einem Chip C in einem Redundanzalgo­ rithmus die Redundanzelemente festgelegt werden, welche die­ se fehlerhaften Schaltungsteile bzw. Speicherzellen ersetzen sollen. So wird beispielsweise in der Rechenschaltung R festgelegt, dass die Redundanzelemente I und II mit den Wer­ ten "1, 0, 1, 0, 1, 0 bzw. 1, 0, 1, 0, 0, 1" benötigt wer­ den. Demgemäß werden die Masterfuses FI und FIII aktiviert und die Masterfuse FII wird nicht aktiviert. Von den Fuses des Redundanzelementes I werden die Fuses fI1 und fI3 akti­ viert und die Fuses fI0, fI2 und fI4 werden nicht aktiviert. Von den Fuses des Redundanzelementes III werden die Fuses fIII1 und fIII4 aktiviert, während die Fuses fIII0, fIII2 und fIII3 nicht aktiviert bleiben. Fuses für das Redundanze­ lement II werden nicht benötigt, da die Masterfuse FII nicht aktiviert ist.

Es ist zu ersehen, dass damit die fünf Fuses 0 bis 4 für das Redundanzelement II durch diese "Kompression", bei der der Masterfuse M des Redundanzelementes II mit dem Wert M = 0 fünfmal der Wert 0 für Fuses zugeordnet wird, eingespart werden können.

In einem Dekompressor D, in dem die Masterfuses und Fuses ausgelesen werden, werden dann, wenn eine Masterfuse den Wert "1" hat, die folgenden fünf Fuses gelesen, während dann, wenn einer Masterfuse der Wert M = 0 zugeordnet ist, durch Bitexpansion fünfmal der Wert 0 eingefügt wird.

Durch serielles Auslesen des Dekompressors D werden so Bit­ folgen "1, 0, 1, 0, 1, 0", "0, 0, 0, 0, 0, 0" und "1, 0, 1, 0, 0, 1" erhalten, die seriell in die Fuselatches 0, 1, 2, 3, 4 bzw. kurz FL der Redundanzelemente I, II und III einge­ lesen werden. Diese Fuselatches FL werden sodann in üblicher Weise von einer Auswerteschaltung S ausgewertet. Einem Red- undanzelement können auch mehr oder weniger als fünf Fuse­ latches zugeordnet sein, so daß die Anzahl der möglichen Fu­ selatches bzw. zugewiesenen Fuses für jedes Redundanzelement allgemein durch i gegeben ist.

Bei der erfindungsgemäßen Anordnung werden also dann, wenn eine Masterfuse FI, FII, FIII usw. aktiviert ist, die näch­ sten Fuses direkt, das heißt im Verhältnis 1 : 1 von der je­ weiligen Fuse ausgelesen und mit ihrem Inhalt in den zu transferierenden Fuse-Datenstring übertragen. Dabei wird keine Kompression vorgenommen. Im obigen Beispiel gilt dies für die Redundanzelemente I und III.

Ist dagegen die Masterfuse nicht aktiviert, was für das Red­ undanzelement II gilt, so werden die Bits für folgende, phy­ sikalisch nicht vorhandene Fuses, im obigen Ausführungsbei­ spiel für fünf Fuses, durch einen Dekompressor mit dem Wert "0" in den Fuse-Datenstring eingefügt. Dies ist im obigen Beispiel für das Redundanzelement II der Fall.

Für dieses Redundanzelement II beträgt die Kompression dem­ nach 6 : 1, da fünf Fuses weggelassen sind. Mit anderen Wor­ ten, in diesem Beispiel können fünf Fuses von insgesamt achtzehn Masterfuses und Fuses eingespart werden, ohne an Funktionalität bei der Redundanz zu verlieren.

Der auf diese Weise generierte Fuse-Datenstring wird von dem Dekompressor seriell zu den einzelnen lokalen Fuselatches FL getaktet und steht dort zur Weiterverarbeitung in der Schal­ tung S zur Verfügung.

Die obige Kompression und Dekompression stellt lediglich ein Beispiel dar. Selbstverständlich sind auch andere Kompres­ sionen und Dekompressionen möglich. Auch können einer Masterfuse mehr oder weniger als fünf Fuses zugeordnet sein, so daß allgemein i Fuses entsprechend i Fuselatches vorhan­ den sind.

Fig. 2 zeigt ein Blockschaltbild zur Veranschaulichung des erfindungsgemäßen Verfahrens: In der externen Rechenschal­ tung R wird entsprechend den fehlerhaften Schaltungsteilen auf dem Chip C, der beispielsweise ein ROM sein kann, die benötigte Redundanz berechnet. Diese Redundanz wird vom Rechner als unkomprimierter Redundanzstring angegeben und in einem Kompressor K (in Hardware oder Software) komprimiert, so daß ein komprimierter Redundanzstring vorliegt. Die Re­ chenschaltung R und der Kompressor K können auch zu einer Einheit zusammengefaßt sein.

Der komprimierte Redundanzstring wird dann in den Chip C eingegeben, um dort Masterfuses Fi und Fuses fi entsprechend der benötigten Redundanz beispielsweise elektrisch oder durch Laserstrahl zu aktivieren. Nach Auslesen der Masterfu­ ses Fi und Fuses fi erfolgt chipintern eine Dekompression im Dekompressor (oder Bitexpander) D, so daß dann die Fuselat­ ches FL mit dem dekomprimierten Redundanzstring versorgt werden. Durch die Kompression des Redundanzstrings kann eine erhebliche Anzahl an Masterfuses bzw. Fuses eingespart wer­ den.

Bezugszeichenliste

F Fuses
FL Fuselatch
S Auswerteschaltung
VDD Versorgungsspannung
nSET n-Kanal-MOS-Transistor
Reset p-Kanal-MOS-Transistor
FI, FII, FIII Masterfuses
fI0, . . . fII0, . . . fIII0, fi Fuses
I, II, III Redundanzelemente
R externe Rechenschaltung
D Dekompressor
C Chip

0, 1, 2, 3, 4,

. . . i Fuselatches
M Master-Fuselatches
K Kompressor

Claims (6)

1. Anordnung zur Reduktion der Anzahl von Fuses in einer Halbleitervorrichtung, umfassend:
eine Fuseeinrichtung aus Masterfuses (Fi) und Fuses (fi) wobei jeweils eine vorgegebene Anzahl von Fuses einer Masterfuse zugeordnet ist,
eine der Fuseeinrichtung nachgeschaltete Fuselatcheinrich­ tung (FL) aus den Masterfuses zugeordneten Master-Fuse­ latches (M) und Fuselatches (0, 1, 2, 3, . . ., i), wobei jede Master-Fuselatch mit einer Reihe von Fuselatches in der vorgegebenen Anzahl versehen ist, und
einer der Fuselatcheinrichtung (FL) nachgeschaltete Auswer­ teschaltung (S), wobei:
zwischen Masterfuses und Fuses einerseits und Master-Fuse­ latches und Fuselatches andererseits eine dynamische Zu­ ordnung gegeben ist,
dadurch gekennzeichnet,
dass
zwischen der Fuseeinrichtung und der Fuselatcheinrichtung ein Dekompressor (D) vorgesehen ist, der bei aktivierter Masterfuse (Fi) die dieser zugeordneten Fuses (fi) ausle­ sen lässt, um so deren aktivierten oder nicht-aktivierten Zustand festzustellen und einen den jeweiligen Zustand an­ gebenden Fuse-Datenstring zu bilden, und der bei nicht- aktivierter Masterfuse in den Fuse-Datenstring für diese Masterfuse den nicht-aktivierten Zustand in der vorgegebe­ nen Anzahl einbaut.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass der Dekompressor (D) zusammen mit der Fuseeinrichtung und der Fuselatcheinrichtung sowie der Auswerteschaltung (S) auf einem Chip integriert sind.

3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass jeder Masterfuse wenigstens eine Fuse zugeordnet ist.

4. Anordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Fuses im aktivierten Zustand unterbrochen sind.

5. Anordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Fuses im aktivierten Zustand leitend sind (Anti­ fuses).

6. Verfahren zur Reduktion der Anzahl von Fuses (fi) in ei­ ner Halbleitervorrichtung (C), bei der von einer externen Rechenschaltung Fuse-Information in der Form eines Daten­ strings zugeführt wird, dadurch gekennzeichnet,
dass
der Datenstring extern komprimiert wird,
der komprimierte Datenstring zu der Halbleitervorrichtung (C) übertragen wird,
die Fuseinformation in den Fuses (fi) der Halbleitervor­ richtung (C) aufgezeichnet wird und
der aus den ausgelesenen Fuses (fi) gewonnene Datenstring dekomprimiert wird.