KR102239740B1 - 상변화 메모리 장치에서의 데이터 리드 동작 방법 - Google Patents

상변화 메모리 장치에서의 데이터 리드 동작 방법 Download PDF

Info

Publication number
KR102239740B1
KR102239740B1 KR1020200015487A KR20200015487A KR102239740B1 KR 102239740 B1 KR102239740 B1 KR 102239740B1 KR 1020200015487 A KR1020200015487 A KR 1020200015487A KR 20200015487 A KR20200015487 A KR 20200015487A KR 102239740 B1 KR102239740 B1 KR 102239740B1
Authority
KR
South Korea
Prior art keywords
voltage
change memory
phase change
memory cell
data read
Prior art date
Application number
KR1020200015487A
Other languages
English (en)
Inventor
나태희
Original Assignee
인천대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인천대학교 산학협력단 filed Critical 인천대학교 산학협력단
Priority to KR1020200015487A priority Critical patent/KR102239740B1/ko
Priority to PCT/KR2020/004548 priority patent/WO2021162172A1/ko
Application granted granted Critical
Publication of KR102239740B1 publication Critical patent/KR102239740B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

상변화 메모리 장치에서의 데이터 리드 동작 방법이 개시된다. 본 발명에 따른 상변화 메모리 장치에서의 데이터 리드 동작 방법은 상변화 메모리 장치를 구성하는 상변화 메모리 셀의 하부 전극(bottom electrode)에 연결된 워드 라인(WL)을 통해 상기 상변화 메모리 셀의 하단 전압을 미리 설정된 제1 전압으로 프리차지(precharge)한 후 플로팅(floating)하고, 상기 상변화 메모리 셀의 상부 전극(top electrode)에 연결된 비트 라인(BL)을 통해 상기 상변화 메모리 셀의 상단 전압을 미리 설정된 제2 전압으로 프리차지한 후 상기 하단 전압의 변화에 따른 상기 상변화 메모리 셀의 상태변화를 확인함으로써, 상기 상변화 메모리 셀에 저장된 데이터를 효과적으로 리드(read)할 수 있다.

Description

상변화 메모리 장치에서의 데이터 리드 동작 방법{DATA READ OPERATION METHOD OF PHASE CHANGE MEMORY DEVICE}
본 발명은 상변화 메모리 장치에서의 데이터 리드(read) 동작 방법에 대한 것이다.
차세대 메모리로 주목받고 있는 상변화 메모리(Phase Change Random Access Memory: PRAM)는 메모리 셀(cell)에 전류를 인가하여 열을 발생시키고, 이 열을 통해 셀의 상태를 비결정질(Amorphous) 또는 결정질(Crystalline) 상태로 변환함으로써, 데이터 쓰기가 가능하도록 구성된 메모리를 의미한다.
비결정질 상태는 메모리 셀에 상변화 물질의 녹는점 이상의 온도가 가해지도록 높은 전류를 인가하여 상변화 물질을 융해(melting)시킨 후 전류를 빠르게 줄여 온도를 급격히 낮춤으로써 만들 수 있고, 비결정질 상태에서의 메모리 셀을 리셋(RESET) 상태라고 한다.
결정질 상태는 메모리 셀에 결정질 상태로 만들기 위한 기준 온도 이상의 온도가 가해지도록 리셋 상태에서의 전류보다 약간 낮은 전류를 오랫동안 인가한 후 전류를 서서히 줄여 온도를 천천히 낮춤으로써 만들 수 있고, 결정질 상태에서의 메모리 셀을 셋(SET) 상태라고 한다.
이때, 메모리 셀의 상태를 비결정질 상태 또는 결정질 상태로 만듦으로써, 메모리 셀 하나에 1비트의 데이터를 기록할 수 있다. 관련해서, 메모리 셀의 상태가 비결정질(RESET)일 때 '0'의 비트 값이 기록되도록 하고, 결정질(SET)일 때에 '1'의 비트 값이 기록되도록 설정하거나, 메모리 셀의 상태가 비결정질(RESET)일 때 '1'의 비트 값이 기록되도록 하고, 결정질(SET)일 때에 '0'의 비트 값이 기록되도록 설정할 수 있다.
이때, 메모리 셀에 기록되어 있는 데이터를 리드(read)하는 과정에서는 메모리 셀의 상태가 비결정질(RESET)인지 결정질(SET)인지 여부를 판별함으로써, 메모리 셀에 기록되어 있는 데이터의 종류를 판정할 수 있게 된다.
상변화 메모리의 메모리 셀은 비결정질인지 결정질인지 여부에 따라, 서로 다른 전류/전압 특성을 가지고 있다.
관련해서, 도 1에는 상변화 메모리 셀의 상태에 따른 전류/전압 특성을 설명하기 위한 도면이 도시되어 있다.
도면부호 110에 도시된 바와 같이, 상변화 메모리 셀의 양단 전압을 VCELL이라고 하고, 상변화 메모리 셀을 흐르는 전류를 ICELL이라고 하였을 때, VCELL과 ICELL은 도면부호 120에 도시된 그림과 같이, 상변화 메모리 셀의 상태에 따라 다른 특성을 가지게 된다.
관련해서, 상변화 메모리 셀이 비결정질(RESET) 상태인 경우, 높은 저항을 가지게 되고, 이로 인해 상변화 메모리 셀에 전류가 흐르게 하기 위한 문턱 전압(Vth _RESET)은 높게 설정되어 있다. 이 문턱 전압(Vth_RESET) 이상의 전압(VCELL)이 상변화 메모리 셀에 인가되어야 상변화 메모리 셀이 온(ON)되어 상변화 메모리 셀에 전류(ICELL)가 흐르게 되며, 상변화 메모리 셀에 문턱 전압(Vth _RESET) 이상의 전압(VCELL)이 인가되는 경우, 도면부호 120에 도시된 그림과 같이, 순간적으로 전압 강하가 발생하는 특징이 있다.
반면에, 상변화 메모리 셀이 결정질(SET) 상태인 경우, 낮은 저항을 가지게 되고, 이로 인해 상변화 메모리 셀에 전류가 흐르게 하기 위한 문턱 전압(Vth _SET)은 낮게 설정되어 있다. 이 문턱 전압(Vth _SET) 이상의 전압(VCELL)이 상변화 메모리 셀에 인가되어야 상변화 메모리 셀이 온(ON)되어 상변화 메모리 셀에 전류(ICELL)가 흐르게 되며, 상변화 메모리 셀에 문턱 전압(Vth _SET) 이상의 전압(VCELL)이 인가되는 경우, 도면부호 120에 도시된 그림과 같이, 순간적으로 전압 강하가 발생하는 특징이 있다.
이렇게, 상변화 메모리 셀은 그 상태에 따라 턴-온되기 위한 문턱 전압에 차이가 있기 때문에 데이터 리드를 수행할 때, 이러한 문턱 전압의 차이를 기초로 상변화 메모리 셀에 적절한 전압을 인가해 본 후 그에 따른 전기적 특성을 확인해서, 상변화 메모리 셀이 현재 어떤 상태인지 판별할 수 있고, 이를 통해 상변화 메모리 셀에 기록된 데이터의 종류를 확인할 수 있다.
본 발명은 상변화 메모리 장치를 구성하는 상변화 메모리 셀의 하부 전극(bottom electrode)에 연결된 워드 라인(WL)을 통해 상기 상변화 메모리 셀의 하단 전압을 미리 설정된 제1 전압으로 프리차지(precharge)한 후 플로팅(floating)하고, 상기 상변화 메모리 셀의 상부 전극(top electrode)에 연결된 비트 라인(BL)을 통해 상기 상변화 메모리 셀의 상단 전압을 미리 설정된 제2 전압으로 프리차지한 후 상기 하단 전압의 변화에 따른 상기 상변화 메모리 셀의 상태변화를 확인함으로써, 상기 상변화 메모리 셀에 저장된 데이터를 효과적으로 리드(read)할 수 있는 상변화 메모리 장치에서의 데이터 리드 동작 방법을 제시하고자 한다.
본 발명의 일실시예에 따른 상변화 메모리 장치에서의 데이터 리드(read) 동작 방법은 상변화 메모리 셀(cell)의 하부 전극(bottom electrode)에 연결된 워드 라인(WL)을 통해 상기 상변화 메모리 셀의 하단 전압을 미리 설정된 제1 전압으로 프리차지(precharge)한 후 플로팅(floating)하는 단계, 상기 상변화 메모리 셀의 상부 전극(top electrode)에 연결된 비트 라인(BL)을 통해 상기 상변화 메모리 셀의 상단 전압을 미리 설정된 제2 전압 - 상기 제2 전압은 상기 제1 전압과의 차이가 상기 상변화 메모리 셀이 결정질(Crystalline) 상태일 때의 제1 문턱 전압(Vth _SET) 이상, 상기 상변화 메모리 셀이 비결정질(Amorphous) 상태일 때의 제2 문턱 전압(Vth _RESET) 미만이 되도록 설정된 전압임 - 으로 프리차지하는 단계 및 상기 하단 전압의 변화를 측정하여 상기 하단 전압이 미리 설정된 기준 전압을 초과하는지 확인함으로써, 상기 상변화 메모리 셀에 저장된 비트 값의 종류를 판정하는 단계를 포함한다.
또한, 본 발명의 다른 일실시예에 따른 상변화 메모리 장치에서의 데이터 리드(read) 동작 방법은 상변화 메모리 셀(cell)의 하부 전극(bottom electrode)에 연결된 워드 라인(WL)을 통해 상기 상변화 메모리 셀의 하단 전압을 미리 설정된 제1 전압으로 프리차지(precharge)한 후 플로팅(floating)하는 단계, 상기 상변화 메모리 셀의 상부 전극(top electrode)에 연결된 비트 라인(BL)을 통해 상기 상변화 메모리 셀의 상단 전압을 미리 설정된 제2 전압 - 상기 제2 전압은 상기 제1 전압과의 차이가 상기 상변화 메모리 셀이 결정질(Crystalline) 상태일 때의 제1 문턱 전압(Vth _SET) 이상, 상기 상변화 메모리 셀이 비결정질(Amorphous) 상태일 때의 제2 문턱 전압(Vth _RESET) 미만이 되도록 설정된 전압임 - 으로 프리차지하는 단계 및 상기 하단 전압의 변화를 측정하여 상기 하단 전압이 미리 설정된 기준 전압을 초과하는지 확인함으로써, 상기 상변화 메모리 셀에 저장된 비트 값의 종류를 판정하는 단계를 포함하고, 상기 상변화 메모리 셀에 상기 상단 전압을 공급하기 위한 전원측 노드와 상기 워드 라인 사이에는 커패시터를 통해 용량 결합(capacitive coupling)되도록 구성되어 있으며, 상기 상단 전압은 상기 하단 전압이 상승하는 경우, 상기 용량 결합을 통해 발생하는 정궤환(positive feedback)에 의해, 상기 하단 전압의 상승량만큼 크기가 상승하는 특성을 갖도록 구성된다.
본 발명에 따른 상변화 메모리 장치에서의 데이터 리드 동작 방법은 상변화 메모리 장치를 구성하는 상변화 메모리 셀의 하부 전극(bottom electrode)에 연결된 워드 라인(WL)을 통해 상기 상변화 메모리 셀의 하단 전압을 미리 설정된 제1 전압으로 프리차지(precharge)한 후 플로팅(floating)하고, 상기 상변화 메모리 셀의 상부 전극(top electrode)에 연결된 비트 라인(BL)을 통해 상기 상변화 메모리 셀의 상단 전압을 미리 설정된 제2 전압으로 프리차지한 후 상기 하단 전압의 변화에 따른 상기 상변화 메모리 셀의 상태변화를 확인함으로써, 상기 상변화 메모리 셀에 저장된 데이터를 효과적으로 리드(read)할 수 있다.
도 1은 상변화 메모리의 특성을 설명하기 위한 도면이다.
도 2는 본 발명의 일실시예에 따른 상변화 메모리 장치에서의 데이터 리드 동작 방법을 도시한 순서도이다.
도 3은 본 발명의 일실시예에 따른 상변화 메모리 장치에서의 데이터 리드 동작 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 다른 일실시예에 따른 상변화 메모리 장치에서의 데이터 리드 동작 방법을 도시한 순서도이다.
도 5는 본 발명의 다른 일실시예에 따른 상변화 메모리 장치에서의 데이터 리드 동작 방법을 설명하기 위한 도면이다.
이하에서는 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하기로 한다. 이러한 설명은 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였으며, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 본 명세서 상에서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 사람에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다.
본 문서에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다. 또한, 본 발명의 다양한 실시예들에 있어서, 각 구성요소들, 기능 블록들 또는 수단들은 하나 또는 그 이상의 하부 구성요소로 구성될 수 있고, 각 구성요소들이 수행하는 전기, 전자, 기계적 기능들은 전자회로, 집적회로, ASIC(Application Specific Integrated Circuit) 등 공지된 다양한 소자들 또는 기계적 요소들로 구현될 수 있으며, 각각 별개로 구현되거나 2 이상이 하나로 통합되어 구현될 수도 있다.
도 2는 본 발명의 일실시예에 따른 상변화 메모리 장치에서의 데이터 리드(read) 동작 방법을 도시한 순서도이고, 도 3은 본 발명의 일실시예에 따른 상변화 메모리 장치에서의 데이터 리드 동작 방법을 설명하기 위한 도면이다.
관련해서, 도 3의 도면부호 310에는 데이터 리드를 위해 본 발명에 따른 상변화 메모리 셀에 연결되는 회로 구조에 대한 간략한 개념도가 도시되어 있고, 도면부호 320에는 도면부호 310에 따른 회로 구조에서 데이터 리드 동작이 수행될 경우의 전압 특성을 도시한 그래프가 도시되어 있다.
단계(S210)에서는 상변화 메모리 셀(cell)의 하부 전극(bottom electrode)에 연결된 워드 라인(WL)을 통해 상기 상변화 메모리 셀의 하단 전압을 미리 설정된 제1 전압으로 프리차지(precharge)한 후 플로팅(floating)한다.
관련해서, 상기 제1 전압을 VN이라고 하는 경우, 단계(S210)에서는 도면부호 320에서 "WL precharge" 구간으로 표시한 바와 같이, 상기 상변화 메모리 셀의 하단 전압을 상기 제1 전압(VN)으로 프리차지한 후 플로팅시킬 수 있다.
단계(S220)에서는 상기 상변화 메모리 셀의 상부 전극(top electrode)에 연결된 비트 라인(BL)을 통해 상기 상변화 메모리 셀의 상단 전압을 미리 설정된 제2 전압으로 프리차지한다.
관련해서, 상기 제2 전압을 VCMP라고 하는 경우, 단계(S220)에서는 도면부호 320에서 "WL precharge" 구간이 끝난 후 "WL floating & BL precharge" 구간으로 표시한 바와 같이, 상기 상변화 메모리 셀의 상단 전압을 상기 제2 전압(VCMP)으로 프리차지할 수 있다.
여기서, 상기 제2 전압(VCMP)은 상기 제1 전압(VN)과의 차이가 상기 상변화 메모리 셀이 결정질(Crystalline) 상태일 때의 제1 문턱 전압(Vth _SET) 이상, 상기 상변화 메모리 셀이 비결정질(Amorphous) 상태일 때의 제2 문턱 전압(Vth _RESET) 미만이 되도록 설정된 전압을 의미한다. 즉, 상기 제2 전압(VCMP)과 상기 제1 전압(VN) 간의 차이인 "VCMP-VN"은 상기 제1 문턱 전압(Vth _SET)과 상기 제2 문턱 전압(Vth _RESET) 사이의 값이 되도록 설정된다.
이때, 도면부호 320에서 표시된 VREAD가 "VCMP-VN"를 의미하며, 결국, 본 발명의 데이터 리드 동작 방법은 단계(S210)과 단계(S220)을 통해 상기 상변화 메모리 셀의 양단에 VREAD라고 하는 전압을 인가하게 되는 것이다.
만약, 상기 상변화 메모리 셀의 현재 상태가 결정질 상태라고 하는 경우, 상기 상변화 메모리 셀을 턴-온시키기 위한 문턱 전압은 상기 제1 문턱 전압(Vth _SET)으로 설정되기 때문에, 단계(S210)을 통해 상기 하단 전압이 상기 제1 전압(VN)으로 프리차지되고, 플로팅된 후 단계(S220)을 통해 상기 상단 전압이 상기 제2 전압(VCMP)으로 프리차지되기 시작함에 따라, 상기 제2 전압(VCMP)과 상기 제1 전압(VN) 간의 차이인 VREAD가 상기 제1 문턱 전압(Vth _SET)에 도달하게 되면, 상기 상변화 메모리 셀은 턴-온되고, 도 1의 도면부호 120에 도시된 그림과 같은 상변화 메모리 셀의 전류/전압 특성에 따라 상기 상변화 메모리 셀의 양단의 전위차(VCELL)에 대해서는 순간적으로 "Vth_SET-VS"만큼의 전압 강하가 발생하게 된다.
이로 인해, 상기 상변화 메모리 셀의 양단의 전위차(VCELL)는 "VREAD-(Vth _SET-VS)"가 되며, 상기 상단 전압은 상기 제2 전압(VCMP)으로 계속 유지되는 상황에서 상기 하단 전압이 플로팅된 상황이기 때문에 결국, 상기 하단 전압은 상기 제1 전압(VN)에서 전압 강하량인 "Vth _SET-VS"만큼 상승하게 되어, "VN+(Vth _SET-VS)"로 변하게 된다. 그리고, 상기 상변화 메모리 셀의 양단의 전위차(VCELL)는 "VREAD-(Vth _SET-VS)"로 유지되고, 이는 상기 제1 문턱 전압(Vth_SET)보다 크기가 작기 때문에 상기 상변화 메모리 셀은 턴-오프된다.
즉, 단계(S220)을 통해 상기 상단 전압이 상기 제2 전압(VCMP)으로 프리차지되기 시작함에 따라, 상기 제2 전압(VCMP)과 상기 제1 전압(VN) 간의 차이인 VREAD가 상기 제1 문턱 전압(Vth _SET)에 도달하게 되면, 도면부호 320에서 "SET cell"로 표시한 부분처럼 상기 하단 전압이 "VN+(Vth_SET-VS)"로 상승하게 된다.
반면, 상기 상변화 메모리 셀의 현재 상태가 비결정질 상태라고 하는 경우, 상기 상변화 메모리 셀을 턴-온시키기 위한 문턱 전압은 상기 제2 문턱 전압(Vth _RESET)으로 설정되기 때문에, 단계(S210)을 통해 상기 하단 전압이 상기 제1 전압(VN)으로 프리차지되고, 플로팅된 후 단계(S220)을 통해 상기 상단 전압이 상기 제2 전압(VCMP)으로 프리차지되더라도 상기 제2 전압(VCMP)과 상기 제1 전압(VN) 간의 차이인 VREAD는 상기 제2 문턱 전압(Vth _RESET)에 도달하지 못하게 된다. 이로 인해, 상기 상변화 메모리 셀은 턴-오프상태를 그대로 유지하게 되고, 상기 하단 전압은 변화 없이, 상기 제1 전압(VN)으로 그래도 유지된다.
즉, 단계(S220)을 통해 상기 상단 전압이 상기 제2 전압(VCMP)으로 프리차지되기 시작하더라도, 상기 제2 전압(VCMP)과 상기 제1 전압(VN) 간의 차이인 VREAD가 상기 제2 문턱 전압(Vth _RESET)에 도달하지 못하기 때문에, 도면부호 320에서 "RESET cell"로 표시한 부분처럼 상기 하단 전압이 상기 제1 전압(VN)으로 그래도 유지된다.
결국, 단계(S210)과 단계(S220)을 거치게 되면, 상기 상변화 메모리 셀의 현재 상태에 따라 상기 하단 전압은 도면부호 320에 도시된 "SET cell" 또는 "RESET cell"의 특성으로 변화하게 된다.
이렇게, 상기 하단 전압은 상기 상변화 메모리 셀의 현재 상태에 따라 다른 특성으로 변화하기 때문에 이러한 하단 전압의 변화를 측정하여 상기 상변화 메모리 셀의 현재 상태를 파악할 수 있다.
관련해서, 단계(S230)에서는 단계(S210)과 단계(S220) 이후에 상기 하단 전압의 변화를 측정하여 상기 하단 전압이 미리 설정된 기준 전압을 초과하는지 확인함으로써, 상기 상변화 메모리 셀에 저장된 비트 값의 종류를 판정한다.
이때, 본 발명의 일실시예에 따르면, 상기 기준 전압은 상기 제1 전압(VN)과 제3 전압 사이의 크기를 갖도록 설정된 전압일 수 있다.
여기서, 상기 제3 전압은 상기 상변화 메모리 셀이 결정질 상태일 때 상기 상변화 메모리 셀의 양단의 전위차(VCELL)가 상기 제1 문턱 전압에 도달함에 따라 발생하는 전압 강하량(Vth _SET-VS)만큼의 전압을 상기 제1 전압에 합산한 전압을 의미한다.
즉, 상기 기준 전압은 상기 제1 전압인 "VN"을 초과하고, 상기 제3 전압인 "VN+(Vth _SET-VS)"미만의 값을 갖도록 설정된 전압을 의미한다.
만약, 단계(S230)에서 상기 하단 전압이 상기 기준 전압을 초과하는 것으로 확인되었다면, 상기 하단 전압이 "VN+(Vth _SET-VS)"으로 상승한 것으로 볼 수 있고, 이는 결국 상기 상변화 메모리 셀의 현재 상태가 결정질 상태인 것으로 확인할 수 있기 때문에, 단계(S230)에서는 상기 상변화 메모리 셀의 현재 상태가 결정질 상태일 때에 대응하는 비트 값을 상기 상변화 메모리 셀에 저장되어 있는 비트 값으로 판정할 수 있다.
반면, 단계(S230)에서 상기 하단 전압이 상기 기준 전압 이하인 것으로 확인되었다면, 상기 하단 전압이 변하지 않은 것으로 볼 수 있고, 이는 결국 상기 상변화 메모리 셀의 현재 상태가 비결정질 상태인 것으로 확인할 수 있기 때문에, 단계(S230)에서는 상기 상변화 메모리 셀의 현재 상태가 비결정질 상태일 때에 대응하는 비트 값을 상기 상변화 메모리 셀에 저장되어 있는 비트 값으로 판정할 수 있다.
이때, 본 발명의 일실시예에 따르면, 상기 상변화 메모리 셀의 상태가 결정질 상태일 때 '1'의 비트 값이 저장되는 것으로 사전 설정되어 있고, 비결정질 상태일 때 '0'의 비트 값이 저장되는 것으로 사전 설정되어 있다고 하는 경우, 단계(S230)에서는 상기 하단 전압이 상기 기준 전압을 초과하는 것으로 확인되는 경우, 상기 상변화 메모리 셀이 결정질 상태인 것으로 확인하여 상기 상변화 메모리 셀에 '1'의 비트 값이 저장되어 있는 것으로 판정하고, 상기 하단 전압이 상기 기준 전압 이하인 것으로 확인되는 경우, 상기 상변화 메모리 셀이 비결정질 상태인 것으로 확인하여 상기 상변화 메모리 셀에 '0'의 비트 값이 저장되어 있는 것으로 판정할 수 있다.
지금까지 도 2와 도 3을 참조하여 본 발명의 일실시예에 따른 상변화 메모리 장치에서의 데이터 리드 동작 방법에 대해 설명하였다. 도 2와 도 3을 참조하여 설명한 데이터 리드 동작 방법은 앞서 설명한 바와 같이, 상기 하단 전압이 상기 제1 전압(VN)에서 "VN+(Vth _SET-VS)"으로 상승되는지 여부를 확인함으로써, 상기 상변화 메모리 셀의 상태를 판단하는 방식이 사용된다. 즉, 도 2와 도 3을 이용하여 설명한 데이터 리드 동작 방법에서의 상기 상변화 메모리 셀의 상태를 판단하는 센싱 마진(margin)은 "(Vth _SET-VS)"라고 볼 수 있다. 다만, 상기 상변화 메모리 셀은 온도 및 공정변이에 민감한 측면이 있어서, "(Vth _SET-VS)"라는 센싱 마진이 상기 상변화 메모리 셀의 현재 상태를 판단하는데 있어 충분히 크다고 볼 수 없을 수 있다. 즉, "(Vth _SET-VS)"라는 센싱 마진이 비교적 크다고 볼 수 없기 때문에 상기 상변화 메모리 셀의 현재 상태를 판단할 때, 오류가 발생할 여지가 있을 수 있다. 따라서, 상기 상변화 메모리 셀의 현재 상태를 판정하기 위한 센싱 마진을 보다 크게 증가시켜서 데이터 리드시 발생할 수 있는 리드 오류를 감소시키기 위한 보다 진보된 기술이 도입될 필요가 있다.
이와 관련하여, 본 문서에서는 도 4와 도 5를 참조하여 센싱 마진을 증가시키기 위한 보다 진보된 방식의 데이터 리드 동작 방법을 추가로 제안한다.
도 4는 본 발명의 다른 일실시예에 따른 상변화 메모리 장치에서의 데이터 리드 동작 방법을 도시한 순서도이고, 도 5는 본 발명의 다른 일실시예에 따른 상변화 메모리 장치에서의 데이터 리드 동작 방법을 설명하기 위한 도면이다.
도 5의 도면부호 510에는 데이터 리드를 위해 본 발명에 따른 상변화 메모리 셀에 연결되는 회로 구조에 대한 간략한 개념도가 도시되어 있고, 도면부호 520에는 도면부호 510에 따른 회로 구조에서 데이터 리드 동작이 수행될 경우의 전압 특성을 도시한 그래프가 도시되어 있다.
이때, 본 발명에 다른 실시예에 따른 회로는 도 5의 도면부호 510에 도시된 그림과 같이, 비트 라인(BL)을 통해 상기 상변화 메모리 셀에 상단 전압을 공급하는 전원측 노드와 워드 라인(WL) 사이에 커패시터(CBW)를 통해 용량 결합(capacitive coupling)되어 있을 수 있다.
이러한 상황에서, 단계(S410)에서는 상변화 메모리 셀의 하부 전극에 연결된 상기 워드 라인(WL)을 통해 상기 상변화 메모리 셀의 하단 전압을 미리 설정된 제1 전압으로 프리차지한 후 플로팅한다.
관련해서, 상기 제1 전압을 VN이라고 하는 경우, 단계(S410)에서는 도면부호 520에서 "WL precharge" 구간으로 표시한 바와 같이, 상기 상변화 메모리 셀의 하단 전압을 상기 제1 전압(VN)으로 프리차지한 후 플로팅시킬 수 있다.
단계(S420)에서는 상기 상변화 메모리 셀의 상부 전극에 연결된 상기 비트 라인(BL)을 통해 상기 상변화 메모리 셀의 상단 전압을 미리 설정된 제2 전압으로 프리차지한다.
관련해서, 상기 제2 전압을 VCMP라고 하는 경우, 단계(S420)에서는 도면부호 520에서 "WL precharge" 구간이 끝난 후 "WL floating & BL precharge" 구간으로 표시한 바와 같이, 상기 상변화 메모리 셀의 상단 전압을 상기 제2 전압(VCMP)으로 프리차지할 수 있다.
여기서, 상기 제2 전압(VCMP)은 상기 제1 전압(VN)과의 차이가 상기 상변화 메모리 셀이 결정질 상태일 때의 제1 문턱 전압(Vth _SET) 이상, 상기 상변화 메모리 셀이 비결정질 상태일 때의 제2 문턱 전압(Vth_RESET) 미만이 되도록 설정된 전압을 의미한다. 즉, 상기 제2 전압(VCMP)과 상기 제1 전압(VN) 간의 차이인 "VCMP-VN"은 상기 제1 문턱 전압(Vth _SET)과 상기 제2 문턱 전압(Vth _RESET) 사이의 값이 되도록 설정된다.
이때, 상기 제2 전압(VCMP)과 상기 제1 전압(VN) 간의 차이를 VREAD라고 하는 경우, 본 발명의 데이터 리드 동작 방법은 단계(S410)과 단계(S420)을 통해 상기 상변화 메모리 셀의 양단에 VREAD라고 하는 전압을 인가하게 되는 것이다.
만약, 상기 상변화 메모리 셀의 현재 상태가 결정질 상태라고 하는 경우, 상기 상변화 메모리 셀을 턴-온시키기 위한 문턱 전압은 상기 제1 문턱 전압(Vth _SET)으로 설정되기 때문에, 단계(S410)을 통해 상기 하단 전압이 상기 제1 전압(VN)으로 프리차지되고, 플로팅된 후 단계(S420)을 통해 상기 상단 전압이 상기 제2 전압(VCMP)으로 프리차지되기 시작함에 따라, 상기 제2 전압(VCMP)과 상기 제1 전압(VN) 간의 차이인 VREAD가 상기 제1 문턱 전압(Vth _SET)에 도달하게 되면, 상기 상변화 메모리 셀은 턴-온되고, 도 1의 도면부호 120에 도시된 그림과 같은 상변화 메모리 셀의 전류/전압 특성에 따라 상기 상변화 메모리 셀의 양단의 전위차(VCELL)에 대해서는 순간적으로 "Vth_SET-VS"만큼의 전압 강하가 발생하게 된다.
이로 인해, 상기 상변화 메모리 셀의 양단의 전위차(VCELL)는 "VREAD-(Vth _SET-VS)"가 되며, 상기 상단 전압은 상기 제2 전압(VCMP)으로 계속 유지되는 상황에서 상기 하단 전압이 플로팅된 상황이기 때문에 결국, 상기 하단 전압은 상기 제1 전압(VN)에서 전압 강하량인 "Vth _SET-VS"만큼 상승하게 되어, "VN+(Vth _SET-VS)"로 변하게 된다. 그리고, 상기 상변화 메모리 셀의 양단의 전위차(VCELL)는 "VREAD-(Vth _SET-VS)"로 유지되고, 이는 상기 제1 문턱 전압(Vth_SET)보다 크기가 작기 때문에 상기 상변화 메모리 셀은 턴-오프된다.
이때, 상기 전원측 노드와 상기 워드 라인(WL) 사이에는 도면부호 510에 도시된 그림과 같이, 커패시터를 통해 용량 결합되어 있기 때문에, 상기 하단 전압이 상기 제1 전압(VN)에서 "VN+(Vth _SET-VS)"로 상승하게 되면, 상기 상단 전압은 상기 용량 결합을 통해 발생하는 정궤환(positive feedback)에 의해서, 상기 제2 전압(VCMP)에서 상기 하단 전압의 상승분인 "Vth _SET-VS"만큼 상승하게 되어, "VCMP+(Vth _SET-VS)"로 변하게 된다.
이렇게, 상기 상단 전압이 "VCMP+(Vth _SET-VS)"로 상승하게 되면, 상기 상변화 메모리 셀의 양단의 전위차(VCELL)는 다시 VREAD가 됨에 따라 상기 제1 문턱 전압(Vth _SET)에 도달하게 되고, 이에 따라 상기 상변화 메모리 셀은 다시 턴-온되고, 도 1의 도면부호 120에 도시된 그림과 같은 상변화 메모리 셀의 전류/전압 특성에 따라 상기 상변화 메모리 셀의 양단의 전위차(VCELL)에 대해서는 순간적으로 "Vth _SET-VS"만큼의 전압 강하가 다시 발생하게 된다.
이렇게, "Vth _SET-VS"만큼의 전압 강하가 다시 발생하게 되면, 상기 하단 전압은 "VN+(Vth _SET-VS)"에서 전압 강하량인 "Vth _SET-VS"만큼 다시 상승하게 되어, "VN+2(Vth _SET-VS)"로 변하게 된다. 이때, 상기 상변화 메모리 셀의 양단의 전위차(VCELL)는 "VREAD-(Vth _SET-VS)"로 유지되고, 이는 상기 제1 문턱 전압(Vth _SET)보다 크기가 작기 때문에 상기 상변화 메모리 셀은 다시 턴-오프된다. 즉, 상기 상단 전압과 상기 하단 전압은 상기 전원측 노드와 상기 워드 라인(WL)이 커패시터를 통해 용량 결합되어 있기 때문에 전압 변화가 반복적으로 발생한다.
결국, 단계(S420)을 통해 상기 상단 전압이 상기 제2 전압(VCMP)으로 프리차지되기 시작함에 따라, 상기 제2 전압(VCMP)과 상기 제1 전압(VN) 간의 차이인 VREAD가 상기 제1 문턱 전압(Vth _SET)에 도달하게 되면, 상기 하단 전압은 상기 용량 결합을 통해 발생하는 정궤환에 의해 도면부호 520에서 "SET cell"로 표시한 부분처럼 "VN+(Vth_SET-VS)", "VN+2(Vth_SET-VS)"와 같이 순차적 상승 패턴을 보이게 된다.
도 4와 도 5를 통해 설명한 데이터 리드 동작 방법은 도면부호 510에 도시된 그림과 같은 상기 용량 결합에 의해서, 상기 하단 전압의 변화량인 센싱 마진이 "2(Vth_SET-VS)"이상으로 커지게 된다. 이는 앞서 도 2와 도 3을 이용하여 설명한 데이터 리드 동작 방법의 센싱 마진이 "(Vth _SET-VS)"인 것에 비해서 센싱 마진을 더 크게하는 결과를 가져오기 때문에, 데이터 리드 동작에 있어서의 오류 발생을 최소화할 수 있게 한다.
반면, 상기 상변화 메모리 셀의 현재 상태가 비결정질 상태라고 하는 경우, 상기 상변화 메모리 셀을 턴-온시키기 위한 문턱 전압은 상기 제2 문턱 전압(Vth _RESET)으로 설정되기 때문에, 단계(S410)을 통해 상기 하단 전압이 상기 제1 전압(VN)으로 프리차지되고, 플로팅된 후 단계(S420)을 통해 상기 상단 전압이 상기 제2 전압(VCMP)으로 프리차지되더라도 상기 제2 전압(VCMP)과 상기 제1 전압(VN) 간의 차이인 VREAD는 상기 제2 문턱 전압(Vth _RESET)에 도달하지 못하게 된다. 이로 인해, 상기 상변화 메모리 셀은 턴-오프상태를 그대로 유지하게 되고, 상기 하단 전압은 변화 없이, 상기 제1 전압(VN)으로 그래도 유지된다.
즉, 단계(S420)을 통해 상기 상단 전압이 상기 제2 전압(VCMP)으로 프리차지되기 시작하더라도, 상기 제2 전압(VCMP)과 상기 제1 전압(VN) 간의 차이인 VREAD가 상기 제2 문턱 전압(Vth _RESET)에 도달하지 못하기 때문에, 도면부호 520에서 "RESET cell"로 표시한 부분처럼 상기 하단 전압이 상기 제1 전압(VN)으로 그래도 유지된다.
결국, 단계(S410)과 단계(S420)을 거치게 되면, 상기 상변화 메모리 셀의 현재 상태에 따라 상기 하단 전압은 도면부호 520에 도시된 "SET cell" 또는 "RESET cell"의 특성으로 변화하게 된다.
이렇게, 상기 하단 전압은 상기 상변화 메모리 셀의 현재 상태에 따라 다른 특성으로 변화하기 때문에 이러한 하단 전압의 변화를 측정하여 상기 상변화 메모리 셀의 현재 상태를 파악할 수 있다.
관련해서, 단계(S430)에서는 단계(S410)과 단계(S420) 이후에 상기 하단 전압의 변화를 측정하여 상기 하단 전압이 미리 설정된 기준 전압을 초과하는지 확인함으로써, 상기 상변화 메모리 셀에 저장된 비트 값의 종류를 판정한다.
이때, 본 발명의 일실시예에 따르면, 상기 기준 전압은 상기 제1 전압(VN)과 제3 전압 사이의 크기를 갖도록 설정된 전압일 수 있다.
여기서, 상기 제3 전압은 상기 상변화 메모리 셀이 결정질 상태일 때 상기 상변화 메모리 셀의 양단의 전위차(VCELL)가 상기 제1 문턱 전압(Vth _SET)에 도달함에 따라 발생하는 전압 강하량(Vth _SET-VS)의 2배만큼의 전압을 상기 제1 전압에 합산한 전압을 의미한다.
즉, 상기 기준 전압은 상기 제1 전압인 "VN"을 초과하고, 상기 제3 전압인 "VN+2(Vth_SET-VS)"미만의 값을 갖도록 설정된 전압을 의미한다.
만약, 단계(S430)에서 상기 하단 전압이 상기 기준 전압을 초과하는 것으로 확인되었다면, 상기 하단 전압이 "VN+2(Vth_SET-VS)"으로 상승한 것으로 볼 수 있고, 이는 결국 상기 상변화 메모리 셀의 현재 상태가 결정질 상태인 것으로 확인할 수 있기 때문에, 단계(S430)에서는 상기 상변화 메모리 셀의 현재 상태가 결정질 상태일 때에 대응되는 것으로 지정된 비트 값을 상기 상변화 메모리 셀에 저장되어 있는 비트 값으로 판정할 수 있다.
반면, 단계(S430)에서 상기 하단 전압이 상기 기준 전압 이하인 것으로 확인되었다면, 상기 하단 전압이 변하지 않은 것으로 볼 수 있고, 이는 결국 상기 상변화 메모리 셀의 현재 상태가 비결정질 상태인 것으로 확인할 수 있기 때문에, 단계(S430)에서는 상기 상변화 메모리 셀의 현재 상태가 비결정질 상태일 때에 대응되는 것으로 지정된 비트 값을 상기 상변화 메모리 셀에 저장되어 있는 비트 값으로 판정할 수 있다.
이때, 본 발명의 일실시예에 따르면, 상기 상변화 메모리 셀의 상태가 결정질 상태일 때 '1'의 비트 값이 저장되는 것으로 사전 설정되어 있고, 비결정질 상태일 때 '0'의 비트 값이 저장되는 것으로 사전 설정되어 있다고 하는 경우, 단계(S430)에서는 상기 하단 전압이 상기 기준 전압을 초과하는 것으로 확인되는 경우, 상기 상변화 메모리 셀이 결정질 상태인 것으로 확인하여 상기 상변화 메모리 셀에 '1'의 비트 값이 저장되어 있는 것으로 판정하고, 상기 하단 전압이 상기 기준 전압 이하인 것으로 확인되는 경우, 상기 상변화 메모리 셀이 비결정질 상태인 것으로 확인하여 상기 상변화 메모리 셀에 '0'의 비트 값이 저장되어 있는 것으로 판정할 수 있다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (7)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 상변화 메모리 장치에서의 데이터 리드(read) 동작 방법에 있어서,
    상변화 메모리 셀(cell)의 하부 전극(bottom electrode)에 연결된 워드 라인(WL)을 통해 상기 상변화 메모리 셀의 하단 전압을 미리 설정된 제1 전압으로 프리차지(precharge)한 후 플로팅(floating)하는 단계;
    상기 상변화 메모리 셀의 상부 전극(top electrode)에 연결된 비트 라인(BL)을 통해 상기 상변화 메모리 셀의 상단 전압을 미리 설정된 제2 전압 - 상기 제2 전압은 상기 제1 전압과의 차이가 상기 상변화 메모리 셀이 결정질(Crystalline) 상태일 때의 제1 문턱 전압(Vth _SET) 이상, 상기 상변화 메모리 셀이 비결정질(Amorphous) 상태일 때의 제2 문턱 전압(Vth _RESET) 미만이 되도록 설정된 전압임 - 으로 프리차지하는 단계; 및
    상기 하단 전압의 변화를 측정하여 상기 하단 전압이 미리 설정된 기준 전압을 초과하는지 확인함으로써, 상기 상변화 메모리 셀에 저장된 비트 값의 종류를 판정하는 단계
    를 포함하고,
    상기 상변화 메모리 셀에 상기 상단 전압을 공급하기 위한 전원측 노드와 상기 워드 라인 사이에는 커패시터를 통해 용량 결합(capacitive coupling)되도록 구성되어 있으며, 상기 상단 전압은 상기 하단 전압이 상승하는 경우, 상기 용량 결합을 통해 발생하는 정궤환(positive feedback)에 의해, 상기 하단 전압의 상승량만큼 크기가 상승하는 특성을 갖도록 구성되는 상변화 메모리 장치에서의 데이터 리드 동작 방법.
  5. 제4항에 있어서,
    상기 기준 전압은 상기 제1 전압과 제3 전압 - 상기 제3 전압은 상기 상변화 메모리 셀이 결정질 상태일 때 상기 상변화 메모리 셀의 양단의 전위차가 상기 제1 문턱 전압에 도달함에 따라 발생하는 전압 강하량의 2배만큼의 전압을 상기 제1 전압에 합산한 전압임 - 사이의 크기를 갖도록 설정된 전압인 상변화 메모리 장치에서의 데이터 리드 동작 방법.
  6. 제5항에 있어서,
    상기 판정하는 단계는
    상기 하단 전압이 상기 기준 전압을 초과하는 것으로 확인되는 경우, 상기 상변화 메모리 셀이 결정질 상태인 것으로 확인하여 상기 상변화 메모리 셀에 '1'의 비트 값이 저장되어 있는 것으로 판정하고, 상기 하단 전압이 상기 기준 전압 이하인 것으로 확인되는 경우, 상기 상변화 메모리 셀이 비결정질(Amorphous) 상태인 것으로 확인하여 상기 상변화 메모리 셀에 '0'의 비트 값이 저장되어 있는 것으로 판정하는 상변화 메모리 장치에서의 데이터 리드 동작 방법.
  7. 제4항 내지 제6항 중 어느 한 항의 방법에 따른 데이터 리드(read) 동작을 수행하는 상변화 메모리 장치.
KR1020200015487A 2020-02-10 2020-02-10 상변화 메모리 장치에서의 데이터 리드 동작 방법 KR102239740B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020200015487A KR102239740B1 (ko) 2020-02-10 2020-02-10 상변화 메모리 장치에서의 데이터 리드 동작 방법
PCT/KR2020/004548 WO2021162172A1 (ko) 2020-02-10 2020-04-03 상변화 메모리 장치에서의 데이터 리드 동작 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200015487A KR102239740B1 (ko) 2020-02-10 2020-02-10 상변화 메모리 장치에서의 데이터 리드 동작 방법

Publications (1)

Publication Number Publication Date
KR102239740B1 true KR102239740B1 (ko) 2021-04-12

Family

ID=75439847

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200015487A KR102239740B1 (ko) 2020-02-10 2020-02-10 상변화 메모리 장치에서의 데이터 리드 동작 방법

Country Status (2)

Country Link
KR (1) KR102239740B1 (ko)
WO (1) WO2021162172A1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080057659A (ko) * 2006-12-20 2008-06-25 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
KR20080099841A (ko) * 2005-03-30 2008-11-13 오보닉스, 아이엔씨. 상변화 메모리 및 그 상변화 메모리를 판독하는 방법
KR101266145B1 (ko) * 2008-12-29 2013-05-21 뉴모닉스 비.브이. 액팅 쓰루 잇츠 스위스 브랜치 상변화 메모리 셀들의 낮은-스트레스 멀티레벨 판독을 위한 방법 및 멀티레벨 상변화 메모리 소자
KR20190140721A (ko) * 2018-06-12 2019-12-20 삼성전자주식회사 오프 셀들의 전류를 보상하는 메모리 장치 및 그것의 동작 방법
KR20200005887A (ko) * 2018-07-09 2020-01-17 한양대학교 산학협력단 센싱 마진을 개선한 상변화 메모리 소자 및 그 판독 동작 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102645776B1 (ko) * 2016-11-18 2024-03-11 에스케이하이닉스 주식회사 저항성 메모리 장치, 이를 위한 리드 회로 및 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080099841A (ko) * 2005-03-30 2008-11-13 오보닉스, 아이엔씨. 상변화 메모리 및 그 상변화 메모리를 판독하는 방법
KR20080057659A (ko) * 2006-12-20 2008-06-25 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
KR101266145B1 (ko) * 2008-12-29 2013-05-21 뉴모닉스 비.브이. 액팅 쓰루 잇츠 스위스 브랜치 상변화 메모리 셀들의 낮은-스트레스 멀티레벨 판독을 위한 방법 및 멀티레벨 상변화 메모리 소자
KR20190140721A (ko) * 2018-06-12 2019-12-20 삼성전자주식회사 오프 셀들의 전류를 보상하는 메모리 장치 및 그것의 동작 방법
KR20200005887A (ko) * 2018-07-09 2020-01-17 한양대학교 산학협력단 센싱 마진을 개선한 상변화 메모리 소자 및 그 판독 동작 방법

Also Published As

Publication number Publication date
WO2021162172A1 (ko) 2021-08-19

Similar Documents

Publication Publication Date Title
US8379430B2 (en) Memory device and method of reading memory device
US5262984A (en) Non-volatile memory device capable of storing multi-state data
US8559253B2 (en) Variable-resistance memory device with charge sharing that discharges pre-charge voltage of a selected bit line to share charge with unselected bit lines
US8040723B2 (en) Voltage compensation circuit, multi-level memory device with the same, and voltage compensation method for reading the multi-level memory device
TWI616874B (zh) 感測電阻式切換記憶體裝置中之資料
US8885428B2 (en) Smart read scheme for memory array sensing
US11869588B2 (en) Three-state programming of memory cells
KR20110094240A (ko) 불휘발성 반도체 메모리 디바이스
KR102115440B1 (ko) 비휘발성 메모리 장치 및 그의 구동방법
CN106981301B (zh) 半导体装置与其补偿方法
KR101666537B1 (ko) 기억 회로
CN104835519A (zh) 存储器电路及相关方法
US20130322167A1 (en) Programming of gated phase-change memory cells
US8446754B2 (en) Semiconductor memory apparatus and method of driving the same
US9245618B2 (en) Read measurement of resistive memory cells
CN114596907A (zh) 一种可用于训练的忆阻器阵列系统
KR102239740B1 (ko) 상변화 메모리 장치에서의 데이터 리드 동작 방법
CN109817269B (zh) 测试电路块、可变电阻存储器件和形成该存储器件的方法
US11423985B2 (en) Devices and methods for controlling write operations
JP4543885B2 (ja) 記憶装置の読み出し方法及び記憶装置、並びに半導体装置
CN111798900A (zh) 存储器设备及用于操作存储器设备的方法
Jo et al. Low-power read circuit with self-adjusted column pulse width for diode-switch resistive RAMs
Ahn et al. Read/Program/Erase operation and verify-algorithm for 1D1R Polymer RAM