KR20090016197A - 상 변화 메모리 장치 - Google Patents

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Abstract

본 발명의 상 변화 메모리 장치에 있어서, 라이트 동작 모드시 라이트 동작 모드시 데이터의 상태에 대응하는 구동전압을 다수개의 전압 레벨로 발생하여 상 변화 저항 셀의 각 특성에 대응하는 라이트 동작을 수행할 수 있는 기술을 개시한다. 이를 위해, 본 발명은 워드라인과 비트라인이 교차하는 영역에 배치된 상 변화 저항 셀을 포함하는 셀 어레이부와, 전압 조정 신호에 따라 복수개의 다중전압 중 어느 하나를 선택하여 구동전압으로 출력하는 전압 선택 조정부와, 전압 미세 조정 신호에 따라 구동전압의 레벨을 미세 조정하여 셀 어레이부에 공급하는 라이트 구동부를 포함한다.
상 변화 저항 소자, 미세 조정

Description

상 변화 메모리 장치{PHASE CHANGE MEMORY DEVICE}
본 발명은 상 변화 메모리 장치에 관한 것으로, 특히 상 변화 메모리 장치에 있어서 라이트 동작 모드시 다중 레벨의 라이트 전압을 이용하여 셀 특성에 대응하는 라이트 동작을 수행할 수 있는 기술이다.
일반적으로 마그네틱 메모리(Magnetic memory) 및 위상 변화 메모리(PCM; Phase Change Memory) 등의 불휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성을 갖는다.
도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자를 설명하기 위한 도면이다.
상 변화 저항 소자(4)는 상부 전극(1)과 하부 전극(3) 사이에 위상 변화층(PCM: Phase Change Material; 2)을 삽입하여 전압과 전류를 인가하면, 위상 변화층(2)에 고온이 유기되어 저항의 변화에 따른 전기 전도 상태가 변하게 된다.
여기서, 위상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 위상 변화층(2)의 재료로 칼코겐(chalcogen) 원소(S, Se, Te)를 주성분으로 하는 화 합물(Chalcogenide)을 이용할 수도 있는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용한다.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다.
도 2a에서와 같이, 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 위상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 위상 변화층(2)이 결정 상태(Crystalline Phase)가 되어 저저항 상태의 물질이 된다.
반면에, 도 2b에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 위상 변화층(2)이 녹는점(Melting Point) 이상의 온도가 된다. 이에 따라, 위상 변화층(2)이 비결정 상태(Amorphous Phase)가 되어 고저항 상태의 물질이 된다.
이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이터를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이터 "1" 이라 하고, 고저항 상태일 경우를 데이터 "0"이라 하면 두 데이터의 로직 상태를 저장할 수 있다.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.
상 변화 저항 소자(4)의 상부 전극(1)과 하부 전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고열이 발생하게 된다. 이에 따라, 상부 전극(1)과 하부 전극(3)에 가해 준 온도 상태에 의해 위상 변화층(2)의 상태가 결정상과 비결정상으로 변하게 된다.
이때, 일정 시간 동안 저 전류를 흘리게 되면 저온 가열 상태에 의해 결정상이 형성되어 저 저항 소자인 상 변화 소자(4)가 세트(SET) 상태가 된다. 반대로, 일정 시간 동안 고 전류를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항 소자(4)가 리셋(RESET) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다.
이에 따라, 라이트 동작 모드시 세트(SET) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋(RESET) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.
그러나, 종래의 상 변화 메모리 장치에서 단위 상 변화 저항 셀은 여러 공정 조건에 의해 각 특성이 서로 다르게 형성된다. 따라서, 라이트 동작 모드시 동일한 레벨의 전압으로 모든 상 변화 저항 셀에 데이터를 라이트 할 경우 각 상 변화 저항 셀의 특성에 맞추어 라이트 하기에 어려운 문제점이 있다.
본 발명은 상 변화 메모리 장치에 있어서 라이트 동작 모드시 데이터의 상태에 대응하는 구동전압을 다수개의 전압 레벨로 발생하여 상 변화 저항 셀의 각 특성에 대응하는 라이트 동작을 수행할 수 있는데 그 목적이 있다.
본 발명에 따른 상 변화 메모리 장치는, 워드라인과 비트라인이 교차하는 영 역에 배치된 상 변화 저항 셀을 포함하는 셀 어레이부; 전압 조정 신호에 따라 복수개의 다중전압 중 어느 하나를 선택하여 구동전압으로 출력하는 전압 선택 조정부; 및 전압 미세 조정 신호에 따라 구동전압의 레벨을 미세 조정하여 셀 어레이부에 공급하는 라이트 구동부를 포함하는 것을 특징으로 한다.
그리고, 본 발명에 따른 상 변화 메모리 장치는, 워드라인과 비트라인이 교차하는 영역에 배치된 상 변화 저항 셀을 포함하는 셀 어레이부; 전압 조정 신호에 따라 복수개의 다중 전압 중 어느 하나를 구동전압으로 출력하는 전압 발생부; 전압 미세 조정 신호에 따라 구동전압의 레벨을 미세 조정하여 출력하는 전압 미세 조정부; 및 전압 미세 조정부의 출력을 선택적으로 셀 어레이부에 공급하는 라이트 구동부를 포함하는 것을 특징으로 한다.
본 발명은 상 변화 메모리 장치에 있어서 라이트 동작 모드시 데이터의 상태에 대응하는 구동전압을 다수개의 전압 레벨로 발생하여 상 변화 저항 셀의 각 특성에 대응하는 라이트 동작을 수행할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명에 따른 상 변화 메모리 장치의 회로도이다.
본 발명은 셀 어레이부(100), 컬럼 선택부(200) 및 센스앰프 S/A 및 라이트 구동부 W/D를 포함한다.
셀 어레이부(100)는 복수개의 비트라인 BL0~BL2이 컬럼 방향으로 배치되고, 복수개의 워드라인 WL0~WL3이 로오 방향으로 배치된다. 그리고, 셀 어레이부(100)는 복수개의 비트라인 BL0~BL2과 복수개의 워드라인 WL0~WL3이 서로 교차하는 영역에 배치된 단위 상 변화 저항 셀 C을 포함한다. 여기서, 단위 상 변화 저항 셀 C은 상 변화 저항 소자 PCR와 PN 다이오드 D를 포함한다.
상 변환 저항 소자 PCR의 일측은 워드라인 WL에 연결되며, 타측은 PN 다이오드의 N형 영역에 연결된다. PN 다이오드 D의 P형 영역은 비트라인 BL에 연결되고, N형 영역은 워드라인 WL에 연결된다. 각각의 비트라인 BL에 흐르는 세트 전류 Iset, 리셋 전류 Ireset에 따라 상 변화 저항 소자 PCR의 상(Phase)이 변화되어 데이터를 라이트 하게 된다.
컬럼 선택부(200)는 셀 어레이부(100)의 각 비트라인 BL0~BL2과 입출력 라인 I/0_0 사이에 연결되어 게이트 단자를 통해 복수개의 컬럼 선택신호 CS_0~CS_2를 인가받는 복수개의 스위칭 소자를 포함한다. 여기서, 복수개의 스위칭 소자는 NMOS 트랜지스터 N1~N3로 구성되는 것이 바람직하다.
센스앰프 S/A는 입출력 라인 I/O_0을 통해 인가되는 셀 데이터를 감지하여 데이터 "1"과 데이터 "0"을 구별한다. 그리고, 라이트 구동부 W/D는 단위 상 변화 저항 셀 C에 데이터를 라이트 할 때, 세트 전압 VSET 및 리셋 전압 VRESET을 인가받아 데이터의 상태에 대응하는 구동전압을 선택적으로 입출력 라인 I/O_0에 공급한다.
도 5는 본 발명의 제 1 실시예에 따른 상 변화 메모리 장치의 회로 블럭 구성도이다.
본 발명은 셀 어레이부(100), 컬럼 선택부(200), 센스앰프 S/A 및 라이트 구동부 W/D, 세트 전압 선택 조정부(300), 리셋 전압 선택 조정부(400), 세트 전압 발생부(500) 및 리셋 전압 발생부(600)를 포함한다.
여기서, 컬럼 선택부(200_1)의 일측단은 셀 어레이부(100)의 비트라인 BL0~BLn과 일대일 대응하여 연결되고, 타측단은 입출력 라인 I/O_0에 공통으로 연결된다. 컬럼 선택부(200_2)의 일측단은 셀 어레이부(100)의 비트라인 BL0~BLn과 일대일 대응하여 연결되고, 타측단은 입출력 라인 I/O_m에 공통으로 연결된다.
그리고, 센스앰프 S/A_0 및 라이트 구동부 W/D_0는 각각 입출력 라인 I/O_0에 연결되고, 센스앰프 S/A_m 및 라이트 구동부 W/D_m은 입출력 라인 I/O_m에 연결된다.
세트 전압 선택 조정부(300)는 복수개의 세트 다중 전압 VVS1~VVS3을 인가받아 세트 전압 VSET 인가단에 선택적으로 출력한다. 리셋 전압 선택 조정부(400)는 복수개의 리셋 다중 전압 VVR1~VVR3을 인가받아 리셋 전압 VRESET 인가단에 선택적으로 출력한다.
그리고, 세트 다중 전압 발생부(500)는 서로 다른 레벨을 갖는 복수개의 세 트 다중 전압 VVS1~VVS3을 발생하고, 리셋 다중 전압 발생부(600)는 서로 다른 레벨을 갖는 복수개의 리셋 다중 전압 VVR1~VVR3을 발생한다.
도 6은 본 발명의 제 1 실시예에 따른 상 변화 메모리 장치의 상세 회로도이다.
본 발명은 라이트 구동부 W/D_0, 세트 전압 선택 조정부(300), 리셋 전압 선택 조정부(400), 세트 다중 전압 발생부(500) 및 리셋 다중 전압 발생부(600)를 포함한다.
여기서, 라이트 구동부 W/D_0는 세트 전압 미세 조정부(700), 리셋 전압 미세 조정부(800) 및 스위칭부(900)를 포함한다.
세트 전압 미세 조정부(700)는 세트 전압 VSET 인가단과 세트 전압 인가 노드 VEST_N 사이에 연결되어 게이트 단자를 통해 복수개의 세트 전압 미세 조정 신호 SC1~SC3를 각각 인가받는 복수개의 PMOS 트랜지스터 P4~P6를 포함한다.
리셋 전압 미세 조정부(800)는 세트 전압 VRESET 인가단과 리셋 전압 인가 노드 VRESET_N 사이에 연결되어 게이트 단자를 통해 복수개의 리셋 전압 미세 조정 신호 RC1~RC3를 각각 인가받는 복수개의 PMOS 트랜지스터 P10~P12를 포함한다.
스위칭부(900)는 세트 전압 스위칭부(902) 및 리셋 전압 스위칭부(904)를 포함한다. 세트 전압 스위칭부(902)는 NMOS 트랜지스터 N4, PMOS 트랜지스터 P13 및 인버터 IV1를 포함한다. NMOS 트랜지스터 N4는 입출력 라인 I/O과 세트 전압 인가노드 VSET_N 사이에 연결되어 게이트 단자를 통해 세트 전압 인에이블 신호 SET_EN를 인가받는다. PMOS 트랜지스터 P13는 입출력 라인 I/O과 세트 전압 인가 노드 VSET_N 사이에 연결되어 게이트 단자를 통해 인버터 IV1의 출력을 인가받는다. 인버터 IV1는 세트 전압 인가 노드 VSET_N의 전위를 반전하여 출력한다.
리셋 전압 스위칭부(904)는 NMOS 트랜지스터 N5, PMOS 트랜지스터 P14 및 인버터 IV2를 포함한다. NMOS 트랜지스터 N5는 입출력 라인 I/O과 리셋 전압 인가 노드 VRESET_N 사이에 연결되어 게이트 단자를 통해 인버터 IV2의 출력을 인가받는다. PMOS 트랜지스터 P14는 입출력 라인 I/O과 리셋 전압 인가 노드 VRESET_N 사이에 연결되어 게이트 단자를 통해 리셋 전압 인에이블 신호 RESET_EN를 인가받는다. 인버터 IV2는 리셋 전압 인가 노드 VRESET_N의 전위를 반전하여 출력한다.
세트 전압 선택 조정부(300)는 세트 다중 전압 발생부(500)로부터 출력되는 복수개의 세트 다중 전압 VVS1~VVS3 인가단과 세트 전압 VSET 인가단 사이에 각각 연결되고, 게이트 단자를 통해 복수개의 세트 전압 조정 신호 SCV1~SCV3를 각각 인가받는 복수개의 PMOS 트랜지스터 P1~P3를 포함한다.
리셋 전압 선택 조정부(400)는 리셋 다중 전압 발생부(600)로부터 출력되는 복수개의 리셋 다중 전압 VVR1~VVR3 인가단과 리셋 전압 VRESET 인가단 사이에 각각 연결되고, 게이트 단자를 통해 복수개의 리셋 전압 조정 신호 RVC1~RVC3를 각각 인가받는 복수개의 PMOS 트랜지스터 P7~P9를 포함한다.
도 7은 본 발명의 제 2 실시예에 따른 상 변화 메모리 장치의 회로 블럭 구성도이다.
본 발명은 셀 어레이부(100), 컬럼 선택부(200), 센스앰프 S/A 및 라이트 구동부 W/D, 전압 미세 조정부 VFC, 세트 전압 발생부 SVG 및 리셋 전압 발생부 RVG 를 포함한다.
여기서, 전압 미세 조정부 VFC는 세트 전압 VSET과 리셋 전압 VRESET을 인가받아 미세 조정하여 세트 전압 인가 노드 VSET_N 및 리셋 전압 인가 노드 VRESET_N에 각각 출력한다.
세트 전압 발생부 SVG는 서로 다른 레벨을 갖는 복수개의 세트 다중 전압 VVS1~VVS3 중 어느 하나를 세트 전압 VSET 인가단에 출력하고, 리셋 전압 발생부 RVG는 서로 다른 레벨을 갖는 복수개의 리셋 다중 전압 VVR1~VVR3 중 어느 하나를 리셋 전압 VRESET 인가단에 출력한다.
도 8은 본 발명의 제 2 실시예에 따른 상 변화 메모리 장치의 상세 회로도이다.
본 발명은 라이트 구동부 W/D_0, 전압 미세 조정부 VFC, 세트 전압 발생부 SVG 및 리셋 전압 발생부 RVG를 포함한다.
여기서, 라이트 구동부 W/D_0는 스위칭부(900)를 포함한다. 스위칭부(900)는 세트 전압 스위칭부(902) 및 리셋 전압 스위칭부(904)를 포함한다. 세트 전압 스위칭부(902)는 NMOS 트랜지스터 N4, PMOS 트랜지스터 P13 및 인버터 IV1를 포함한다. NMOS 트랜지스터 N4는 입출력 라인 I/O과 세트 전압 인가노드 VSET_N 사이에 연결되어 게이트 단자를 통해 세트 전압 인에이블 신호 SET_EN를 인가받는다. PMOS 트랜지스터 P13는 입출력 라인 I/O과 세트 전압 인가 노드 VSET_N 사이에 연결되어 게이트 단자를 통해 인버터 IV1의 출력을 인가받는다. 인버터 IV1는 세트 전압 인가 노드 VSET_N의 전위를 반전하여 출력한다.
그리고, 전압 미세 조정부 VFC는 세트 전압 미세 조정부(700) 및 리셋 전압 미세 조정부(800)를 포함한다. 세트 전압 미세 조정부(700)는 세트 전압 VSET 인가단과 세트 전압 인가 노드 VEST_N 사이에 연결되어 게이트 단자를 통해 복수개의 세트 전압 미세 조정 신호 SC1~SC3를 각각 인가받는 복수개의 PMOS 트랜지스터 P4~P6를 포함한다.
리셋 전압 미세 조정부(800)는 세트 전압 VRESET 인가단과 리셋 전압 인가 노드 VRESET_N 사이에 연결되어 게이트 단자를 통해 복수개의 리셋 전압 미세 조정 신호 RC1~RC3를 각각 인가받는 복수개의 PMOS 트랜지스터 P10~P12를 포함한다.
그리고, 세트 전압 발생부 SVG는 세트 다중 전압 발생부(500) 및 세트 전압 선택 조정부(300)를 포함한다. 세트 다중 전압 발생부(500)는 서로 다른 레벨을 갖는 복수개의 세트 다중 전압 VVS1~VVS3을 발생한다. 세트 전압 선택 조정부(300)는 세트 다중 전압 발생부(500)로부터 출력되는 복수개의 세트 다중 전압 VVS1~VVS3 인가단과 세트 전압 VSET 인가단 사이에 각각 연결되고, 게이트 단자를 통해 복수개의 세트 전압 조정 신호 SCV1~SCV3를 각각 인가받는 복수개의 PMOS 트랜지스터 P1~P3를 포함한다.
그리고, 리셋 전압 발생부 RVG는 리셋 다중 전압 발생부(600) 및 리셋 전압 선택 조정부(400)를 포함한다. 리셋 다중 전압 발생부(600)는 서로 다른 레벨을 갖는 복수개의 리셋 다중 전압 VVR1~VVR3을 발생한다. 리셋 전압 선택 조정부(400)는 리셋 다중 전압 발생부(600)로부터 출력되는 복수개의 리셋 다중 전압 VVR1~VVR3 인가단과 리셋 전압 VRESET 인가단 사이에 각각 연결되고, 게이트 단자를 통해 복 수개의 리셋 전압 조정 신호 RVC1~RVC3를 각각 인가받는 복수개의 PMOS 트랜지스터 P7~P9를 포함한다.
도 9a 및 도 9b는 본 발명에 따른 상 변화 메모리 장치의 동작방법을 설명하기 위한 도면이다.
라이트 동작 모드시 선택된 단위 상 변화 저항 셀 C에 세트 데이터를 라이트 하는 방법을 도 9a를 참조하여 설명하면 다음과 같다.
먼저, 세트 전압 발생부(500)에서 서로 다른 레벨을 갖는 복수개의 세트 다중 전압 VVS1~VVS3이 발생한다.
그 다음, 세트 전압 조정 신호 SVC1가 인에이블되면, PMOS 트랜지스터 P1가 턴 온된다. 그러면, 세트 다중 전압 VVS1이 세트 전압 VSET으로 출력된다.
그 다음, 세트 전압 미세 조정 신호 SC1가 인에이블되면, PMOS 트랜지스터 P4가 턴 온된다. 그러면, 세트 전압 VSET이 PMOS 트랜지스터 P4를 통해 세트 전압 인가 노드 VSET_N로 출력된다. 이때, n개의 PMOS 트랜지스터가 턴 온되는 개수에 따라 세트 전압 VSET 레벨이 미세 조정된다. 즉, PMOS 트랜지스터 P4를 저항 R1으로 보게 되면, 세트 전압 VSET은 저항 R1과 셀 저항 Rc의 병렬 저항값에 의해 전압 레벨이 조정된다.
그 다음, 세트 전압 인에이블 신호 SET_EN가 인에이블되면, NMOS 트랜지스터 N4 및 PMOS 트랜지스터 P13가 턴 온된다. 이에 따라, 미세 조정된 세트 전압 VSET이 입출력 라인 I/O_0에 실린다.
그 다음, 입출력 라인 I/O_O에 실린 세트 전압 VSET이 해당 비트라인 BL에 인가된다. 이에 따라, 선택된 단위 상 변화 저항 셀 C에 세트 데이터가 라이트 된다.
즉, 본 발명은 라이트 동작 모드시 세트 상태의 데이터를 라이트 하기 위해 세트 전압 발생부(500)가 서로 다른 레벨을 갖는 복수개의 세트 다중 전압 VVS1~VVS3을 발생한다. 그리고, 세트 전압 선택부(300)가 복수개의 세트 다중 전압 VVS1~VVS3 중 어느 하나를 세트 전압 VSET으로 선택한다. 그리고, 세트 전압 미세 조정부(700)가 선택된 세트 전압 VSET을 미세 조정하여 복수개의 하위 전압 레벨을 세트 전압 인가 노드 VSET_N로 출력한다.
한편, 라이트 동작 모드시 선택된 단위 상 변화 저항 셀 C에 리셋 데이터를 라이트 하는 방법을 도 9b를 참조하여 설명하면 다음과 같다.
먼저, 리셋 전압 발생부(600)에서 서로 다른 레벨을 갖는 복수개의 리셋 다중 전압 VVR1~VVR3이 발생한다.
그 다음, 리셋 전압 조정 신호 RVC1가 인에이블되면, PMOS 트랜지스터 P7가 턴 온된다. 그러면, 리셋 다중 전압 VVR1이 리셋 전압 VRESET으로 출력된다.
그 다음, 리셋 전압 미세 조정 신호 RC1가 인에이블되면, PMOS 트랜지스터 P10가 턴 온된다. 그러면, 리셋 전압 VRESET이 PMOS 트랜지스터 P10를 통해 리셋전압 인가 노드 VRESET_N로 출력된다. 이때, n개의 PMOS 트랜지스터가 턴 온되는 개수에 따라 리셋 전압 VRESET의 레벨이 미세 조정된다.
그 다음, 리셋 전압 인에이블 신호 RESET_EN가 인에이블되면, PMOS 트랜지스터 P13가 턴 온된다. 이에 따라, 미세 조정된 리셋 전압 VRESET이 입출력 라인 I/O_0에 실린다.
그 다음, 입출력 라인 I/O_O에 실린 리셋 전압 VRESET이 해당 비트라인 BL에 실린다. 이에 따라, 선택된 단위 상 변화 저항 셀 C에 리셋 데이터가 라이트 된다.
즉, 본 발명은 라이트 동작 모드시 리셋 상태의 데이터를 라이트 하기 위해리셋 전압 발생부(600)가 서로 다른 레벨을 갖는 복수개의 리셋 다중 전압 VVR1~VVR3을 발생한다. 그리고, 리셋 전압 선택부(400)가 복수개의 리셋 다중 전압 VVR1~VVR3 중 어느 하나를 리셋 전압 VRESET으로 선택한다. 그리고, 리셋 전압 미세 조정부(800)가 선택된 리셋 전압 VRESET을 미세 조정하여 복수개의 하위 전압 레벨을 리셋 전압 인가 노드 VRESET_N로 출력한다.
따라서, 본 발명의 상 변화 메모리 장치에 있어서 세트 전압 VSET 및 리셋 전압 VRESET을 m개의 전압 레벨로 발생하고, 각 m개의 전압 레벨 아래로 n개의 전압 레벨을 발생할 수 있다.
결국, 세트 전압 VSET 및 리셋 전압 VRESET의 총 레벨이 각각 m×n개가 된다. 따라서, 라이트 동작 모드시 각 단위 상 변화 저항 셀 C의 특성에 대응하는 세트 전압 VSET 및 리셋 전압 VRESET을 인가할 수 있어 라이트 동작을 효율적으로 수행할 수 있다.
도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자를 설명하기 위한 도면.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면.
도 4는 본 발명에 따른 상 변화 메모리 장치의 회로도.
도 5는 본 발명의 제 1 실시예에 따른 상 변화 메모리 장치의 회로 블럭 구성도.
도 6은 본 발명의 제 1 실시예에 따른 상 변화 메모리 장치의 상세 회로도.
도 7은 본 발명의 제 2 실시예에 따른 상 변화 메모리 장치의 회로 블럭 구성도.
도 8은 본 발명의 제 2 실시예에 따른 상 변화 메모리 장치의 상세 회로도.
도 9a 및 도 9b는 본 발명에 따른 상 변화 메모리 장치의 동작방법을 설명하기 위한 도면.

Claims (44)

  1. 워드라인과 비트라인이 교차하는 영역에 배치된 상 변화 저항 셀을 포함하는 셀 어레이부;
    전압 조정 신호에 따라 복수개의 다중전압 중 어느 하나를 선택하여 구동전압으로 출력하는 전압 선택 조정부; 및
    전압 미세 조정 신호에 따라 상기 구동전압의 레벨을 미세 조정하여 상기 셀 어레이부에 공급하는 라이트 구동부
    를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  2. 제 1 항에 있어서, 상기 전압 선택 조정부는
    복수개의 세트 전압 조정 신호에 따라 복수개의 세트 다중전압 중 어느 하나를 제 1 구동전압으로 출력하는 세트 전압 선택 조정부; 및
    복수개의 리셋 전압 조정 신호에 따라 복수개의 리셋 다중전압 중 어느 하나를 제 2 구동전압으로 출력하는 리셋 전압 선택 조정부
    를 포함하는 것을 특징으로 하는 상 변화 메모리 장치
  3. 제 2 항에 있어서, 상기 세트 전압 선택 조정부는
    상기 복수개의 세트 전압 인가단과 상기 제 1 구동전압 인가단 사이에 각각 연결되고, 게이트 단자를 통해 상기 복수개의 세트 전압 조정 신호를 인가받는 복 수개의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  4. 제 3 항에 있어서, 상기 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  5. 제 2 항에 있어서, 상기 리셋 전압 선택 조정부는
    상기 복수개의 리셋 전압 인가단과 상기 제 2 구동전압 인가단 사이에 각각 연결되고, 게이트 단자를 통해 상기 복수개의 리셋 전압 조정 신호를 인가받는 복수개의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  6. 제 5 항에 있어서, 상기 복수개의 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  7. 제 2 항에 있어서, 상기 제 1 구동전압은 상기 상 변화 저항 셀에 리셋 데이터를 라이트 하기 위한 전압인 것을 특징으로 하는 상 변화 메모리 장치.
  8. 제 2 항에 있어서, 상기 제 2 구동전압은 상기 상 변화 저항 셀에 세트 데이터를 라이트 하기 위한 전압인 것을 특징으로 하는 상 변화 메모리 장치.
  9. 제 2 항에 있어서,
    서로 다른 레벨을 갖는 상기 복수개의 세트 다중전압을 발생하는 세트 다중 전압 발생부; 및
    서로 다른 레벨을 갖는 상기 복수개의 리셋 다중전압을 발생하는 리셋 다중 전압 발생부
    를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  10. 제 2 항에 있어서, 상기 라이트 구동부는
    복수개의 세트 전압 미세 조정 신호에 따라 상기 제 1 구동전압을 서로 다른 전압 레벨로 미세 조정하는 세트 전압 미세 조정부;
    복수개의 리셋 전압 미세 조정 신호에 따라 상기 제 2 구동전압을 서로 다른 전압 레벨로 미세 조정하는 리셋 전압 미세 조정부; 및
    상기 세트 전압 미세 조정부의 출력과 상기 리셋 전압 미세 조정부의 출력을 선택적으로 출력하는 스위칭부
    를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  11. 제 10 항에 있어서, 상기 세트 전압 미세 조정부는
    상기 제 1 구동전압 인가단과 상기 스위칭부 사이에 연결되어 게이트 단자를 통해 상기 복수개의 세트 전압 미세 조정 신호를 각각 인가받는 복수개의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  12. 제 11 항에 있어서, 상기 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  13. 제 11 항에 있어서, 상기 세트 전압 미세 조정부는 상기 복수개의 MOS 트랜지스터가 턴 온되는 개수를 조정하여 상기 제 1 구동전압을 미세 조정하는 것을 특징으로 하는 상 변화 메모리 장치.
  14. 제 10 항에 있어서, 상기 리셋 전압 미세 조정부는
    상기 제 2 구동전압 인가단과 상기 스위칭부 사이에 연결되어 게이트 단자를 통해 상기 복수개의 리셋 전압 미세 조정 신호를 각각 인가받는 복수개의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  15. 제 14 항에 있어서, 상기 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  16. 제 14 항에 있어서, 상기 리셋 전압 미세 조정부는 상기 복수개의 MOS 트랜지스터가 턴 온되는 개수를 조정하여 상기 제 2 구동전압을 미세 조정하는 것을 특징으로 하는 상 변화 메모리 장치.
  17. 제 10 항에 있어서, 상기 스위칭부는
    세트 전압 인에이블 신호에 따라 상기 세트 전압 미세 조정부의 출력을 상기 셀 어레이부에 공급하는 세트 전압 스위칭부; 및
    리셋 전압 인에이블 신호에 따라 상기 리셋 전압 미세 조정부의 출력을 상기 셀 어레이부에 공급하는 리셋 전압 스위칭부
    를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  18. 제 17 항에 있어서, 상기 세트 전압 스위칭부는
    상기 세트 전압 미세 조정부와 상기 셀 어레이부 사이에 연결되어 게이트 단자를 통해 상기 세트 전압 인에이블 신호를 인가받는 제 1 스위칭 소자; 및
    상기 세트 전압 미세 조정부와 상기 셀 어레이부 사이에 연결되어 게이트 단자를 통해 상기 세트 전압 인에이블 신호의 반전 신호를 인가받는 제 2 스위칭 소자
    를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  19. 제 18 항에 있어서, 상기 제 1 스위칭 소자는 NMOS 트랜지스터로 구성되고, 상기 제 2 스위칭 소자는 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 상 변화 메모리 장치.
  20. 제 17 항에 있어서, 상기 리셋 전압 스위칭부는
    상기 리셋 전압 미세 조정부와 상기 셀 어레이부 사이에 연결되어 게이트 단 자를 통해 상기 리셋 전압 인에이블 신호를 인가받는 제 3 스위칭 소자; 및
    상기 리셋 전압 미세 조정부와 상기 셀 어레이부 사이에 연결되어 게이트 단자를 통해 상기 리셋 전압 인에이블 신호의 반전 신호를 인가받는 제 4 스위칭 소자
    를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  21. 제 20 항에 있어서, 상기 제 3 스위칭 소자는 PMOS 트랜지스터로 구성되고, 상기 제 4 스위칭 소자는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 상 변화 메모리 장치.
  22. 제 1 항에 있어서, 상기 상 변화 저항 셀은
    전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이터를 저장하는 상 변화 저항 소자; 및
    상기 상 변화 저항 소자와 상기 워드라인 사이에 연결된 다이오드 소자
    를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  23. 워드라인과 비트라인이 교차하는 영역에 배치된 상 변화 저항 셀을 포함하는 셀 어레이부;
    전압 조정 신호에 따라 복수개의 다중 전압 중 어느 하나를 구동전압으로 출력하는 전압 발생부;
    전압 미세 조정 신호에 따라 상기 구동전압의 레벨을 미세 조정하여 출력하는 전압 미세 조정부; 및
    상기 전압 미세 조정부의 출력을 선택적으로 상기 셀 어레이부에 공급하는 라이트 구동부
    를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  24. 제 23 항에 있어서, 상기 전압 발생부는
    서로 다른 레벨을 갖는 복수개의 세트 다중 전압을 발생하는 세트 다중 전압 발생부;
    서로 다른 레벨을 갖는 복수개의 리셋 다중 전압을 발생하는 리셋 다중 전압 발생부;
    복수개의 세트 전압 조정 신호에 따라 상기 복수개의 세트 다중 전압 중 어느 하나를 제 1 구동전압으로 출력하는 세트 전압 선택 조정부; 및
    복수개의 리셋 전압 조정 신호에 따라 상기 복수개의 리셋 다중 전압 중 어느 하나를 제 2 구동전압으로 출력하는 리셋 전압 선택 조정부
    를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  25. 제 24 항에 있어서, 상기 세트 전압 선택 조정부는
    상기 복수개의 세트 전압 인가단과 상기 제 1 구동전압 인가단 사이에 각각 연결되고, 게이트 단자를 통해 상기 복수개의 세트 전압 조정 신호를 인가받는 복 수개의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  26. 제 25 항에 있어서, 상기 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  27. 제 24 항에 있어서, 상기 리셋 전압 선택 조정부는
    상기 복수개의 리셋 전압 인가단과 상기 제 2 구동전압 인가단 사이에 각각 연결되고, 게이트 단자를 통해 상기 복수개의 리셋 전압 조정 신호를 인가받는 복수개의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  28. 제 27 항에 있어서, 상기 복수개의 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  29. 제 24 항에 있어서, 상기 제 1 구동전압은 상기 상 변화 저항 셀에 리셋 데이터를 라이트 하기 위한 전압인 것을 특징으로 하는 상 변화 메모리 장치.
  30. 제 24 항에 있어서, 상기 제 2 구동전압은 상기 상 변화 저항 셀에 세트 데이터를 라이트 하기 위한 전압인 것을 특징으로 하는 상 변화 메모리 장치.
  31. 제 24 항에 있어서, 상기 전압 미세 조정부는
    복수개의 세트 전압 미세 조정 신호에 따라 상기 제 1 구동전압을 서로 다른 전압 레벨로 미세 조정하는 세트 전압 미세 조정부; 및
    복수개의 리셋 전압 미세 조정 신호에 따라 상기 제 2 구동전압을 서로 다른 전압 레벨로 미세 조정하는 리셋 전압 미세 조정부
    를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  32. 제 31 항에 있어서, 상기 세트 전압 미세 조정부는
    상기 제 1 구동전압 인가단과 상기 라이트 구동부 사이에 연결되어 게이트 단자를 통해 상기 복수개의 세트 전압 미세 조정 신호를 각각 인가받는 복수개의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  33. 제 32 항에 있어서, 상기 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  34. 제 32 항에 있어서, 상기 세트 전압 미세 조정부는 상기 복수개의 MOS 트랜지스터가 턴 온되는 개수를 조정하여 상기 제 1 구동전압을 미세 조정하는 것을 특징으로 하는 상 변화 메모리 장치.
  35. 제 31 항에 있어서, 상기 리셋 전압 미세 조정부는
    상기 제 2 구동전압 인가단과 상기 라이트 구동부 사이에 연결되어 게이트 단자를 통해 상기 복수개의 리셋 전압 미세 조정 신호를 각각 인가받는 복수개의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  36. 제 35 항에 있어서, 상기 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  37. 제 35 항에 있어서, 상기 리셋 전압 미세 조정부는 상기 복수개의 MOS 트랜지스터가 턴 온되는 개수를 조정하여 상기 제 2 구동전압을 미세 조정하는 것을 특징으로 하는 상 변화 메모리 장치.
  38. 제 31 항에 있어서, 상기 라이트 구동부는 상기 세트 전압 미세 조정부의 출력과 상기 리셋 전압 미세 조정부의 출력을 선택적으로 출력하는 스위칭부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  39. 제 38 항에 있어서, 상기 스위칭부는
    세트 전압 인에이블 신호에 따라 상기 세트 전압 미세 조정부의 출력을 상기 셀 어레이부에 공급하는 세트 전압 스위칭부; 및
    리셋 전압 인에이블 신호에 따라 상기 리셋 전압 미세 조정부의 출력을 상기 셀 어레이부에 공급하는 리셋 전압 스위칭부
    를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  40. 제 39 항에 있어서, 상기 세트 전압 스위칭부는
    상기 세트 전압 미세 조정부와 상기 셀 어레이부 사이에 연결되어 게이트 단자를 통해 상기 세트 전압 인에이블 신호를 인가받는 제 1 스위칭 소자; 및
    상기 세트 전압 미세 조정부와 상기 셀 어레이부 사이에 연결되어 게이트 단자를 통해 상기 세트 전압 인에이블 신호의 반전 신호를 인가받는 제 2 스위칭 소자
    를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  41. 제 40 항에 있어서, 상기 제 1 스위칭 소자는 NMOS 트랜지스터로 구성되고, 상기 제 2 스위칭 소자는 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 상 변화 메모리 장치.
  42. 제 39 항에 있어서, 상기 리셋 전압 스위칭부는
    상기 리셋 전압 미세 조정부와 상기 셀 어레이부 사이에 연결되어 게이트 단자를 통해 상기 리셋 전압 인에이블 신호를 인가받는 제 3 스위칭 소자; 및
    상기 리셋 전압 미세 조정부와 상기 셀 어레이부 사이에 연결되어 게이트 단자를 통해 상기 리셋 전압 인에이블 신호의 반전 신호를 인가받는 제 4 스위칭 소자
    를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  43. 제 42 항에 있어서, 상기 제 3 스위칭 소자는 PMOS 트랜지스터로 구성되고, 상기 제 4 스위칭 소자는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 상 변화 메모리 장치.
  44. 제 23 항에 있어서, 상기 상 변화 저항 셀은
    전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이터를 저장하는 상 변화 저항 소자; 및
    상기 상 변화 저항 소자와 상기 워드라인 사이에 연결된 다이오드 소자
    를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
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