CN1770494B - 硫族化合物储存器 - Google Patents
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Abstract
一种储存器内核，包括一字线电极与一与该字线电极相对设置的位线电极以及一配置于该字线电极和该位线电极之间的起始开关层，其中该起始开关层具有一低电压值的第一起始电压和一高电压值的第二起始电压，该第一起始电压对应于该起始开关层的一第一储存状态，该第二起始电压对应于该起始开关层的一第二储存状态。当该字线电极与位线电极之间的电压值为该第一起始电压时，该起始开关层被选通并处于该第一储存状态，当该字线电极与位线电极之间的电压值为该第二起始电压时，该起始开关层被选通并处于该第二储存状态，当该字线电极与位线电极浮置时，该起始开关层处于非选通状态。堆叠这些储存器内核即可制造出三维储存器。
Description
技术领域
本发明是有关于一种储存元件，且特别是有关于一种不需存取晶体管(access transistor)的储存单元(memory cell)结构。
背景技术
典型的储存单元包括一导向元件(steering element)，其例如为一个或多个晶体管(晶体管即为电晶体，以下皆称为晶体管)，用来存取(access)每一个储存单元。该存取晶体管也可以是二极管(二极管即为二极体，以下皆称为二极管)，其提供存取储存单元的位线(bit line)的字线(word line)。尤其是为了读写储存单元的资料，该存取晶体管可充当用于字线到位线的存取通闸(pass gate)。例如，动态随机存取储存器(DRAM)、快闪储存器(flash memory)，静态随机存取储存器(SRAM)、传统的硫族化合物(chalcogenide)储存器、欧式记忆体(ovonic unifiedmemory，OUM)或者相变随机存取储存器(phase-change random accessmemory，PCRAM)需要晶体管或者PN二极管作为导向元件或者寻址元件(addressing element)。在DRAM中，该导向元件是晶体管且资料乃是储存于一电容器中。相类似地，在SRAM中则需要六个晶体管。但是，制造晶体管需要高品质的硅，并且当在硅晶圆上制造晶体管时，会产生一些问题。因此，在硅晶圆上制造具有晶体管的三维(three dimensional，3D)储存器是有困难的。
可行的解决方案乃是使用多晶硅p-n接合(p-n junction)以作为导向元件的储存器。然而，这种方法存在有一定缺陷。例如，这些储存器的类型大都局限于一次可编程储存器(one time programmable memory，OTP)，而这种方法需要高编程电压(programming voltage)以及高制程温度(process temperature)。此高制程温度将会阻碍了铝(Al)和铜(Cu)金属线的使用。例如，铝的最高制程温度是500℃，且铜的制程温度范围是大约400～500℃。由于铝和铜是常用的层间配线金属，所以排除这两种金属将会使得层间配线变得更加困难。另外，当藉由封装技术而制造三维储存器时，层间的结合校准(bonding alignment)将变得非常困难。基于前述观点，故需要一种不用存取晶体管而能够选择存取内核储存单元的储存单元结构。
发明内容
本发明乃是藉由使用起始开关材料(threshold-switching material)，其可编程来执行导向元件的功能，而毋须可作为存取一储存器内核单元的导向元件的存取晶体管。
本发明提供一种三维储存器(3D memory).多数个储存器内核阵列，其中每个储存器内核同时作为一导向元件和一储存元件，包括：一字线；一位线，其与该字线相对设置；一起始开关层，由硫族化合物材料构成，配置于该字线和该位线之间，其中各储存器内核具有一低电压值的第一起始电压和一高电压值的第二起始电压，该第一起始电压对应于该起始开关层的一第一储存状态，该第二起始电压对应于该起始开关层的一第二储存状态；当该字线与该位线之间的电压值为该第一起始电压时，该起始开关层被选通并处于该第一储存状态，当该字线与该位线之间的电压值为该第二起始电压时，该起始开关层被选通并处于该第二储存状态，当该字线电极与位线浮置时，该起始开关层处于非选通状态；多个第一选择元件，分别连接各字线的一端；以及多个第二选择元件，分别连接各位线的一端.本发明另提供一种在三维储存器中存取储存器内核的方法，而该方法包含下列数个步骤.首先，决定用于存取一储存器内核的一起始电压.然后，编程此储存器内核的一起始开关材料，以便能够在起始电压下存取储存器内核.接下来，在与储存器内核连通(communication)的字线上施加一电压，如果该电压至少等于此起始电压时，即可存取储存器内核.
本发明又提供一种读取三维硫族化合物储存器(3D chalcogenidememory)元件的方法，包含下列数个步骤。首先，施加一读取电压于一字线。该读取电压可用以直接存取该硫族化合物储存器元件。然后，在与字线相对应的位线上施加一零偏压。接下来，读取储存于硫族化合物储存器元件中的数值。
任何熟知本发明的技艺者皆可清楚地知悉，本发明能够应用于许多的储存器/固态元件(solid state device)。该储存器内核的一个显著的优点乃是在于其毋须存取晶体管，其中该存取晶体管可作为传送信号至储存器内核的导向元件。此外，本发明可降低储存器内核所需要的编程电压，亦可降低其制程温度。本发明将可促进三维储存器的制造，其中该储存器可以为非易失性的和快速的储存器。
上述的发明内容以及以下所揭露的实施例仅仅用以解释本发明的实施方式的例子，然其并非用以限定本发明。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1A绘示为本发明一实施例的一种储存器内核的示意图。
图1B绘示为本发明一实施例的一种储存器内核的示意图。
图2A和2B绘示为储存器内核经堆叠后所形成的一种三维储存器的示意图。
图2C绘示为储存器内核经堆叠而制造的三维储存器的剖面示意图。
图3A绘示为形成一层的储存器内核的阵列示意图。
图3B绘示为连接选择电路的位线和字线的储存器内核阵列示意图。
图3C绘示为多层的三维储存器的示意图。
图3D绘示为形成多层的储存器内核阵列，其为三维储存器的一部份。
图4A至4D绘示为可以施加于硫族化合物储存器元件的编程技术的示意图。
图5A至5C绘示为本发明的三个实施例的读取一元件的方法。
102、108：顶部电极
104、110：起始开关层
106、112：底部电极
114：选择电路
202、210、214、222：字线
204、212、216、220：起始开关层
206、208、218：位线
304、310、318：字线
306、314、320：起始开关层
302、312、316：位线
308：选择元件
311：储存器阵列层
317：储存器内核
408s、408r：储存单元
408a至408n：储存单元
Vth1：低起始电压
Vthh：高起始电压
Vp、Vp1、Vph：偏压
具体实施方式
本发明乃是藉由将一个起始开关并入一储存单元中而毋须存取晶体管。在一个实施例中，该起始开关材料是硫族化合物(chalcogenide)材料。进一步的关于能够改变起始电压Vth的材料的Vth调整资料乃是揭露在美国专利第10/465,120号中。
在一实施例中，可利用起始开关材料的类似晶体管特性而毋须导向元件以简化储存单元结构，其例如为存取晶体管或者P-N二极管。显然地，对熟知本技术领域的技艺者来说可以在硫族化合物储存单元上植入逻辑电路以形成单晶片系统(a system on a chip，SoC)。进而对于硫族化合物而言，一旦编程该非易失性的特质时，将能够相对快速地进行读写操作。值得注意的是，与起始开关材料相关的(例如为硫族化合物材料)编程电压比快闪唯读储存器(read only memory，ROM)的编程电压低很多。举例而言，硫族化合物储存单元的编程电压大约是5伏特(V)，而快闪唯读储存器的编程电压大约是10伏特。
硫族化合物储存单元具有导向元件和储存元件的双重功能。因此，仅制造一个硫族化合物储存器要远比把晶体管和硫族化合物储存单元结合在一起更为容易。另外，当该储存单元作为导向元件时，在具有相同的储存容量情况下，其晶片体积将会小于具有分开的导向元件和储存单元的储存器。相对地，在具有相同储存器体积的情况下，与具有分开的导向元件和储存单元的储存器相比，双功能(dual functioning)硫族化合物储存器将能够提供更高的储存容量。与存取晶体管相比，一个小尺寸的硫族化合物储存器元件将能够通过更高的电流。在此实施例中，使用硫族化合物材料作为起始开关材料仅是一个举例，并非局限于硫族化合物材料。任何具有此硫族化合物材料性质的材料，例如具有稳定且可调整的起始电压(Vth)特性，都可以用于非易失性双功能储存单元。
图1A和图1B绘示为本发明一实施例的一种储存器内核的示意图。图1A中所示的储存器内核单元包括一顶部电极102和一底部电极106以及设置于顶部电极102和底部电极106之间的一起始开关层(threshold-switching layer)104。顶部电极106可以是金属、类金属(metalloid)、半导体、或者硅化物(silicide)、或者其他具有稳定且可调整电压的起始(threshold)特性材料。
同样的，图1B是储存器内核的另一实施例.在该实施例中，该储存器内核包括一顶部电极108和一底部电极112以及设置于顶部电极108和底部电极112的第一端之间的一起始开关层110.底部电极112的第一端与起始开关层110相连并且底部电极112的第二端与选择电路114相连.该选择电路114可选择与储存单元相对应的位线和字线.
图2A和2B绘示为如图1A和1B中所示的储存器内核经堆叠后所形成的一种储存元件的示意图。图2A包括一字线202和一位线206。当然，在一些实施例中，206可以代表字线且202可以代表位线。图2A进一步包括设置于字线202和位线206间的一起始开关层204。该字线202和位线206可以是类似于图1A和1B中的电极。每一储存器内核可以堆积在另一储存器内核之上以形成一储存器元件。
图2B和图2A类似，不同之处在于构成储存器内核的独立层(individual layers)。在本实施例中，储存器内核包括一位线208和一字线210。当然，在一些实施例中，208可以代表字线且210可代表位线。起始开关层212位于字线210之下。因此，堆叠的每一层包括一位线208、一字线210和一起始开关层212。
图2C绘示为如图2A和2B所示的储存器内核经堆叠而制造的三维储存器的剖面示意图。图2C包括一字线214和一位线218。图2C进一步包括设置于字线214和位线218之间的一起始开关层216。同样地，另一起始开关层220设置于位线218和字线222之间。
藉由上述的储存器内核的阵列堆叠可以制造出三维储存器。图3A绘示为图2A和2B的储存器内核的阵列示意图。该储存器阵列可以堆叠形成三维储存器。储存器内核阵列中的每一个储存器内核包括一位线302、一字线304、以及设置于字线304和位线302之间的一起始开关层306。
图3B绘示为类似于图3A所描述的储存器内核阵列示意图。在本发明一实施例中，字线304和位线302的选择元件308连接于储存器内核阵列的外缘。尽管图3B所示的选择元件308是晶体管，该选择元件也可以是P-N二极管、萧特基二极管(Schottky diodes)或者穿隧二极管(tunnelingdiode)。图3C绘示为多层的三维储存器的示意图。图3C包括多个储存器阵列层311。每一储存器阵列层311包含多条字线310、位线312与起始开关层314。图3D是根据本发明一实施例所绘示的储存器内核阵列经堆叠而制造的三维储存器的示意图。每一储存器内核317包括多条位线316、多条字线318和设置于位线316和字线318之间的起始开关层320。
在本发明中，由于储存器内核既是导向元件又是储存单元，因此毋须使用晶体管作为导向元件。如上所述，省略了作为导向元件的晶体管实际上乃是免除了制造储存器时对于高品质硅的需求。同时，也相对地降低了制造储存器的温度。故藉由传统的光刻蚀(photo/etching)或者金属镶嵌(damascene)技术即可以制造多层储存器而不需要进行任何层间校正。
由于该起始开关材料可作为导向元件，所以免除了对于额外的导向元件的需求。因此，藉由一层接着一层制造储存器内核阵列即可很容易地结合为一个三维储存器。此外，藉由合并多数的层将有助于提高储存器密度。
图4A至4D绘示为可以施加于硫族化合物储存器元件的编程技术的示意图。图4A表示的是浮置编程(floating programming)技术.在此，假设硫族化合物储存器元件包括两个起始电压，例如为一个作为状态1的低起始电压(Vth1)和一个作为状态0的高起始电压(Vthh).图4A描述的是施加于储存单元上的偏压.未选择的储存单元乃是施加Vp到+Vp之间的偏压，而选择的单元乃是施加正向+Vp偏压.储存单元408s乃是代表选择的单元，而剩余的单元408a至408n代表的是未选择的单元.表1归纳了程式1和程式0的编程方法.
表1
| 程式1 | 程式0 | |
| 选择的位线 | 0 | 0 |
| 其他的位线 | 浮置 | 浮置 |
| 选择的字线 | Vp1 | Vph |
| 其他的字线 | 浮置 | 浮置 |
如表1所示的偏压，选择的位线是零，而选择的字线乃是根据程式或者所选择的状态而为Vp1或者Vph。
图4B表示的是一偏压编程技术。图4B的图形表示所施加的偏压。在此，可在未选择的字线和位线上施加一电压(偏压)。在选择的单元408s上乃是施加正向+Vp偏压。可以假定硫族化合物储存器元件包括两个起始电压，例如为一个作为状态1的低起始电压(Vth1)和一个作为状态0的高起始电压(Vthh)。以下的表2列出了程式1和程式0的编程方法。
表2
| 程式1 | 程式0 | |
| 选择的位线 | 0 | 0 |
| 其他的位线 | 0≤V≤Vp1 | 0≤V≤Vph |
| 选择的字线 | Vp1 | Vph |
| 其他的字线 | 0≤V≤Vp1 | 0≤V≤Vph |
如表2所示的偏压，选择的位线是零，而选择的字线依据程式或者是选择的状态而为Vp1或Vph。值得注意的是，分别如图4C和4D中所示，可以采用两个偏压编程方法的实施例，也就是V/2方法和V/3方法。当然，其他的偏压编程方法亦可以作为本发明的编程方法，故在此所描述的方法仅作为一实施例但不是限制于此实施例。
图4C绘示为V/2方法的示意图。图4C描述的是施加于储存单元上的偏压。于该选择的储存单元408s上乃是施加正向+Vp偏压，而剩余的其他未选择的储存单元则施加正向+Vp/2偏压。可以假定该硫族化合物储存器元件包括两个起始电压，也就是作为状态1的一低起始电压(Vth1)和作为状态0的一高起始电压(Vthh)。状态1和状态0的编程方法乃是表列于下表3。
表3
| 程式1 | 程式0 | |
| 选择的位线 | 0 | 0 |
| 其他的位线 | Vp1/2 | Vph/2 |
| 选择的字线 | Vp1 | Vph |
| 其他的字线 | Vp1/2 | Vph/2 |
如表3所示的偏压，选择的位线是零，而选择的字线则根据程式或者所选择的状态而为Vp1或者Vph。
图4D绘示为V/3方法的一示意图。图4D描述的是施加于储存单元上的偏压。该选择的储存单元408s乃是施加正向+Vp偏压，而剩余的其他未选择的储存单元则具有下列两种特性的其中之一，也就是一些未选择的储存单元乃是施加正向偏压+Vp/3，而一些未选择的储存单元则施加反向偏压-Vp/3。储存单元408f乃是施加正向偏压+Vp/3，而储存单元408r则施加反向偏压-Vp/3。可以假定硫族化合物储存器元件包括两个起始电压，也就是一个作为状态1的低起始电压(Vth1)和一个作为状态0的高起始电压(Vthh)。至于状态1和状态0的编程方法则表列于下表4中。
表4
| 程式1 | 程式0 | |
| 选择的位线 | 0 | 0 |
| 其他的位线 | 2Vp1/3 | 2Vph/3 |
| 选择的字线 | Vp1 | Vph |
| 其他的字线 | Vp1/3 | Vph/3 |
如表4所示的偏压，选择的位线是零，而选择的字线则根据程式或者是选择的状态而为Vp1或者Vph。值得注意的是，编程电压的限制范围可为：“Vthh＜Vp＜3Vth1”。
读取方法包括一浮置方法和一偏压方法.该浮置方法涉及到施加于选择的字线(或者位线)上的Vth1和Vthh之间的偏压以及施加在选择的字线(或者位线)上的零偏压的偏压Vr，而其他的字线和位线是浮置的.该偏压方法涉及到施加于选择的字线(或者位线)上的Vth1和Vthh之间的偏压以及施加在选择的字线(或者位线)上的零偏压的偏压Vr，而其他的字线和位线则是施加在0＜V＜Vth1范围内的固定偏压.在本发明中，乃是提供了两个不同实施例的偏压方法，亦就是V/2方法和V/3方法.
图5A到5C分别绘示为本发明一实施例的读取一元件的方法。图5A到5C各自代表施加于储存单元上的偏压。图5A代表一种浮置方法，其中该偏压是由-Vr到+Vr而选择单元408s乃是施加正向偏压+Vr。图5B代表的是一种V/2的读取方法，其中选择单元408s则施加正向偏压+Vr。如图5B所示，其余未选择的单元乃是施加正向偏压+Vr/2。图5C代表的是一种V/3的读取方法，而选择单元408s乃是施加正向偏压+Vr。图5C中的其余未选择的单元则施加正向偏压+Vr/3或者反向偏压-Vr/3。值得注意的是，图5C中未选择的单元乃是形成了一个与图4D相类似的图案。
综上所述，本发明提供了一种储存器内核，其毋须使用用于存取内核储存单元的存取晶体管。换言之，当该内核单元加入了一起始开关材料时，例如为硫族化合物材料，可以藉由编程内核储存单元来存取内核储存单元。实质上，亦可藉由编程起始开关材料来作为导向元件。任何熟知本发明的技艺者皆可知悉，亦可以提供简化的解码逻辑讯号于存取晶体管的方式，使得本发明毋须存取晶体管。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
Claims (14)
1.一种三维储存器，其特征在于包括：
多数个储存器内核阵列，其中每个储存器内核同时作为一导向元件和一储存元件，包括：
一字线；
一位线，其与该字线相对设置；
一起始开关层，由硫族化合物材料构成，配置于该字线和该位线之间，其中各储存器内核具有一低电压值的第一起始电压和一高电压值的第二起始电压，该第一起始电压对应于该起始开关层的一第一储存状态，该第二起始电压对应于该起始开关层的一第二储存状态；
当该字线与该位线之间的电压值为该第一起始电压时，该起始开关层被选通并处于该第一储存状态，当该字线与该位线之间的电压值为该第二起始电压时，该起始开关层被选通并处于该第二储存状态，当该字线电极与位线浮置时，该起始开关层处于非选通状态；
多个第一选择元件，分别连接各字线的一端；以及
多个第二选择元件，分别连接各位线的一端。
2.根据权利要求1所述的三维储存器，其特征在于其中所述的字线包括一金属材料或者一类金属材料。
3.根据权利要求1所述的三维储存器，其特征在于其中所述的位线包括一半导体材料或硅化物。
4.根据权利要求3所述的储存器内核，其特征在于其中所述的半导体材料包括硅。5、根据权利要求1所述的三维储存器，其特征在于其中所述的起始开关层可用以提供于一非易失性储存器。
6.根据权利要求1所述的储存器内核，其特征在于其中所述的第一储存状态表示为状态1，所述的第二储存状态表示为状态0。
7.一种在三维储存器中存取储存器内核的方法，该三维储存器中存取储存器包括：
多数个储存器内核阵列，其中每个储存器内核包括：
一字线；
一位线，其与该字线电极相对设置；
一起始开关层，由硫族化合物材料构成，配置于该字线和该位线之间，其中各储存器内核具有一低电压值的第一起始电压和一高电压值的第二起始电压，该第一起始电压对应于该起始开关层的一第一储存状态，该第二起始电压对应于该起始开关层的一第二储存状态；
多个第一选择元件，分别连接各字线的一端；以及
多个第二选择元件，分别连接各位线的一端，
其特征在于其包括：
决定用于存取上述储存器内核其中之一的一起始电压；
编程该储存器内核的起始开关层，以便在该起始电压下能够存取该储存器内核；
施加一电压于一字线；以及
如果该电压至少等于该起始电压时，即可存取该储存器内核。
8.根据权利要求7所述的在三维储存器中存取储存器内核的方法，其特征在于其中编程该储存器内核的该起始开关层，以便在该起始电压下能够存取该储存器内核的步骤包括：采用一浮置技术或者一偏压技术.
9.根据权利要求7所述的在三维储存器中存取储存器内核的方法，其特征在于其更包括：如果该电压小于该起始电压时，则拒绝存取该储存器内核。
10.一种读取三维储存器元件的方法，该三维储存器中存取储存器包括：
多数个储存器内核阵列，其中每个储存器内核包括：
一字线；
一位线，其与该字线电极相对设置；
一起始开关层，由硫族化合物材料构成，配置于该字线和该位线之间，其中各储存器内核具有一低电压值的第一起始电压和一高电压值的第二起始电压，该第一起始电压对应于该起始开关层的一第一储存状态，该第二起始电压对应于该起始开关层的一第二储存状态；
多个第一选择元件，分别连接各字线的一端；以及
多个第二选择元件，分别连接各位线的一端，
其特征在于其包括：
施加一读取电压于一选择的字线，而该读取电压可用以直接存取对应所选字线的该储存器内核；
施加一零偏压于一位线，而该位线乃是对应于该选择的字线；以及读取储存于该储存器内核的一数值。
11.根据权利要求10所述的读取三维储存器元件的方法，其特征在于其更包括：维持未选择的字线和未选择的位线于一浮置状态。
12.根据权利要求10所述的读取三维储存器元件的方法，其特征在于其更包括：
施加一偏压电压于未选择的字线和未选择的位线。
13.根据权利要求12所述的读取三维储存器元件的方法，其特征在于其中所述的偏压电压乃是小于一起始电压，而该偏压电压的范围乃是介于0.1V至约20V之间。
14.根据权利要求12所述的读取三维储存器元件的方法，其特征在于其中所述的偏压电压大约是该读取电压的一半。
15.根据权利要求12所述的读取三维储存器元件的方法，其特征在于其中所述的偏压电压大约是未选择的字线上的读取电压的三分之一以及大约是未选择的位线上的读取电压的三分之二。
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| KR102410947B1 (ko) * | 2015-11-20 | 2022-06-22 | 에스케이하이닉스 주식회사 | 문턱 스위칭 장치 및 이를 포함하는 전자 장치 |
| CN105788632B (zh) * | 2016-02-26 | 2019-04-02 | 江苏时代全芯存储科技有限公司 | 记忆体电路 |
| US10446226B2 (en) | 2016-08-08 | 2019-10-15 | Micron Technology, Inc. | Apparatuses including multi-level memory cells and methods of operation of same |
| CN106898371B (zh) * | 2017-02-24 | 2020-08-28 | 中国科学院上海微系统与信息技术研究所 | 三维存储器读出电路及其字线与位线电压配置方法 |
| CN107644664A (zh) * | 2017-09-27 | 2018-01-30 | 中国科学院上海微系统与信息技术研究所 | 三维垂直型存储器电路及位线与字线电压配置方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6084796A (en) * | 1996-05-30 | 2000-07-04 | Axon Technologies Corporation | Programmable metallization cell structure and method of making same |
-
2005
- 2005-09-23 CN CN 200510105365 patent/CN1770494B/zh active Active
- 2005-09-23 TW TW94133048A patent/TWI313863B/zh active
- 2005-09-23 CN CN 200910206679 patent/CN101702328B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6084796A (en) * | 1996-05-30 | 2000-07-04 | Axon Technologies Corporation | Programmable metallization cell structure and method of making same |
Also Published As
| Publication number | Publication date |
|---|---|
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| TWI313863B (en) | 2009-08-21 |
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