CN110534519B - 改进的三维纵向存储器 - Google Patents

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Abstract

在共享型三维纵向存储器（3D‑MV）(20)中，每条水平地址线(8a)含有至少第一低掺杂区域(9a)和第二低电阻区域(7a)。低掺杂区域(9a)环绕至少部分存储井(2a,2b…)、并被多个低漏电存储元(1aa,1ab…)共享。低电阻区域(7a)形成一导电网络，以降低水平地址线(8a)的电阻。

Description

改进的三维纵向存储器
技术领域
本发明涉及集成电路存储器领域，更确切地说，涉及三维存储器。
背景技术
三维纵向存储器(3D-MV)是一种单体(monolithic)半导体存储器，它含有多个排列在衬底上的、竖直的存储串，每个存储串含有多个垂直堆叠的存储元。由于3D-MV存储元分布在三维空间中，而传统存储器的存储元分布在二维平面上，3D-MV具有存储密度大、存储成本低等优点。
图1A-图1B显示一种传统3D-MV 10(现有技术)的整体结构。图1A是其截面图，它含有衬底电路0K、水平地址线8a-8h、存储井2a-2d、编程膜6a-6d、竖直地址线4a-4d和存储元1aa-1ha…。衬底电路0K形成在一半导体衬底0中。水平地址线8a-8h堆叠在衬底电路0K上方，其间通过绝缘层5a-5g分隔。存储井2a-2d穿透水平地址线8a-8h和绝缘层5a-5g。编程膜6a-6d覆盖存储井2a-2d的侧壁。导电材料填充存储井2a-2d的剩余空间，形成竖直地址线4a-4d。水平地址线8a-8h和竖直地址线4a-4d的交叉处形成多个存储元1aa-1ha。其中，与同一竖直地址线4a耦合的存储元1aa-1ha构成一存储串1A。
图1B是水平地址线8a的顶视图。水平地址线(又称为水平导体板)8a是一个具有有限尺寸的水平导体板，存储井2a-2h穿透该水平地址线8a，存储井2a-2h的侧壁被编程膜6a-6h覆盖，然后形成多条竖直地址线(又称为竖直导体线)4a-4h。在水平地址线8a和竖直地址线4a-4h之间形成多个存储元1aa-1ah。
图1C是存储元1的符号。存储元1含有编程膜12和二极管14。编程膜12的电阻可通过至少一电编程信号改变。二极管14有两个端口：正极(又称为阳极)1+和负极(又称为阴极)1-。二极管14的电流易于从阳极1+流向阴极1-，但不易于反向流动。具体说来，二极管具有如下广义特征；在外加电压的数值小于读电压VR或方向与读电压VR相反时，其电阻大于读电压下的电阻(即读电阻)。在其它专利和技术文献中，3D-MV中的二极管也被称为选择器(selector)、选向器(steering element)、准导通膜等名称。在本说明书中，这些名称都具有相同含义。
二极管14最好是一自建二极管，即它自然形成在水平地址线8a和竖直地址线4a之间，而不需要单独的二极管膜。为了降低二极管14的反向漏电流并提高其反向击穿电压，P-N结二极管和肖特基二极管最好含有一低掺杂区域。比如说，P-N结二极管采用P+/N-/-N+结构，肖特基二极管采用金属/N-/N+结构。在上述两个例子中，低掺杂区域均为一N-型半导体膜，厚度在数十纳米到数十微米之间。在本说明书中，低掺杂区域含有N-型半导体材料、本征(i型)半导体材料、P-型半导体材料、或上述材料的组合。
图1D是存储阵列10a的电路图。存储阵列10a含有字线8a-8h、位线4a-4h、以及存储元1aa-1ah...。在存储阵列10a中，所有字线8a-8h、位线4a-4h均连续，不与相邻存储阵列共享。在该实施例中，字线8a-8h与存储元1aa-1ah中二极管14的阳极1+耦合，位线4a-4h与存储元1aa-1ah中二极管14的阴极1-耦合。在读过程中，在一字线上施加读电压VR，然后在相应的位线上读取电信号，以获得相应存储元存储的信息。注意到，在传统存储器中，所有未编程存储元1aa-1ah…都具有相似的物理结构。当已编程存储元存储相同的数码信息(即处于相同的数码状态)时，它们具有相似的电气特性(即电流-电压特性)。
图1E表示一存储元1aa(现有技术)的结构。二极管14的阳极1+为水平地址线8a、阴极1-为竖直地址线4a。一般说来，阳极1+含有P+型半导体材料(对于P-N结二极管)或金属材料(对于肖特基二极管)；阴极1-含有N-型半导体膜4a`和N+型半导体膜4a。在该图中，N-型半导体膜4a`和N+型半导体膜4a均形成在存储井2a中。由于存储井2a中含有N-型半导体膜4a`，存储井2a的直径D等于竖直地址线4a的直径d、两倍N-型半导体膜4a`厚度T、与两倍编程膜6a厚度t之和，即D＝d+2T+2t。由于T的数值在数十纳米到数十微米之间，存储井2a的直径D过大，这会降低存储密度并提高存储成本。
发明内容
本发明的主要目的是提高三维纵向存储器(3D-MV)的存储密度。
本发明的另一目的是降低3D-MV的存储成本。
本发明的另一目的是使存储井的直径更小。
本发明的另一目的是使存储井的间距更近。
为了实现这些以及别的目的，本发明提出多种改进的三维纵向存储器(3D-MV)。
为了使存储井的直径更小，本发明提出一种双区域3D-MV。与图1E中现有技术不同，双区域3D-MV中二极管的低掺杂区域位于存储井外。由于存储井只含有竖直地址线和编程膜，故其直径D较小。具体说来，双区域3D-MV的水平地址线含有至少两个区域：第一区域和第二区域。第一区域为一环绕存储井的低掺杂区域，它含有低掺杂的半导体材料。低掺杂半导体材料能降低二极管的反向漏电流和提高反向击穿电压。第二区域为低电阻区域，它位于低掺杂区域之外。低电阻区域含有至少一导电材料，其电阻率低于低掺杂区域。低电阻区域能降低水平地址线的电阻、缩短3D-MV的读写时间。
为了使存储井的间距更近，本发明还提出一种共享型3D-MV。共享型3D-MV是双区域3D-MV的进一步改进，其低掺杂区域被多个存储元共享。具体说来，其水平地址线含有至少两个区域：第一低掺杂区域和第二低电阻区域。每个低掺杂区域含有多个存储元，这些存储元形成在低掺杂区域与多条竖直地址线的交叉处。由于低掺杂区域内的存储元具有较低的反向漏电流，这些存储元被称为低漏电存储元。另一方面，低电阻区域中的导电材料构成一导电网络，它提供一低电阻的电流通路，以减少读写时间并降低编程电压。
相对于低漏电存储元，形成在低电阻区域与多条竖直地址线交叉处的存储元具有较高的反向漏电流，故它们被称为高漏电存储元。虽然共享型3D-MV的存储阵列中同时含有低漏电存储元和高漏电存储元，只要高漏电存储元的数量远少于低漏电存储元，共享型3D-MV的读写性能不会受到影响。
本发明披露了多种共享型3D-MV的实施例。在第一实施例中，低掺杂区域和低电阻区域均含有存储元，这两个区域中的存储元具有相同的面积密度(面积密度指水平地址线单位面积上的存储元数目)。只要低掺杂区域的面积远大于低电阻区域，该实施例能正常工作。在该实施例中，低掺杂区域具有矩形形状。第二实施例与第一实施例类似，只是其低掺杂区域为六边形形状。对于熟悉本领域的人士来说，低掺杂区域还可以具有其它几何形状。在第三实施例中，高漏电存储元的面积密度低于低漏电存储元，这能提高3D-MV的读写性能。在第四实施例中，低电阻区域7a和竖直地址线的交叉处没有形成存储井或存储元。由于仅低掺杂区域含有存储元、而低电阻区域不含有存储元，因此存储阵列仅含有低漏电存储元、而不含有高漏电存储元。这能进一步提高3D-MV的读写性能。
注意到，共享型3D-MV有别于传统存储器。在传统存储器中，所有未编程存储元(如状态’0’)具有相似的物理结构；存储同一数码信息(即处于同一数码状态，如状态’1’)的已编程存储元具有相似的电气特性。而在共享型3D-MV中，即使低漏电存储元和高漏电存储元处于同一数码状态(如状态’1’)，它们仍具有不同的电气特性：高漏电存储元(如状态’1’)的电阻小于低漏电存储元(如状态’1’)；低漏电存储元(如状态’1’)的电阻小于未编程存储元(如状态’0’)。
相应地，本发明提出一种三维纵向存储器(3D-MV)，其特征在于含有：一含有一衬底电路(0K)的半导体衬底(0)；多层处于该衬底电路(0K)之上的水平地址线(8a-8h)；多个穿透所述多层水平地址线(8a-8h)的存储井(2a-2d)；多个覆盖所述存储井(2a-2d)侧壁的编程膜(6a-6d)；多条形成在所述存储井(2a-2d)中的竖直地址线(4a-4d)；每个所述多层水平地址线(8a)含有至少第一区域(9a)和第二区域(7a)，所述第一区域(9a)的电阻率大于所述第二区域(7a)。
本发明还提出另一种三维纵向存储器(3D-MV)，其特征在于含有：一含有一衬底电路(0K)的半导体衬底(0)；多层处于该衬底电路(0K)之上的水平地址线(8a-8h)；多个穿透所述多层水平地址线(8a-8h)的存储井(2a-2h)；多个覆盖所述存储井(2a-2h)侧壁的编程膜(6a-6d)；多条形成在所述存储井(2a-2d)中的竖直地址线(4a-4d)；每个所述多层水平地址线(8a)含有至少一环绕至少部分所述存储井(2a-2h)的第一区域(9a*)，所述第一区域(9a*)含有至少一低掺杂半导体材料。
本发明进一步提出一种半导体存储器，其特征在于含有：多个处于第一状态的存储元，包括至少一第一状态存储元；多个处于第二状态的存储元，包括至少一低漏电存储元和至少一高漏电存储元；至少一条地址线，所述地址线将所述第一状态存储元、所述低漏电存储元和所述高漏电存储元耦合；所述高漏电存储元比所述低漏电存储元电阻低，所述低漏电存储元比所述第一状态存储元电阻低。
附图说明
图1A是一种传统3D-MV沿图1B中A-A`的z-x截面图(现有技术)；图1B是其水平地址线8a的x-y顶视图(现有技术)；图1C表示其存储元的符号及其意义；图1D是该3D-MV存储阵列的电路图(现有技术)；图1E是一种低掺杂区域位于存储井中存储元的z-x截面图(现有技术)。
图2是一个双区域3D-MV存储元的z-x截面图。
图3AA是双区域3D-MV存储元第一实施例的z-x截面图；图3AB表示其存储元的符号；图3BA是双区域3D-MV存储元第二实施例的z-x截面图；图3BB表示其存储元的符号。
图4A是双区域3D-MV的水平地址线8a之x-y顶视图；图4B是其两个相邻存储元的z-x截面图。
图5A是第一共享型3D-MV沿图5B中B-B`的z-x截面图；图5B是其水平地址线8a的x-y顶视图；图5CA是采用图3AA-图3AB中存储元对应的存储阵列之电路图；图5CB是采用图3BA-图3BB中存储元对应的存储阵列之电路图。
图6A-图6D是第一共享型3D-MV的四个工艺步骤之z-x截面图。
图7A是第二共享型3D-MV沿图7B中C-C`的z-x截面图；图7B是其水平地址线8a的x-y顶视图；图7CA是采用图3AA-图3AB中存储元对应的存储阵列之电路图；图7CB是采用图3BA-图3BB中存储元对应的存储阵列之电路图。
图8A-图8D是四种共享型3D-MV实施例中水平地址线的x-y顶视图。
注意到，这些附图仅是概要图，它们不按比例绘图。为了显眼和方便起见，图中的部分尺寸和结构可能做了放大或缩小。在不同实施例中，相同的符号一般表示对应或类似的结构。
“衬底中”是指功能器件(active devices)均形成在衬底中(包括衬底表面上)；“衬底上”是指功能器件形成在衬底上方、不与衬底接触。“/”表示“和”或“或”的关系。
具体实施方式
为了使存储井的直径更小，本发明提出一种双区域3D-MV。与图1E中现有技术不同，双区域3D-MV中二极管的低掺杂区域位于存储井外。由于存储井只含有竖直地址线和编程膜，故其直径D较小。图2-图4B披露了双区域3D-MV的细节。
图2表示一种双区域3D-MV存储元1aa。它含有一条水平地址线8、一穿透水平地址线8a的存储井2a、一层覆盖存储井2a侧壁的编程膜6a、和一条形成在存储井2a中的竖直地址线4a。编程膜6a可以是一次编程(OTP)、多次编程(MTP)或重复编程。对于一次编程存储元，编程膜6a含有一反熔丝膜。反熔丝材料的例子包括氧化硅、氮化硅、或其组合。对于多次编程存储元或重复编程存储元，编程膜6a含有一可写膜。可写材料的例子包括阻变材料(RRAM)、相变材料(PCM)、导通桥材料(conductive-bridge RAM)、磁阻材料(MRAM)等。编程膜6a的厚度介于1纳米到200纳米之间。
水平地址线8a含有两个区域：第一区域9a*和第二区域7a*。第一区域9a*为一环绕存储井2a的低掺杂区域，它含有至少一低掺杂的半导体材料，如N-型半导体材料、P-型半导体材料、或本征(i型)半导体材料。低掺杂区域9a*的厚度T在数十纳米到数十微米之间。第二区域7a*为低电阻区域，它位于低掺杂区域9a*之外。低电阻区域7a*含有至少一导电材料，其电阻率低于低掺杂区域9a*。导电材料的例子包括高掺杂的半导体材料(如N+型半导体材料、P+型半导体材料、或金属掺杂的半导体材料)和金属材料(如金属、金属化合物等)。低掺杂区域9a*的存在能降低存储元1aa的反向漏电流和提高反向击穿电压；低电阻区域7a*能降低水平地址线8a的电阻、缩短3D-MV的读写时间。
与图1E中的现有技术不同，存储元1aa中的低掺杂区域9a*位于存储井2a外。相应地，存储井2a的直径D等于竖直地址线4a的直径、两倍编程膜6a的厚度t之和，即D＝d+2t。因此，存储井2a的直径D比图1E中现有技术的直径更小。
图3AA-图3AB显示双区域3D-MV存储元的第一实施例。在该实施例中，竖直地址线4a含有P+型半导体材料或金属材料；水平地址线8a的低掺杂区域9a*含有至少一N-型(或i型)半导体材料，低电阻区域7a*含有至少一N+型半导体材料(图3AA)。相应地，竖直地址线4a与二极管14的阳极耦合，水平地址线8a与二极管14的阴极耦合(图3AB)。
图3BA-图3BB显示双区域3D-MV存储元的第二实施例。在该实施例中，竖直地址线4a含有N+型半导体材料；水平地址线8a的低掺杂区域9a*含有至少一N-型(或i型)半导体材料，低电阻区域7a*含有至少一P+型半导体材料或金属材料(图3BA)。相应地，竖直地址线4a与二极管14的阴极耦合，水平地址线8a与二极管14的阳极耦合(图3BB)。
图4A-图4B披露了双区域3D-MV 30的整体结构。图4A显示其水平地址线8a。存储井2a-2h穿透水平地址线8a。在存储井2a-2h中，其侧壁被编程膜6a-6h覆盖。在存储井6a-6h外面，低掺杂区域9a*-9h*环绕存储井2a-2h。在低掺杂区域9a*-9h*之外的水平地址线8a为低电阻区域7a*。
图4B显示双区域3D-MV 30的两个相邻存储元1aa、1ab。每个存储元具有图2中显示的结构。在两个存储元1aa、1ab之间有一低电阻区域7a*。存储元1aa、1ab之间的间隔S等于两倍低掺杂区域9a*、9b*的厚度T与低电阻区域7a*的厚度T`之和，即S＝2T+T`。由于低掺杂区域9a*、9b*的厚度T在数十纳米到数十微米之间，该实施例的间隔S较大。
为了使存储井的间距更近，本发明还提出一种共享型3D-MV。共享型3D-MV是双区域3D-MV的进一步改进，其低掺杂区域被多个存储元共享。在下图中，图5A-6D披露了第一种共享型3D-MV；图7A-7CB披露了第二种共享型3D-MV；图8A-图8D披露了更多几种实施例。
图5A-图5CB表示第一种共享型3D-MV 20。该共享型3D-MV 20含有多个垂直堆叠的水平地址线8a-8h、多个穿透水平地址线的存储井2a-2d、覆盖存储井侧壁的编程膜6a-6d、以及多条形成在存储井2a-2d中的竖直地址线4a-4d(图5A)。共享型3D-MV含有至少两个分区：第一低掺杂分区9和第二低电阻分区7。位于低掺杂分区9中的所有地址线8a-8h含有至少一低掺杂半导体材料，而位于低电阻分区7中的所有地址线8a-8h含有至少一低电阻材料。相应地，地址线8a-8h含有两个区域：第一低掺杂区域9a-9h和第二低电阻区域7a-7h。
对于每条水平地址线(如8a)，其低掺杂区域9a被存储元1aa、1ab、1ae、1ef共享(图5B)。存储元1aa、1ab、1ae、1ef形成在低掺杂区域9a与竖直地址线4a、4b、4e、4f的交叉处，其反向漏电流较低，故它们被称为低漏电存储元。存储元1ac、1ag形成在低电阻区域7a与竖直地址线1c、1g的交叉处，其反向漏电流较高，故它们被称为高漏电存储元。此外，低电阻区域7a中的导电材料在水平地址线8a中形成一导电网络。它提供一低电阻电流通路，以减少读写时间并降低编程电压。
图5CA是采用图3AA-图3AB中存储元对应的存储阵列20a之电路图。空心三角形(如1aa)代表低漏电存储元，实心三角形(如1ac)代表高漏电存储元。如图3AB所示，竖直地址线4a-4h与存储元1aa-1ah…中二极管14的阳极耦合，其作用为字线；水平地址线8a-8h与存储元1aa-1ah…中二极管14的阴极耦合，其作用为位线。在读过程中，读电压VR加在一竖直地址线(字线，如4a)上，其它竖直地址线(字线)4b-4h接地。通过监控水平地址线(位线)8a-8h上的电压变化，存储在存储元1aa-1ha中的信息被读出。在该实施例中，水平地址线(位线)8a-8h与读出放大器(在该图中未画出)耦合。
图5CB是采用图3BA-图3BB中存储元对应的存储阵列20a之电路图。如图3BB所示，竖直地址线4a-4h与存储元1aa-1ah…中二极管14的阴极耦合，其作用为位线；水平地址线8a-8h与存储元1aa-1ah…中二极管14的阳极耦合，其作用为字线。在读过程中，读电压VR加在一水平地址线(字线，如8a)上，其它水平地址线(字线)8b-8h接地。通过监控竖直地址线(位线)4a-4h上的电压变化，存储在存储元1aa-1ah中的信息被读出。在该实施例中，竖直地址线(位线)4a-4h与读出放大器(在该图中未画出)耦合。
注意到，共享型3D-MV 20有别于传统存储器。在传统存储器中，所有未编程存储元(如状态’0’)具有相似的物理结构；存储同一数码信息(即处于同一数码状态，如状态’1’)的已编程存储元具有相似的电气特性。而在共享型3D-MV 20中，即使低漏电存储元(如1aa)和高漏电存储元(如1ac)处于同一数码状态(如状态’1’)，它们仍具有不同的电气特性：高漏电存储元(如状态’1’)1aa的电阻小于低漏电存储元(如状态’1’)1ac；低漏电存储元(如状态’1’)1aa的电阻小于未编程存储元(如状态’0’)。
图6A-图6D表示制造第一种共享型3D-MV 20的四个工艺步骤。制造衬底电路0K的工艺步骤被专业人士熟知，在此不再赘述。当衬底电路0K的顶部被平面化之后，在其上淀积第一层低掺杂膜12a。该低掺杂膜12a厚度在5纳米到200纳米之间，它可以是N-型掺杂、P-型掺杂、或未掺杂(本征半导体)。然后，在低掺杂膜12a上淀积第一层绝缘膜5a。该绝缘膜5a厚度在5纳米到200纳米之间，它可以是氧化硅、氮化硅、或其组合。重复上述步骤，直到形成所有的低掺杂膜12a-12h和绝缘膜5a-5g(图6A)。
在形成了所有的低掺杂膜12a-12h后，进行第一光刻步骤。光刻胶(为简便计，在图6B中光刻胶未画出)遮挡低掺杂分区9，但暴露低电阻分区7。然后进行离子注入。掺杂的离子包括N+离子、P+离子、或金属离子。在离子注入后，低掺杂膜12a-12h中区域7a-7h成为高掺杂区域，其电阻率较低(图6B)。
之后，进行第二光刻步骤，刻蚀低掺杂膜12a-12h以形成多条水平地址线8a-8h及关联结构(图6C)。然后，进行第三光刻步骤，刻蚀低掺杂膜12a-12h以形成多个穿透所有水平地址线8a-8h的存储井2a-2d(图6D)。最后，在存储井2a-2d的侧壁上覆盖编程膜6a-6d，并填充导体材料以形成竖直地址线4a-4d(图5A)。上述工艺步骤与传统3D-NAND的工艺步骤相似。它们被熟悉本专业的人士所熟知，在此不再赘述。整体说来，共享型3D-MV 20具有结构简单等优点，它仅需要简单的工艺流程。
在共享型3D-MV 20的一种制造过程中，低掺杂膜12a-12h和绝缘膜5a-5g可以不被打断地、连续淀积形成(图6A)。这些膜可以在一个淀积设备中形成。由于在淀积过程中没有非淀积步骤(如光刻步骤)，故不需要将晶圆从淀积设备中取出。加上这些淀积步骤不影响平面化，虽然本图中只画出了八层低掺杂膜，在实际制造过程中可以形成数十到数百层低掺杂膜。换句话说，共享型3D-MV 20可以含有数十到数百层的水平地址线。对于上述制造过程，水平地址线8a-8h中的低电阻区域7a-7h通过一次离子注入步骤形成。
在共享型3D-MV 20的另一种制造过程中，低电阻区域7a-7h单独形成(为简便计，在图6A-图6D中未画出)。比如说，在形成第一低掺杂膜12a后，进行光刻、并对区域7a离子注入或进行金属硅化(silicidation)以降低其电阻率。之后，在形成第一绝缘层5a和第二低掺杂膜12b后，进行另一光刻、并对区域7b离子注入或进行金属硅化以降低其电阻率。上述步骤可对其它低掺杂膜12c-12h重复。该做法的好处是：不同低掺杂膜(如12a、12b)可以在不同位置形成低电阻区域(如7a、7b)，这些低电阻区域(如7a、7b)不必重合。
图7A-图7CB表示第二种共享型3D-MV 20。它与图5A-图5CB相似，唯一不同的是在低电阻分区7中不形成存储元。水平地址线(如8a)中的低电阻区域(如7a)为完整的，它没有被存储井穿透。这在图7CA和图7CB中更清晰地表示。存储阵列20a仅含低漏电存储元1ac、1ab、1ad-1hf、1ah等(由空心三角形表示)，而不含任何高漏电存储元(由实心三角形表示)。由于存储阵列20a不再含有高漏电存储元，该共享型3D-MV 20的读写性能会更加稳定。
虽然共享型3D-MV 20的存储阵列20a同时含有低漏电存储元1aa-1ha…和高漏电存储元1ac-1hc…，只要高漏电存储元1ac-1hc…的数量远少于低漏电存储元1aa-1ha…，共享型3D-MV 20的读写性能不会受到影响。相应地，本发明在图8A-图8D中披露了多种共享型3D-MV的实施例。在这些图中，每个黑点代表一个存储井。为简便计，存储井的具体结构没有画出。
图8A中的实施例对应于图5A-图5CB。低漏电存储元2x形成在低掺杂区域9a，高漏电存储元2y形成在低电阻区域7a。低漏电存储元2x和高漏电存储元2y具有相同的面积密度。只要低掺杂区域9a的面积大于低电阻区域7a，该实施例能正常工作。在图8A的实施例中，低掺杂区域9a为长方形。在图8B的实施例中，低掺杂区域9a为六边形。对于熟悉本专业的人士来说，低掺杂区域9a也可以采用其它几何图形。在图8C的实施例中，低漏电存储元2x的面积密度与图8A相同，但是高漏电存储元2y的面积密度小于图8A。与图8A比较，较少的高漏电存储元2y可提高共享型3D-MV 20的读写性能。图8D中的实施例对应于图7A-图7CB。在低掺杂区域7a和竖直地址线的交叉处没有形成存储井或存储元。由于仅低掺杂区域含有存储元、而低电阻区域不含有存储元，因此存储阵列20a仅含有低漏电存储元2x、而不含有高漏电存储元。这能进一步提高共享型3D-MV 20的读写性能。
应该了解，在不远离本发明的精神和范围的前提下，可以对本发明的形式和细节进行改动，这并不妨碍它们应用本发明的精神。因此，除了根据附加的权利要求书的精神，本发明不应受到任何限制。

Claims (7)

1.一种三维纵向存储器(3D-MV)，其特征在于含有：
一半导体衬底(0)；
处于所述半导体衬底(0)之上的多层水平地址线(8a-8h)；
穿透所述多层水平地址线(8a-8h)的多个存储井(2a-2d)；
覆盖所述多个存储井(2a-2d)侧壁的多个编程膜(6a-6d)；
形成在所述多个存储井(2a-2d)中的多条竖直地址线(4a-4d)；
所述多层水平地址线(8a-8h)中每层水平地址线含有至少一第一区域(9a)和一第二区域(7a)，所述第一区域(9a)的面积大于所述第二区域(7a)；
所述第一区域(9a)为一连续的低掺杂区域并被所述多个存储井(2a-2d)中的至少两个存储井(2a,2b)共享，所述至少两个存储井(2a,2b)均穿透所述第一区域(9a)，所述第二区域(7a)位于所述第一区域(9a)之外并与所述第一区域(9a)接触，所述第二区域(7a)的电阻率比所述第一区域(9a)小；
所述至少两个存储井(2a,2b)中的每条竖直地址线与所述第一区域(9a)、所述第二区域(7a)构成一个二极管(14)。
2.根据权利要求1所述的存储器，其特征还在于：所述第一区域(9a)含有一低掺杂的半导体材料。
3.根据权利要求1所述的存储器，其特征还在于：所述第二区域(7a)含有一高掺杂的半导体材料。
4.根据权利要求1所述的存储器，其特征还在于：所述第二区域(7a)含有一金属材料。
5.根据权利要求1所述的存储器，其特征还在于：至少一个存储井(2c)穿透所述第二区域(7a)。
6.根据权利要求1所述的存储器，其特征还在于：没有存储井穿透所述第二区域(7a)。
7.根据权利要求1所述的存储器，其特征还在于含有：多个形成在所述水平地址线(8a-8h)和所述竖直地址线(4a-4d)之交叉处的存储元(1aa-1ah)，所述第一区域(9a)中存储元的面积密度大于所述第二区域(7a)。
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