KR100887297B1 - 주파수 합성을 위한 방법 및 장치 - Google Patents

주파수 합성을 위한 방법 및 장치 Download PDF

Info

Publication number
KR100887297B1
KR100887297B1 KR1020077007477A KR20077007477A KR100887297B1 KR 100887297 B1 KR100887297 B1 KR 100887297B1 KR 1020077007477 A KR1020077007477 A KR 1020077007477A KR 20077007477 A KR20077007477 A KR 20077007477A KR 100887297 B1 KR100887297 B1 KR 100887297B1
Authority
KR
South Korea
Prior art keywords
signal
phase
delay
shifted clock
clock signals
Prior art date
Application number
KR1020077007477A
Other languages
English (en)
Other versions
KR20070062536A (ko
Inventor
마뉴엘 피. 쥬니어 카바토
죠셉 에이 샤라스카
파울 에이치. 가이루스
Original Assignee
모토로라 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모토로라 인코포레이티드 filed Critical 모토로라 인코포레이티드
Publication of KR20070062536A publication Critical patent/KR20070062536A/ko
Application granted granted Critical
Publication of KR100887297B1 publication Critical patent/KR100887297B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
    • H03K5/15026—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages
    • H03K5/1504—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H03K2005/00032—Dc control of switching transistors

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)

Abstract

DPC(200)는: 주파수원(20); 클록 신호를 수신하여 다수의 위상 시프된 클록 신호들을 발생시키는 지연-로크 루프(220); 합성 신호를 위한 원하는 주파수를 식별하는 입력 신호를 수신하는 DPS(282) 및 DAC(284)를 갖는 제어 장치(280); 다수의 위상 시프트된 클록 신호들을 수신하며, 상기 위상 시프트된 클록 신호들의 시퀀스를 선택하고 코스(coarse) 합성 신호를 출력하는 선택 회로(270); 상기 코스 합성 신호를 수신하기 위하여 상기 선택 회로에 결합되는 제1 입력 및 파인 튜닝 조정 신호를 수신하여 상기 코스 합성 신호를 수정함으로써 실질적으로 원하는 주파수를 갖는 상기 합성 신호(292)를 발생시키도록 상기 제어 장치에 결합되는 제2 입력을 갖는 가변 지연 셀(290)을 포함한다. 상기 DPC는 자신을 캘리브레이트하는 트레이닝 장치를 더 포함한다.
Figure R1020077007477
제어 장치, 선택 회로, 가변 지연 셀, 지연-로크 루프, 주파수원

Description

주파수 합성을 위한 방법 및 장치{Method and apparatus for frequency synthesis}
본 발명은 일반적으로 주파수 합성에 관한 것으로서, 특히 가변 지연 셀을 이용하여 파인 주파수 선택(fine frequency selection)을 가능하게 하는 디지털-위상 변환기에 관한 것이다.
다수의 장치들, 예를 들어, 휴대용 장치들과 같은 모바일 애플리케이션들은 동작을 위하여 주파수 합성기의 이용을 필요로 한다. 하나의 이러한 주파수 합성기는 지연-로크 루프(DLL)를 갖는 디지털-위상 변환기(DPC)를 포함한다. 도1은 원하는 주파수(Fout)의 출력 신호(82)를 발생시키는 종래 기술의 DPC(10) 구성의 블록도를 도시한다. DPC(10)는 Fclk의 주파수를 갖는 클록 신호(22)를 발생시키는 고정 주파수원(20)을 포함한다. DPC(10)는 N개의 조정가능한 지연 소자들(D1 내지 DN)을 갖는 1차 지연선(32)과, DLL(30)용 안정화 회로를 구성하는 위상 검출기(40), 전하 펌프(50) 및 저역통과 필터(60)를 포함하는 지연-로크 루프(30); 다수의 지연 소자들(도시되지 않음)을 각각 포함하는 다수의 캐스케이드 지연선들(70)(예를 들어, 지연선들(DL0 내지 DL(N-1)); 예를 들어 멀티플렉서(또한 본원에서 "MUX"라 칭함) 일 수 있는 선택 회로(80); 및 예를 들어 디지털-위상 시퀀서(DPS)와 같은 디지털 제어 장치(90)를 포함한다.
동작시에, 지연선(32)은 입력으로의 클록 신호(22)를 수신하고 나서 복수의 츨력들에서 시간 지연된(또는 위상 시프트된) 클록 신호들의 세트를 발생시킨다. 시간 지연들은 케스케이드로 접속되고 원하는 DPC 구현에 의존하여 예를 들어 인버터 게이트들, 전송선 게이트들 등일 수 있는 지연 소자들(D1 내지 DN)에 의해 발생된다. 게다가, 통상적으로 제1 지연 소자(D1)의 입력인 지연선 상의 제1 지점에서의 신호 및 통상적으로 N번째 지연 소자(DN)의 출력인 지연선 상의 제2 지점에서의 신호 간의 전체 시간 지연은 지연선(32)으로 입력되는 제어 신호, 예를 들어, 바이어스 전압(Vtune)에 의해 제어된다. 이 전체 지연은 예를 들어 클록 신호(22)의 1 기간인 파장(즉, 360°), 클록 신호(22)의 1/2 기간인 1/2 파장(즉, 180°) 또는 특정 애플리케이션을 위하여 필요로 되는 어떤 지연일 수 있다. 이상적으로, 각 지연 소자는 지연 소자들의 총수 (즉, N개)로 나뉘어진 지연 소자(DN)의 출력을 통해서 지연 소자(D1)의 입력으로부터 총 지연과 동일한 지연 소자 출력에서 시간 지연으로 입력 파형을 복제할 것이다.
각 지연 소자(D1-D(N-1))는 복수의 지연선들(70)의 각 지연선(DL)의 입력에 각각 접속되는 출력 탭(T1-T(N-1))을 갖는다. 게다가, 탭(T0)은 지연 소자(D1)의 입력 및 지연선(DL0)의 입력 간에 접속된다. 각 지연 소자(D1-D(N-1))는 클록 신호(22)의 전파를 지연시키고 대응하는 각 출력 탭(T1-T(N-1)) 상에서 대응하는 위 상-시프트된 클록 신호를 출력한다. 따라서, 지연 소자들(D1-D(N-1))에 의해 출력되는 N-1개의 위상-시프트된 클록 신호들은 출력 탭들(T1-T(N-1))을 통해서 탭(T0)상에 출력되는(즉, 제로 시간 지연) 클록 신호(22)와 함께 캐스케이드된 지연선(DL1 내지 DL(N-1))의 입력들에 공급된다.
동작 동안 안정성을 보장하기 위하여, DPC(10)는 통상적으로 소스(20)로부터 클록 신호(22) 및 지연선(32)으로부터 위상-시프트된 클록 신호를 수신하도록 접속되는 위상 검출기(40)를 포함하는데, 상기 위상-시프트된 클록 신호는 이 경우에 지연 소자(DN)의 출력에서의 신호이다. 위상 검출기(40)는 클록 신호(22) 및 위상-시프트된 클록 신호 간의 위상 차를 미리 결정된 원하는 위상 시프트와 비교하고 전하 펌프에 이 비교 결과의 함수인 에러 신호를 출력한다.
전하 펌프(50)는 저역통과 필터(60) 상에 대응하는 전하를 예치(deposit)하며, 그 후, 이 필터는 DLL(30)의 동작 동안 즉, 지연선(32)을 통한 총 지연이 원하는 지연이 될 때까지 위상-시프트된 클록 신호 및 클록 신호(22) 간의 위상 관계를 유지하는 방식으로 바이어스 전압(Vtune)을 조정하도록 지연선(32)에 공급되는 DLL 튜닝 신호로 에러 신호를 변환시킨다. DLL(300)이 안정되면, MUX(80)는 원하는 출력 주파수(Fout)에서 출력 신호(82)를 제공하기 위하여 한번에 하나씩 위상-시프트된 클록 신호들의 시퀀스를 MUX(80)의 출력에 연결하도록 DPS(90)의 제어하에서 종래 방식으로 동작된다.
고속 어큐뮬레이터(accumulator)는 통상적으로, 합성된 출력 클록(82)의 원 하는 출력 에지용 적절한 지연 경로를 선택하기 위하여 디지털 입력(92)이 원하는 주파수를 프로그램하도록 사용되고 디지털 출력(94)이 MUX(80)에 의해 사용되는 DPS(90)의 코어로서 사용된다. 따라서, DPS(10)는 코스 지연 선택 및 파인 지연 선택을 제공한다. 코스 지연은 1차 지연선(32)의 지연 소자들에 의해 제공되고 파인 지연은 코스 지연 소자들 각각의 출력들 후에 캐스케이드된 바람직하게 수동인 지연 라인들(70)의 어레이에 의해 제공된다. 이 구현방식의 최종 결과는 입력 기준 클록의 이상적으로 1기간에 걸쳐서 적시에 지연되는 다수의 클록 에지들을 발생시킨다.
이들 에지 시간들은 지연 경로의 각 지연 소자의 누산 지연에 기초하여 양자화된다. DPS 출력을 적절하게 디코딩함으로써, 입력 기준 클록과 상이한 주파수를 가진 클록을 합성할 수 있다. DPC(10)의 의사 수행은 DPC(10)에 포함되는 지연 소자들의 수와 역으로 관련된다는 것이 공지되어 있다. 따라서, 특정 애플리케이션들을 위한 의사 요건들을 얻기 위하여, 수천개의 지연 소자들 또는 양자화 단계들이 필요로 된다. 그러나, 이는 구현방식에서 문제들이 있다.
예를 들어, 필요로 되는 지연 소자들의 수에 따라서, 모든 지연 소자들을 단일 집적 회로로 통합시킬 수 없을 수 있다. 게다가, 능동 지연 셀 방식이 사용되면, 이는 전체 전류 드레인에 부정적인 영향을 미친다. 그럼에도 불구하고, 수동 지연 셀(예를 들어, 전송선) 방식이 사용되면, DPC의 수행성능이 오정합 또는 로딩으로 인해 공정 변화(이는 단조성(monotonicity)에 부정적인 영향을 미칠 수 있다)에 매우 민감하게 되어 수행성능을 손실이 발생한다. 게다가, 수동 지연 소자 방식 은 장차의 IC 기술들에 적합하지 않다. 이는 특정 공정을 위하여 설계된 주파수 합성기가 합성기의 수행성능을 최대화하기 위하여 이 공정을 위하여 설계된 구성요소들을 갖기 때문이다. 이는 이들 공정들을 위한 수행성능을 최대화하기 위하여 각 부가적이며 대안적인 공정을 위하여 재설계된 주파수 합성기를 필요로 할 것이다.
따라서, 종래 공지된 주파수 합성기들에 필적되는 정확하고 의사적인 수행성능을 성취하기 위하여 상당히 적은 수의 지연 소자들을 이용하는 주파수 합성을 위한 방법 및 장치가 필요로 된다.
본 발명의 바람직한 실시예가 첨부 도면과 관련하여 예로서 설명된다.
도1은 종래 기술의 디지털-위상 변환기의 블록도.
도2는 본 발명의 실시예를 따른 디지털-위상 변환기의 블록도.
도3은 원하는 주파수를 갖는 합성된 출력 신호를 발생시키기 위하여 본 발명의 실시예를 따른 방법의 순서도.
도4는 도2의 디지털-위상 변환기에 사용될 수 있는 가변 지연 셀의 실시예의 개요도.
도5는 본 발명의 실시예를 따른 코스 지연 선택과 파인 지연 튜닝을 입증하는 도4의 가변 지연 셀을 위한 타이밍 도 및 전달 함수.
도6은 본 발명의 실시예를 따른 트레이닝 시퀀스(training sequence)를 수행하기 위한 시간 기준을 발생시키는 2개의 지연선들 및 대응하는 타이밍 도.
도7은 본 발명의 실시예를 따른 도5의 전달 함수에 적용되는 트레이닝 함수를 도시한 도면.
도8은 본 발명의 실시예를 따라서 트레이닝 시퀀스를 수행하는 장치를 포함하는 디지털-위상 변환기의 블록도.
도9는 본 발명의 실시예를 따라서 트레이닝 시퀀스를 수행하기 위한 방법의 순서도.
도10은 트레이닝 시퀀스를 수행하기 위한 장치를 포함하는 본 발명의 또 다른 실시예를 따른 디지털-위상 변환기의 블록도.
도11은 본 발명의 실시예를 따른 배타적이거나 주파수 더블링(frequency doubling)을 입증하는 한 세트의 타이밍도.
본 발명이 많은 다양한 형태들의 실시예들로 행해질 수 있지만, 도시되고 설명된 특정 실시예들로 본 발명을 제한 하는 것이 아니라 제공된 설명은 본 발명의 원리들의 예로서 간주되어야 한다는 이해하에서 도면들에 도시되고 본원에 상세한 특정 실시예들이 서술되었다. 게다가, 본원에 사용된 용어들 및 단어들은 제한하려는 것이 아니라 단지 설명하기 위한 것이다. 도시를 간결하고 명확하게 하기 위하여, 도면들에 도시된 소자들은 원래 크기대로 도시될 필요가 없다는 것을 인지할 것이다. 예를 들어, 일부 소자들의 치수들은 상대적으로 확대된다. 게다가, 적절하다라고 간주되면, 참조 번호들은 대응하는 소자들을 나타내기 위하여 도면들에서 반복된다.
도2는 원하는 주파수(Fout)에서 합성된 출력 신호(292)를 발생시키기 위하여 본 발명을 따른 DPC(200)의 블록도를 도시한다. DPC(200)는 Fclk의 주파수를 갖는 클록 신호(212)를 제공하기 위한 고정 주파수원(210)을 포함한다. DPC(200)는: N개의 조정가능한 지연 소자들(D1 내지 DN)을 갖는 지연선을 포함하고 또한 이상적으로 위상 검출기(240), 전하 펌프(250), 및 저역통과 필터(260)를 갖는 안정화 회로를 선택적으로 포함할 수 있는 DLL(220); 예를 들어 멀티플렉서일 수 있는 선택 회로(270); 적절한 처리 장치이고 이상적으로 디지털-위상 시퀀서(282) 및 디지털-아날로그 변환기(DAC)(284)를 포함하는 제어 장치(280); 및 가변 지연 셀(290)를 더 포함한다.
동작시에, 지연선(230)은 입력으로 클록 신호(212)를 수신하고 나서 복수의 츨력들에서 시간 지연된 클록 신호들의 세트를 발생시킨다. 시간 지연들은 원하는 DLL(220) 구현방식에 따라서 직렬로 접속되고, 예를 들어, 인버터 게이트들, 전송선 게이트들 등일 수 있는 지연 소자들(D1 내지 DN)에 의해 발생된다. 게다가, 통상적으로 제1 지연 소자(D1)의 입력인, 지연선상의 제1 지점에서 신호 및 통상적으로 N번째 지연 소자(DN)의 출력인, 지연선상의 제2 지점에서 신호 간의 전체 시간 지연은 지연선(230)으로 입력되는 제어 신호, 예를 들어, 바이어스 전압(Vtune)에 의해 제어된다. 이 전체 지연은 예를 들어 클록 신호(22)의 1 기간인 파장(즉, 360°), 클록 신호(22)의 1/2 기간인 1/2 파장(즉, 180°) 또는 특정 애플리케이션을 위하여 필요로 되는 어떤 지연일 수 있다. 이상적으로, 전체 지연은 클록 신호기의 1 기간이다. 게다가, 이상적으로 각 지연 소자는 지연 소자들의 총수 (즉, N개)로 나뉘어진 지연 소자(DN)의 출력을 통해서 지연 소자(D1)의 입력으로부터 총 지연과 동일한 지연 소자 출력에서 시간 지연으로 입력 파형을 복제할 것이다.
지연 소자들(D1 내지 D(N-1)) 각각은 MUX(270)의 입력에 각각 접속되는 출력 탭(T1 내지 T(N-1))을 갖는다. 게다가, 탭(TO)은 클록 신호(212)를 공급하기 위하여 MUX(270) 및 지연 소자(D1)의 입력 간에 접속된다. 각 지연 소자(D1-D(N-1))는 클록 신호(212)의 전파를 지연시키고 대응하는 출력 탭(T1-T(N-1)) 각각 상에 대응하는 위상-시프트된 클록 신호를 출력한다. 따라서, 지연 소자들(D1-D(N-1))에 의해 출력되는 N-1개의 위상-시프트된 클록 신호들은 출력 탭들(T1-T(N-1))을 통해서 탭(T0)상에 출력되는(즉, 제로 시간 지연) 클록 신호(212)와 함께 MUX(270)의 입력들에 공급된다. 본 실시예에서, 탭들(0 내지 N-1)은 출력탭들로서 사용된다. 그러나, 당업자는 탭들(1 내지 N)이 대안적으로 본 발명을 벗어남이 없이 출력 탭들로서 사용될 수 있다는 것을 인지할 것이다.
DLL(220)의 안정화 회로를 포함하는 위상 검출기(240), 전하 펌프(250), 및 저역 통과 필터(260)는 지연선 상의 2 지점들간에서 실질적으로 미리 결정된 원하는 위상으로 지연선(230)을 안정화시키는 기능을 한다. 지연선은 이상적으로, 특정 애플리케이션에 따라서 출력(292)에서 수용가능한 의사 레벨에 대응하는 원하는 위상 시프트의 범위 내에서 안정화된다.
따라서, 위상 검출기(240)는 통상적으로, 주파수원(210)으로부터 클록 신호(212)와 지연선(230)으로부터 위상-시프트된 클록 신호를 수신하도록 연결되는 데, 이 경우에, 위상 시프트된 클록신호는 지연 소자(DN)의 출력에서의 신호이다. 위상 검출기(240)는 클록 신호(212) 및 위상-시프트된 클록 신호 간의 위상 차를 미리 결정된 원하는 위상 시프트와 비교하여 전하 펌프로 이 비교 결과의 함수인 에러 신호를 출력한다. 당업자는 위상 검출기(240)가 지연선상의 임의의 2 지점들에서의 신호들 간의 위상 차와 미리 결정된 원하는 위상 시프트와 비교하여 대응하는 에러 신호를 출력하도록 구성될 수 있다는 것을 인지하여야 한다. 전하 펌프(250)는 저역통과 필터(260) 상에 대응하는 전하를 예치하며, 그 후, 이 필터는 DLL(220)의 동작 동안 즉, 지연선을 통한 총 지연이 실질적으로 원하는 지연이 될 때까지 위상-시프트된 클록 신호 및 클록 신호(212) 간의 위상 관계를 유지하는 방식으로 바이어스 전압(Vtune)을 조정하도록 지연선(230)에 공급되는 DLL 튜닝 신호로 에러 신호를 변환시킨다.
DLL(220)이 안정되면, MUX(270)는 선택된 위상-시프트된 클록 신호들의 시퀀스에 기초하여 다수의 코스 클록 에지들을 포함하는 코스 합성 신호(272)를 발생시키도록 MUX(270)의 출력에 탭들(T0-T(N-1))에서의 위상-시프트된 클록 신호들의 시퀀스를 한번에 하나씩 연결하도록 제어 장치(280)의 제어 하에서 동작된다. 가변 지연셀(290)은 또한 특정 애플리케이션에 따라서 실질적으로 원하는 주파수, 즉 DPC(200)의 출력에서 수용가능한 의사 레벨에 대응하는 허용오차(tolerance) 내에 있는 주파수를 갖는 파인 합성된 출력 신호(292)를 발생시키기 위하여 다수의 코스 클록 에지들의 적어도 일부의 지연을 수정함으로써 이 코스 합성 신호를 수정 또는 "파인 튜닝(fine tune)" 시키도록 제어 장치(280)의 제어하에서 동작된다.
도3은 실질적으로 원하는 주파수를 갖는 합성된 출력 신호를 발생시키기 위하여 본 발명의 실시예를 따른 방법의 순서도를 도시한다. 이 방법은 예를 들어 도2의 DPC에서 사용될 수 있다. 단계(300)에서, 원하는 주파수(Fout)를 식별하는 입력 신호(즉, 이상적으로 디지털)는 일반적으로 DPC(200)(예를 들어 DPC(200)를 하우징하는 장치 내에 있는 디지털 신호 처리기 또는 이외 다른 마이크로프로세서) 외부에 있는 소스에 의해 제어 장치(280)로 제공되고 이상적으로 DPS(282)로 수신된다. 예를 들어, 고속 어큐뮬레이터는 코스 선택 신호(286) 및 대응하는 파인 튜닝 조정 신호(288)를 이상적으로 기준 클록의 매 클록 에지마다 1회 발생(310)시키기 위한 DPS(282)의 코어로서 사용될 수 있다. 코스 선택 신호는 예를 들어 룩업테이블에 저장되고 작동중인 제어 장치에 의해 계산되는 다수의 디지털 워드들에 기초하여 발생될 수 있다. 파인 튜닝 조정 신호는 이상적으로, 예를 들어 제어 장치(280)에 포함되고 이상적으로 후술되는 트레이닝 시퀀스 동안 결정되는 메모리 장치에 저장된 다수의 캘리브레이션 값들(calibration values)에 기초하여 발생된다.
코스 선택 신호(286)는 (320)에서 로딩되고 MUX(270)에 의해 사용되어 적절한 출력 탭을 선택(340)하여, 코스 합성 신호(272)(즉, 코스 클록 에지(272))를 가변 지연 셀(290)에 제공한다. 이 코스 클록 에지는 이상적으로 출력 합성 신호를 위한 원하는 클록 에지에 가능한 근접하여 선택된다. 그 후, 가변 지연 셀(290)은 제어 장치(280)로부터 대응하는 파인 튜닝 조정 신호(289)의 제어 하에서 코스 클록 에지(272)를 파인 튜닝시켜(330) 파인 합성된 출력 신호(292)(즉, 이상적으로 실제 원하는 출력 클록 에지인 출력 클록 에지)를 발생시킨다. 그 후, 이 방법은 합성된 출력 신호(292)가 실질적으로 원하는 주파수(Fout)인 주파수에서 발생되는 클록 에지들을 나타내는 값들의 시퀀스를 가지면서 발생되도록 다음 기준 클록 사이클로 계속(350)된다. 따라서, 각 클록 에지들의 누산은 입력 기준 클록 주파수와 다른 주파수일 수 있는 합성된 클록이 된다.
도4는 외부에서 조정가능한 바이어스 제어(Vdd)로 DPC(200), 즉, CMOS 버퍼에 사용될 수 있는 가변 지연 셀(400)의 실시예의 개요도를 도시한다. 가변 지연 셀(400)은 도4에 도시된 구성에 결합된 2개의 P-형 트랜지스터들(410 및 420)(즉, P1 및 P2) 및 4개의 N-형 트랜지스터들(430, 440, 450, 및 460)(즉, N1, N2, N3, 및 N4)을 포함하는 이상적으로 다수의 CMOS 트랜지스터들을 포함한다. 이 실시예에서, 신호(272)는 Vin에서 가변 지연셀에 공급될 전압값을 위하여 제공된다. 파인 조정 신호(289)는 마찬가지로 VTune에서 가변 지연셀에 공급될 전압을 위하여 제공되고, 이 결과의 출력은 또한 Vout에서 가변 지연 셀에 의해 발생되고 신호(292)에 대응하는 전압이다. 입증된 가변 지연 셀이 아날로그 입력들을 필요로 하기 때문에, 도2에 도시된 DPC의 실시예는 이상적으로는 DPS(282)로부터의 디지털 파인 튜닝 조정값(288)을 가변 지연셀에 의해 사용되는 아날로그 신호(289)로 변환시키도록 DAC(284)를 포함한다.
당업자는 가변 지연셀(400)이 통상적이고 도2에 사용된 가변 지연 셀의 부가적인 실시예들이 구현될 수 있다는 것을 인지할 것이다. 예를 들어, DAC를 사용하는 대신에 또 다른 실시예에서, 디지털 파인 튜닝 조정 값을 파인 튜닝 조정 신호로 변환시키는 적절한 회로가 가변 지연 셀에 포함될 수 있다.
도5는 소망의 에지 시간을 발생시키기 위하여 적절한 코스 선택 신호 및 파인 튜닝 조정 신호를 발생시키는 DPS의 공정을 도시한 것이다. 통상적인 가변 지연 셀(예를 들어, 가변 지연셀(400))을 위한 전달 함수(500)가 도5에 도시되고 파형들(510, 520, 530, 및 540)은 지연선(230) 내의 4개의 연속적인 지연 소자들의 가변하는 량에서 지연된 클록 신호를 표시한다. 입력 기준 클록 신호(212)의 각 클록 사이클에서, DPS는 이상적으로는 원하는 출력 클록 에지(예를 들어, 위상 시프트된 클록 신호(510 또는 520)로부터의 클록 에지)에 가장근접한 MUX 출력에서 코스 클록 에지(272)를 발생시키는 탭 출력을 MUX(270)가 선택하도록 하는 코스 선택 신호를 발생시킨다.
DPS는 파인 튜닝 조정값(288)을 동시에 정하고 이 디지털 값이 DAC 공정을 통해서 코스 클록 에지를 지연시키기 위하여 가변 지연 셀에 의해 사용되는 아날로그 신호로 변환됨으로써, 도5에 도시된 바와 같은 원하는 클록 에지에 가능한 근접 되게 한다. DAC 공정의 주요 이점은 지연 양자화 레벨들을 증가시키는 성능이다. 특히, 지연 양자화의 더욱 미세한 레벨들은 DAC에서 비트들의 수를 증가시킴으로써 성취될 수 있다.
임의의 디지털-아날로그 변환 공정에서, 비선형성이 존재한다. 가변 지연 셀 의 비선형 지연 전달 함수(500)가 도4에 도시된다. 이 전달 함수는 통상적으로 광범위의 튜닝 전압들에 걸쳐서 비선형적이다. 이와 같은 비선형성은 의사 수행성능을 감소시킬 것이다. 의사 수행성능을 개선시키기 위하여, 비선형성을 측정하여 이를 보상하는 방법이 필요로 된다. 이 방법 또는 공정을 본원에서 트레이닝이라 칭한다.
임의의 트레이닝 시스템의 가장 중요한 점은 정확한 기준이다. 예를 들어, 상술된 본 발명의 실시예들에서, 트레이닝을 필요로 하는 가변 지연 셀의 도시된 전달 함수(500)는 튜닝 전압 대 시간으로 표현되기 때문에 정확한 시간 기준이 필요로 된다. 정확한 시간 기준은 예를 들어 상이한 수의 지연 소자들을 갖는 제2 DLL을 이용하여 생성될 수 있는데, 여기서 이들 지연 소자들 모두에 걸쳐서 총 지연은 이상적으로 제1 DLL에 대한 것과 동일한 전체 지연이다. 제2 DLL은 이상적으로는 도2의 DLL(220)과 관련하여 상술된 바와 같은 함수이고 이상적으로는 상술된 바와 같은 안정화 회로(위상 검출기, 전하 펌프 및 저역 통과 필터를 포함)를 포함하고 구현방식에 따라서 DLL(220) 보다 많거나 적은 지연 소자들 중 하나를 가질 수 있다.
도6은 예를 들어 도2에 도시된 DPC(200) 내에서 트레이닝 기능을 수행하기 위한 적절한 시간 기준을 생성할 수 있는 방법을 도시한다. 도6에는 N개의 지연 소자들(예를 들어, 지연선(230))을 갖는 N개의 탭 DLL 지연 체인(600) 및 N+1개의 지연 소자들(예를 들어, 제2 지연선)을 갖는 N+1 탭 DLL 지연 체인(610)이 도시된다. 또한, 지연선(600)에 대응하고 지연선(600) 내의 N개의 지연 소자들 중 2개의 소자로부터 통상적인 출력 에지들(622 및 624)을 갖는 타이밍 도(620)가 도시된다. 게다가, 지연선(610)에 대응하고 지연선(610) 내의 N+1 지연 소자들 중 2개의 지연 소자로부터 통상적인 출력 에지들(632 및 634)을 갖는 타이밍 도(630)가 도시된다.
이 구현방식에서, 소자당 지연은 지연선(610)에서 다소 작게될 것이다. 따라서, 지연선(600)이 N개의 지연 소자들을 갖고 지연선(610)이 N+1개의 지연 소자들을 가지면, 이 차동 지연들은 도6에 부가 도시된 바와 같이 1/N(즉, 출력 에지들(632 및 622) 간의 타이밍 차), 2/N(즉, 출력 에지들(634 및 624) 간의 타이밍 차),...,(N-1)/N이 된다. 따라서, 2개의 DLL들이 상이한 수의 지연 소자들을 갖는 목적은 DPC를 캘리브레이트하도록 사용될 수 있는 "룰러(ruler)" 또는 기준을 생성하기 위한 것이다. 이로 인해 발생된 것은 다수의 차동 지연들이며, 각 차동 지연은 공지된 량만큼 증가한다. 그 후, 각 차동 지연은 DPC를 캘리브레이트하도록 사용될 수 있는 표준 시간 측정 단위로서 기능한다.
특히, 각 차동 지연은 일 실시예에서 도7에 도시된 바와 같은 선형 근사화 기술을 이용하여 가변 지연 셀(400)의 비선형 지연 전달 함수(500)를 서브분할하고 DPC를 트레이닝하도록 사용될 수 있다. 트레이닝은 DLL을 동기화시 사용되는 공정과 유사한 공정을 이용함으로써 성취될 수 있다. 예를 들어, N개의 탭 DLL로부터 출력을 선택하며, 이를 가변 지연 셀에 공급하고, 이의 출력을 N+1개의 탭 DLL로부터 출력과 비교함으로써, 가변 지연셀을 튜닝시켜 가변 지연 셀이 2개의 에지들을 일치시키도록 할 수 있다. 2개의 에지들이 일치될 때, 시스템은 도7의 지연 전달 함수 곡선(500)상의 한 지점에 대해서 트레이닝된다.
이 공정은 이상적으로 전달 함수 곡선(500) 상의 다수의 캘리브레이션 지점들을 발생시키기 위하여 제1 지연선에서 지연 소자들의 수와 동일한 횟수(예를 들어, 도6에 도시된 구현방식에서 N번) 반복된다. 트레이닝은 임의의 시간, 예를 들어 트레이닝을 필요로 하는 장치가 파워-업되는 제1 시간에서 수행될 수 있다. 또 다른 실시예에서, 이 장치는 알고리즘에 기초하여 또는 전체 시스템 수행성능을 열화시킬 수 있는 특정 파라미터들에 기초하여 트레이닝 기능을 수행할 수 있다. 이들 파라미터들은 예를 들어 증가된 동작 온도, 감소된 동작 전압, 새롭게 원하는 출력 주파수, 등을 포함할 수 있다.
다른 말로서, 이 제2 DLL를 이용하는 트레이닝은 다수의 지점들에서 가변 지연 셀의 정전류(quiescent current)를 튜닝시키는 것을 포함하여, (지연선(600)으로부터의 탭 출력에 초래되는)가변 지연 셀로부터의 신호의 초기 지연이 지연선(610)으로부터의 대응하는 탭 출력으로부터의 신호의 오프셋 지연을 보상하도록 한다. 트레이닝이 완료되면, 전달 함수 곡선상의 캘리브레이션 지점들의 세트가 결정되고 대응하는 캘리브레이션 값들, 예를 들어, 디지털 워드들은 계산되어 이상적으로 저장될 수 있다. 게다가, 보간 방법은 (예를 들어, DAC의 비트 수에 기초함)DAC 공정에 의해 허용될 수 있는 캘리브레이션 값들의 수에 기초하여 시스템의 전체 위상 에러를 더욱 감소(및 이에 대응하여 의사 수행성능을 개선)시키는 부가적인 캘리브레이션 값들을 계산하도록 캘리브레이션 값들 중 적어도 2개의 값과 함께 사용될 수 있다.
가변 지연 셀을 트레이닝하기 위한 제2 DLL 방식을 사용하는 한 가지 장점은 트레인닝을 위한 장치가 DPC와 동일한 장치, 예를 들어, 통신 장치에 손쉽고 상대적으로 값싸게 통합될 수 있다는 것이다. 이는 DPC를 포함한 장치의 외부에 있는 크고 값비싼 캘리브레이션 장치를 이용할 필요성을 제거하고 캘리브레이션 또는 트레이닝은 예를 들어 상술된 바와 같은 방식으로 필요로 하거나 원할 때 수행될 수 있다. 도8은 트레이닝 장치를 포함하는 도2의 DPC(200)를 실행시키는 DPC(800)의 블록도를 도시한다. 따라서, 도2의 소자들과 동일한 소자들은 이에 따라서 도8에 동일하게 라벨된다. DPC(800)는 N개의 지연 소자들을 갖는 지연선(도시되지 않음)을 갖는 DLL(220); 코스 지연 선택기(또는 멀티플렉서)(270); 바람직하게는 DPS(282) 및 DAC(284)를 포함하는 제어 장치(280); 및 가변 지연 셀(290)을 포함한다. DPC(800)의 이들 소자들은 간결성을 위하여 본원에서 반복되지 않을 도2와 관련하여 상세히 설명된 기능과 동일한 기능을 갖는다. DPC(800)는 트레이닝 장치를 더 포함하는데, 이 트레이닝 장치는 이상적으로: DLL(220)과 구조 및 기능성면에서 동일하지만 상이한 지연 소자들의 수를 갖는 N+1 지연 소자들을 갖는 지연선(도시되지 않음)을 갖는 DLL(810); 코스 지연 선택기(270)와 구조 및 기능성면에서 동일한 코스 지연 선택기(또는 멀티플렉서)(820); 및 위상 검출기(830)를 포함한다.
따라서, DLL(220) 및 DLL(810) 둘 다는 각 지연선의 제1 지연 소자로 입력되는 기준 클록 신호(도시되지 않음)의 1 기간에 고정되는 것이 바람직하다. DLL들(220 및 810)은 또한 이상적으로, 동작 동안 각 DLL들의 안정성을 보장하도록 도2와 관련하여 상술되지만 도8에 도시되지 않은 안정화 회로를 포함하는 부가적인 소자들(예를 들어, 위상 검출기, 전하 펌프 및 저역통과 필터)를 포함한다. 게다 가, 도2와 관련하여 상술된 바와 같이, DLL(220)은 이상적으로, 코스 지연 선택기(270)의 입력으로 N개의 위상 시프트된 클록 신호들을 공급하기 위하여 N개의 출력 탭들(예를 들어, D1의 입력으로부터 DN의 입력까지)을 포함한다. 마찬가지로, DLL(810)은 이상적으로, 코스 지연 선택기(820)의 입력에 N+1개의 위상 시프트된 클록 신호들을 공급하기 위하여 N+1개의 출력 탭들(예를 들어, D1의 입력으로부터 D(N+1)의 입력까지)를 포함한다. 게다가, DLL들(220 및 810) 둘 다는 이상적으로 동일한 전체 지연 예를 들어 클록 신호의 1기간에 로킹된다.
도8로부터 알 수 있는 바와 같이, 트레이닝 장치를 갖는 DPC(800)는 자신에 결합되는 멀티플렉서를 각각 갖는 2개의 DLL들를 갖는다. 각 멀티플렉서(270 및 820)는 제어 장치(280)에 의해 제어되고 이 실시예에서 DPS(282)에 의해 제어된다. 게다가, 트레이닝을 구현하는 본 발명의 이 실시예에서, 시퀀서(282)는 2가지 기능들을 수행한다. 이는 DPC(800)가 실질적으로 원하는 주파수를 갖는 합성 신호(292)를 발생시킬 때 디지털-위상 시퀀서의 기능을 수행한다. 이는 또한 DPC가 캘리브레이팅하기 위하여 트레이닝 기능을 수행할 때 트레이닝 시퀀서(이상적으로 합성 신호(292)가 발생되지 않을 때)로서 기능한다. 트레이닝 동안, 시퀀서(282)는 다음 단계들(이상적으로 미리결정됨)의 시퀀스를 수행하는데, 제1 차동 지연을 발생시키기 위하여 각 멀티플렉서(270 및 280)로 초기 입력들을 제공하는 단계; "로크(lock)" 상태를 나타내기 위하여 위상 검출기를 대기시키는 단계로서, 상기 차동 지연은 실질적으로 제로인, 대기 단계; 및 가변 지연 셀(290)이 각 가능한 차동 지연을 위하여 바람직하게 캘리브레이트될 때까지 다음 지연들을 발생시키도록 각 멀티플렉서(270 및 820)에 다음 입력들을 제공하는 단계의 시퀀스를 수행한다.
도9는 본 발명의 실시예를 따른 트레이닝 시퀀스를 이용하여 DPC(예를 들어 DPC(800))를 트레이닝하기 위한 방법을 도시한 순서도이다. 트레이닝 동안, 시퀀서(282)는 DLL(220)의 탭 출력에 대응하는 선택 신호 및 DLL(810)의 탭 출력에 대응하는 선택 신호(285)를 발생시킨다(910). 바람직하게는, 초기 선택 신호(286)는 DLL(220)의 출력으로부터 출력 탭에 대응하고 초기 선택 신호(285)는 DLL(810)의 D1의 출력으로부터 출력 탭에 대응한다. 단계(920)에서, MUX(270)는 선택 신호(286)를 수신하고 이 선택 신호에 기초하여 대응하는 출력 탭을 선택하여 대응하는 위상-시프트된 클록 신호(272)를 가변 지연 셀(290)로 출력한다. 마찬가지로, MUX(820)는 선택 신호를 수신하고 이 선택 신호에 기초하여 대응하는 출력 탭을 선택하여 대응하는 위상-시프트된 클록 신호(822)(즉, 또한 본원에서 캘리브레이션 신호라 칭함)를 위상 검출기(830)로 출력한다.
위상 검출기(830)는 가변 지연 셀(290)의 출력으로부터 신호(292)의 위상을 캘리브레이션 신호(822)의 위상과 비교하여 2개의 위상들간의 차, 즉 위상차 또는 차동 지연을 나타내는 위상 에러 신호(832)를 출력한다. 이 위상 에러 신호에 기초하여, DPS는 단계(930)에서 캘리브레이션 신호(822)의 위상을 향하여 신호(292)의 위상을 수정하도록 가변 지연 셀(290)에 의해 사용되는 아날로그 차동 신호(289)로 DAC(284)에 의해 변환되는 디지털 차동값(288)을 발생시킨다. 위상 검출기가 가변 지연 셀(290)이 2개의 위상들을 실질적으로 일치시키도록 한다는 것을 나타내는 이상 에러 신호(832)를 발생시킬 때까지 이 가변 지연 셀(290)은 신호(292)의 위상을 계속 수정하여, 위상차(940)는 실질적으로 존재하지 않게 되는데, 즉 가변 지연 셀은 튜닝된다.
제로 위상차의 이 지점은 또한 가변 지연 셀(290)을 위한 전달 함수 곡선상의 캘리브레이션 포인트에 대응한다. 게다가, 캘리브레이션 지점은 이상적으로 신호(292)의 위상을 캘리브레이션 신호(822)의 위상과 실질적으로 동일하게 되도록 하는데 필요로 되는 파인 튜닝 조정 신호에 대응하는 디지털 워드인 캘리브레이션 값을 계산(950) 하기 위하여 제어 장치에 의해 사용될 수 있다. 캘리브레이션 값은 예를 들어 랜덤 액세스 메모리와 같은 메모리 장치에 저장(950)될 수 있다. 메모리 장치(840)는 선택적으로, 예를 들어, DPS(282)의 부분에 이상적으로 결합되거나 이 부분으로서 통합되는 제어 장치(280)에 포함될 수 있다.
그 후, 시퀀서는 다음 차동 지연에 대응하는 다음 선택 신호들을 발생시키고 가변 지연셀은 이 차동 지연에 대해서 캘리브레이팅된다. 이 공정은 가변 지연셀이 이상적으로 각각 가능한 차동 지연(960, 970)에 대해서 캘리브레이팅될 때까지 반복되어, 지연 셀을 위한 전달 함수 곡선이 N개의 캘리브레이션 지점들을 가지면서 발생되도록 한다. 캘리브레이션 값들은 마찬가지로 메모리 장치(840)에 저장될 수 있는 이들 캘리브레이션 지점들 각각에 기초하여 발생될 수 있다. 제어 장치(280)는 보간 방법 또는 알고리즘, 예를 들어, 선형 보간, 쿼드러틱 보간(quadratic interpolation), 등을 수행하여 이미 결정된 것들 중 적어도 2개로부터 부가적인 캘리브레이션 값들을 계산한다. 이들 보간된 캘리브레이션 값들은 또한, 이상적으로 메모리에 저장된다.
상술된 바와 같이, DPC의 의사 성능은 DAC의 비트들의 수에 기초하여 가능한 캘리브레이션 값들의 수와 관련된다. 따라서, 도8에 도시된 본 발명의 실시예의 아키텍쳐를 이용하면, 8개의 비트 DAC 및 32개의 탭 DAC를 이용하여 80dB 의사 수행성능을 초과할 수 있는데, 이는 32*28 또는 (8192) 가능한 지연 조합들을 산출한다. 10개의 비트 DAC 및 32개의 탭 DLL은 92dB보다 양호한 의상 수행성능에 대응하는 32*210(또는 32768) 가능한 지연 조합들을 산출한다.
본 발명의 또 다른 실시예는 주파수 승산기이다. 부가적인 가변 지연 셀들, 대응하는 DAC들, 및 일부 조합 논리를 이용하면, DPC의 또 다른 실시예가 구현될 수 있는데, 이는 부분적으로 부가된 부가적인 가변 지연 셀들의 수에 기초하여 기준 클록 신호의 주파수보다 높은 주파수를 갖는 신호들을 합성할 수 있다. 도10은 본 발명의 또 다른 실시예를 따른 DPC(1000), 즉 주파수 더블러를 도시한다. DPC(1000)는 DPC(800)의 모든 소자들을 포함하고 이들 소자들은 동일하게 라벨링된다. 따라서, DPC(1000)는: N개의 지연 소자들을 갖는 지연선(도시되지 않음)을 갖는 DLL(220); 코스 지연 선택기(또는 멀티플렉서)(270); 바람직하게는 DPS(282) 및 DAC(284)를 포함하는 제어 장치(280);가변 지연 셀(290); 및 이상적으로 N+1개의 지연 소자들을 갖는 지연선(도시되지 않음)을 지닌 DLL(810), 코스 지연 선택기(또는 멀티플렉서)(820), 위상 검출기(830), 및 메모리 장치(840)를 포함하는 트레이닝 장치를 포함한다. DPC(1000)의 이들 소자들은 간결성을 위하여 본원에서 반복되지 않는 도8과 관련하여 상세히 설명된 동일한 기능을 갖는다.
부가적인 주파수 더블링 기능을 실행하기 위하여, DPC(1000)는 또한: 이상적으로 가변 지연 셀(290)에 동일한 제2 가변 지연 셀(1020); DPS(282) 및 가변 지연 셀(1020)의 입력 간에 결합된 제2 DAC(1010); 및 가변 지연 셀(290 및 1020) 둘 다의 출력들에 결합되는 논리 장치(1030)를 포함한다. 이 실시예에서, 로직 장치(1030)는 배타적 or (XOR) 논리 장치이지만, 당업자는 논리 장치(103)가 실질적으로 원하는 출력 주파수를 갖는 합성 신호를 발생시키기 위하여 가변 지연 셀들의 출력 신호들을 결합시키는데 필요한 임의의 적절한 논리 장치일 수 있다는 것을 인지할 것이다. 부가적인 가변 지연 셀은 또한 도10에 점선으로 도시된 바와 같은 트레이닝 장치에 결합되어, 필요시 캘리브레이팅될 수 있다. 가변 지연 셀(1020)을 위한 대응하는 캘리브레이션 값들의 세트는 또한 메모리(840)에 저장될 수 있다. 대안적으로, DPC는 가변 지연 셀(1020)을 위한 파인 튜닝 조정 신호를 발생시키기 위하여 가변 지연 셀(290)을 위하여 저장된 캘리브레이션 값들을 이용할 수 있다.
동작시, DPS(282)는 코스 지연 선택기(270)가 위상-시프트된 클록 신호들의 대응하는 제2 시퀀스를 선택하여 대응하는 제2 코스 합성 신호(274)를 가변 지연 셀(1020)로 출력하도록 하는 제2 코스 선택 신호(1002)를 발생시킨다. DPS(282)는 또한 아날로그 파인 튜닝 조정 신호(283)로 DAC(1010)에 의해 변환되는 디지털 파인 튜닝 조정 값(281)을 발생시킨다. 그 후, 가변 지연 셀(1020)은 제2 합성 신호(1022)를 발생시키기 위하여 신호(283)의 함수로서 신호(274)를 수정한다. 그 후, 신호들(292 및 1022)은 XOR(1030)을 이용하여 결합되어 실질적으로 원하는 주파수를 갖는 결합된 출력 합성 신호(1032)를 발생시킨다. 가변 지연 셀들(290 및 1020)의 출력들(292 및 1022)의 이 XOR 기능은 2개의 신호들의 상태들의 차들을 나타내는 출력(1032)를 산출한다. 도11에 도시된 바와 같이, 이는 가변 지연 셀(290)의 매 출력 펄스마다 2개의 출력 펄스들이 되어, 근본적으로 출력 주파수를 더블링하고 DPC(1000)의 동작 범위를 더블링한다.
단지 하나의 부가적인 가변 지연 소자 및 하나의 부가적인 DAC가 도10에 도시되어 DPC의 주파수 출력 범위를 더블링한다. 당업자는 DPC의 주파수 출력 범위를 더욱 증가시키기 위하여 부가적인 가변 지연 소자들 및 대응하는 DAC가 도10과 관련하여 설명된 방식과 유사한 방식으로 DPC에 포함될 수 있다는 것을 인지할 것이다. 이 범위가 증가되는 정도는 사용되는 부가적인 소자들의 수에 비례한다.
본 발명이 특정 실시예들과 관련하여 설명되었지만, 부가적인 장점들 및 수정들을 당업자가 용이하게 행할 수 있다. 그러므로, 본 발명은 넓은 의미에서 특정 상세사항들, 대표적인 장치 및 도시되고 설명된 예시적인 예들로 제한되지 않는다. 각종 변경들, 수정들 및 변화들은 상술된 바와 관련하여 당업자에게 명백할 것이다. 따라서, 본 발명이 상술된 설명으로 제한되지 않고 첨부된 청구범위의 원리 및 범위에 따라서 모든 이와 같은 변경들, 수정들 및 변화들을 포함한다는 것을 이해하여야 한다.

Claims (10)

  1. 디지털-위상 변환기(Digital-to-Phase Converter; DPC)에 있어서,
    제1 주파수를 갖는 클록 신호를 제공하는 주파수원;
    제1 복수의 위상-시프트된 클록 신호들을 발생시키기 위하여 상기 클록 신호를 수신하도록 구성되는 적어도 제1 지연-로크 루프(delay-locked loop)로서, 각 위상-시프트된 클록 신호는 실질적으로 제1 주파수를 갖고 상기 클록 신호에 대해서 그리고 상기 제1 복수의 위상-시프트된 클록 신호들에서 다른 위상-시프트된 클록 신호들에 대해서 동위상으로(in phase) 시프트되는, 상기 제1 지연-로크 루프;
    상기 주파수원에 결합되고 합성 신호를 위하여 원하는 주파수를 식별하는 입력 신호를 수신하도록 구성되는 제어 장치;
    상기 제1 복수의 위상-시프트된 클록 신호들을 수신하고 상기 제1 복수의 위상-시프트된 클록 신호들에서 상기 위상-시프트된 클록 신호들의 적어도 하나의 시퀀스를 한번에 하나씩 그리고 제어 장치의 제어하에서 선택하고 각 시퀀스에 기초하여 대응하는 코스 합성 신호(coarse synthesized signal)를 출력하는 적어도 제1 선택 회로; 및
    상기 대응하는 코스 합성 신호를 수신하기 위하여 상기 선택 회로에 결합되는 제1 입력 및 상기 제어 장치에 결합되는 제2 입력을 갖는 적어도 제1 가변 지연 셀을 포함하며, 상기 제어 장치는 제1 파인 합성 신호(fine synthesized signal)를 상기 제1 가변 지연 셀의 출력에서 발생하기 위해 복수의 상이한 지연량들을 이용하여 상기 대응하는 코스 합성 신호를 수정하도록 상기 제1 가변 지연 셀에 의해 사용되는 적어도 하나의 파인 튜닝 조정 신호(fine tune adjustment signal)를 더 발생시키는, 디지털-위상 변환기.
  2. 제1항에 있어서, 상기 제어 장치는:
    상기 제1 선택 회로 및 상기 주파수원에 결합되는 디지털-위상 시퀀서(Digital-Phase Sequencer; DPS); 및
    상기 DPS 및 상기 적어도 제1 가변 지연 셀 간에 결합되어, 적어도 제1 디지털 파인 튜닝 조정 값을 수신하고 상기 적어도 제1 가변 지연 셀에 의해 사용하기 위하여 이를 적어도 제1 아날로그 파인 튜닝 조정 신호로 변환하는 적어도 제1 디지털-아날로그 변환기(DAC)를 포함하는, 디지털-위상 변환기.
  3. 제1항에 있어서,
    상기 제어 장치 및 상기 적어도 제1 가변 지연 셀에 결합되어, 상기 적어도 하나의 파인 튜닝 조정 신호를 발생시키기 위하여 상기 제어 장치에 의해 더 사용되는 캘리브레이션 값들의 적어도 하나의 세트를 발생시키도록 사용되는 적어도 하나의 캘리브레이션 신호를 발생시키는 트레이닝 장치(trainning apparatus); 및,
    상기 제어 장치에 포함되어 상기 캘리브레이션 값들의 적어도 하나의 세트를 저장하는 메모리 장치를 더 포함하는, 디지털-위상 변환기.
  4. 제3항에 있어서, 상기 제1 지연-로크 루프는 제1 수의 지연 셀들을 포함하고, 상기 트레이닝 장치는:
    제2 수의 지연셀들을 갖고 제2 복수의 위상-시프트된 클록 신호들을 발생시키기 위하여 상기 클록 신호를 수신하도록 구성되는 제2 지연-로크 루프로서, 각 위상-시프트된 클록 신호는 실질적으로 제1 주파수를 갖고 상기 클록 신호에 대해서 그리고 상기 제2 복수의 위상-시프트된 클록 신호들에서 다른 위상-시프트된 클록 신호들에 대해서 동위상으로 시프트되는, 상기 제2 지연-로크 루프;
    상기 제2 복수의 위상-시프트된 클록 신호들을 수신하고 제2 선택 회로의 출력에서 상기 적어도 하나의 캘리브레이션 신호를 상기 제어 장치의 제어 하에서 출력하는 상기 제2 선택 회로; 및,
    상기 제1 가변 지연 셀의 출력 및 상기 제2 선택 회로의 출력에 결합되어, 상기 캘리브레이션 값들의 적어도 하나의 세트를 발생시키는데 사용하기 위하여 적어도 하나의 위상 에러 신호를 상기 제어 장치에 제공함에 있어 상기 적어도 하나의 캘리브레이션 신호를 이용하는 위상 검출기를 포함하는, 디지털-위상 변환기.
  5. 합성 신호를 발생시키는 방법에 있어서,
    제1 주파수를 갖는 클록 신호를 수신하는 단계;
    합성 신호를 위해 원하는 주파수를 식별하는 입력 신호를 수신하는 단계;
    제1 복수의 위상-시프트된 클록 신호들로부터 위상-시프트된 클록 신호들의 적어도 하나의 시퀀스를 선택하도록 하고 상기 적어도 하나의 시퀀스에 기초하여 적어도 하나의 코스 합성 신호를 출력시키기 위해 적어도 하나의 코스 선택 신호를 발생시키는 단계로서, 각 위상-시프트된 클록 신호는 실질적으로 제1 주파수를 갖고 상기 클록 신호에 대해서 그리고 상기 제1 복수의 위상-시프트된 클록 신호들에서 다른 위상-시프트된 클록 신호들에 대해서 동위상으로 시프트되는, 상기 발생시키는 단계; 및,
    제1 파인 합성 신호를 발생시키기 위해 복수의 상이한 지연량들을 사용하여 상기 코스 합성 신호를 수정하도록 가변 지연 셀을 제어하는 적어도 제1 파인 조정 신호를 발생시키는 단계를 포함하는, 합성 신호 발생 방법.
  6. 제5항에 있어서, 상기 제1 파인 합성 신호는 실질적으로 상기 원하는 주파수를 갖는, 합성 신호 발생 방법.
  7. 제5항에 있어서, 제2 파인 합성 신호를 발생시키는 단계; 및,
    실질적으로 상기 원하는 주파수를 갖는 조합된 합성 신호를 발생시키도록 상기 제1 및 제2 파인 합성 신호를 조합시키는 단계를 더 포함하는, 합성 신호 발생 방법.
  8. 제5항에 있어서, 상기 적어도 제1 파인 합성 신호가 발생되지 않을 때에 트레이닝 시퀀스를 수행하는 단계를 더 포함하며, 상기 트레이닝 시퀀스는:
    상기 제1 복수의 위상 시프트된 클록 신호들로부터 적어도 하나의 제1 위상-시프트된 클록 신호를 선택하여 제1 위상을 갖는 출력 신호를 발생시키는데 사용되도록 하기 위해 제1 선택 신호를 발생시키는 단계;
    제2 복수의 위상-시프트된 클록 신호들로부터 적어도 하나의 제2 위상-시프트된 클록 신호를 선택하여 제2 위상을 갖는 캘리브레이션 신호를 발생시키는데 사용되도록 하기 위해 제2 선택 신호를 발생시키는 단계로서, 각 위상-시프트된 클록 신호는 실질적으로 제1 주파수를 갖고 상기 클록 신호에 대해서 그리고 상기 제2 복수의 위상-시프트된 클록 신호들에서 다른 위상-시프트된 클록 신호들에 대해서 동위상으로 시프트되는, 제2 선택 신호를 발생시키는 단계;
    상기 제1 위상이 상기 제2 위상과 실질적으로 동일할 때까지 상기 제1 위상을 수정하는데 사용되고, 캘리브레이션 지점을 나타내는, 상기 제1 및 제2 위상 간의 차에 기초하여 차동 신호를 발생시키는 단계; 및,
    각 캘리브레이션 지점에 대응하는 캘리브레이션 값을 발생시키는 단계를 포함하는, 합성 신호 발생 방법.
  9. 제8항에 있어서, 각 캘리브레이션 값은 상기 제1 위상이 실질적으로 상기 제2 위상과 동일하도록 하는데 필요로 되는 파인 튜닝 조정 신호에 대응하는 디지털 값인, 합성 신호 발생 방법.
  10. 제8항에 있어서, 적어도 2개의 발생된 캘리브레이션 값들로부터 적어도 하나의 부가적인 캘리브레이션 값을 계산하는 단계를 더 포함하며, 상기 적어도 하나의 부가적인 캘리브레이션 값은 보간(interpolation)을 이용하여 계산되는, 합성 신호 발생 방법.
KR1020077007477A 2004-09-30 2005-09-12 주파수 합성을 위한 방법 및 장치 KR100887297B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/955,469 US7202719B2 (en) 2004-09-30 2004-09-30 Method and apparatus for frequency synthesis
US10/955,469 2004-09-30
PCT/US2005/032542 WO2006039093A1 (en) 2004-09-30 2005-09-12 Method and apparatus for frequency synthesis

Publications (2)

Publication Number Publication Date
KR20070062536A KR20070062536A (ko) 2007-06-15
KR100887297B1 true KR100887297B1 (ko) 2009-03-06

Family

ID=36098333

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077007477A KR100887297B1 (ko) 2004-09-30 2005-09-12 주파수 합성을 위한 방법 및 장치

Country Status (7)

Country Link
US (1) US7202719B2 (ko)
EP (1) EP1810397A4 (ko)
JP (1) JP2008515341A (ko)
KR (1) KR100887297B1 (ko)
CN (1) CN101032075A (ko)
MX (1) MX2007003745A (ko)
WO (1) WO2006039093A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9847870B2 (en) 2015-08-13 2017-12-19 Samsung Electronics Co., Ltd. Semiconductor device and communication system including the same

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050076202A (ko) * 2004-01-20 2005-07-26 삼성전자주식회사 지연 신호 발생 회로 및 이를 포함한 메모리 시스템
US20090184741A1 (en) * 2004-09-21 2009-07-23 Masakatsu Suda Delay lock loop circuit, phase lock loop circuit, timing generator, semiconductor tester and semiconductor integrated circuit
US7227395B1 (en) * 2005-02-09 2007-06-05 Altera Corporation High-performance memory interface circuit architecture
DE102005008151B4 (de) * 2005-02-23 2008-02-28 Infineon Technologies Ag DLL-Schaltkreis zum Bereitstellen einer einstellbaren Phasenbeziehung zu einem periodischen Eingangssignal
US7519888B2 (en) 2005-09-12 2009-04-14 Virage Logic Corporation Input-output device testing
US7616036B1 (en) 2005-09-12 2009-11-10 Virage Logic Corporation Programmable strobe and clock generator
US20070121624A1 (en) * 2005-11-30 2007-05-31 Kimbrough Mahlon D Method and system of network clock generation with multiple phase locked loops
US7439787B2 (en) * 2006-07-27 2008-10-21 Freescale Semiconductor, Inc. Methods and apparatus for a digital pulse width modulator using multiple delay locked loops
KR100870037B1 (ko) * 2006-10-26 2008-11-24 삼성전자주식회사 테스트가 용이한 반도체 장치, 반도체 장치 테스트 방법,반도체 장치 테스트를 위한 테스트 클럭 생성 방법 및 장치
US8204166B2 (en) * 2007-10-08 2012-06-19 Freescale Semiconductor, Inc. Clock circuit with clock transfer capability and method
JPWO2009110172A1 (ja) * 2008-03-04 2011-07-14 パナソニック株式会社 時間デジタル変換器、デジタルｐｌｌ周波数シンセサイザ、送受信装置、受信装置
US7570093B1 (en) * 2008-03-17 2009-08-04 Himax Technologies Limited Delay-locked loop and a delay-locked loop detector
US8289086B2 (en) 2008-04-02 2012-10-16 Qualcomm Atheros, Inc. Fractional and integer PLL architectures
JP5579373B2 (ja) * 2008-05-22 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル Ｄｌｌ回路
US8134396B2 (en) * 2009-02-24 2012-03-13 Infineon Technologies Ag Dynamic element matching for delay lines
KR20100099545A (ko) * 2009-03-03 2010-09-13 삼성전자주식회사 지연동기회로 및 그를 포함하는 반도체 메모리 장치
US8044742B2 (en) 2009-03-11 2011-10-25 Qualcomm Incorporated Wideband phase modulator
TWI378646B (en) * 2009-09-14 2012-12-01 Sunplus Technology Co Ltd Frequency synthesis system with self-calibrated loop stability and bandwidth
US8588720B2 (en) * 2009-12-15 2013-11-19 Qualcomm Incorproated Signal decimation techniques
US8253457B2 (en) * 2010-11-15 2012-08-28 Texas Instruments Incorporated Delay locked loop with delay programmability
US8310291B2 (en) 2010-11-17 2012-11-13 Apple Inc. DLL having a different training interval during a voltage change
US8766682B2 (en) * 2012-01-24 2014-07-01 Voxtel, Inc. Method and device for measuring duration of a time interval
US9000858B2 (en) 2012-04-25 2015-04-07 Qualcomm Incorporated Ultra-wide band frequency modulator
KR102083499B1 (ko) * 2013-01-18 2020-03-02 삼성전자 주식회사 다이나믹 주파수 스케일링 처리 방법 및 이를 적용한 집적 회로
DE102013114367B4 (de) * 2013-12-18 2017-02-02 Intel IP Corporation Eine Schaltung, ein Verfahren und ein Synthesizer für das Generieren eines synthetisierten Signals mit einer wählbaren Frequenz
US9385737B1 (en) 2014-12-11 2016-07-05 Maxin Integrated Products, Inc. Adaptive correction of interleaving errors in time-interleaved analog-to-digital converters
US9319058B1 (en) * 2015-02-10 2016-04-19 Maxim Integrated Products, Inc. Interleaving error correction and adaptive sample frequency hopping for time-interleaved analog-to-digital converters
EP3304743A4 (en) * 2015-06-03 2019-01-16 Marvell World Trade Ltd. DELAY CONTROL LOOP
US9407273B1 (en) * 2015-06-04 2016-08-02 Intel Corporation Digital delay-locked loop (DLL) training
US10530323B2 (en) * 2017-06-22 2020-01-07 Huawei Technologies Co., Ltd. Methods and apparatus of adjusting delays of signals
US10594309B2 (en) * 2018-07-02 2020-03-17 Apple Inc. Phase modulation systems and methods
US10305498B1 (en) * 2018-09-28 2019-05-28 Cadence Design Systems, Inc. Frequency and phase measurement circuit
CN111505378B (zh) * 2019-01-31 2022-07-19 睿宽智能科技有限公司 相位检测方法及其相位检测电路
US20210312972A1 (en) * 2021-06-16 2021-10-07 Arvind A. Kumar Apparatus, system and method to detect and improve an input clock performance of a memory device
CN114253346B (zh) * 2021-12-09 2024-09-24 杭州长川科技股份有限公司 时序信号发生器及其校准系统和方法
CN118138022B (zh) * 2024-05-10 2024-07-05 深圳市电科星拓科技有限公司 一种带相位校准的时钟信号传输电路和芯片

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6353649B1 (en) * 2000-06-02 2002-03-05 Motorola, Inc. Time interpolating direct digital synthesizer
US20030058004A1 (en) * 2001-09-24 2003-03-27 Stengel Robert E. Method and apparatus for direct digital synthesis of frequency signals
US6794913B1 (en) 2003-05-29 2004-09-21 Motorola, Inc. Delay locked loop with digital to phase converter compensation

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2658015B1 (fr) * 1990-02-06 1994-07-29 Bull Sa Circuit verrouille en phase et multiplieur de frequence en resultant.
JPH0798617A (ja) * 1993-05-20 1995-04-11 Hitachi Ltd クロック生成回路およびバスシステム
US6469493B1 (en) * 1995-08-01 2002-10-22 Teradyne, Inc. Low cost CMOS tester with edge rate compensation
JP3442924B2 (ja) * 1996-04-01 2003-09-02 株式会社東芝 周波数逓倍回路
JP3688392B2 (ja) * 1996-05-31 2005-08-24 三菱電機株式会社 波形整形装置およびクロック供給装置
US5963074A (en) * 1997-06-18 1999-10-05 Credence Systems Corporation Programmable delay circuit having calibratable delays
JPH11163690A (ja) * 1997-11-26 1999-06-18 Toshiba Corp 周波数逓倍回路
US6104223A (en) * 1998-01-30 2000-08-15 Credence Systems Corporation Calibratable programmable phase shifter
US6100735A (en) * 1998-11-19 2000-08-08 Centillium Communications, Inc. Segmented dual delay-locked loop for precise variable-phase clock generation
JP3380206B2 (ja) * 1999-03-31 2003-02-24 沖電気工業株式会社 内部クロック発生回路
CA2270516C (en) * 1999-04-30 2009-11-17 Mosaid Technologies Incorporated Frequency-doubling delay locked loop
US6269060B1 (en) * 1999-09-09 2001-07-31 Ian E. Harvey Programmable write signal generator
JP3647364B2 (ja) * 2000-07-21 2005-05-11 Ｎｅｃエレクトロニクス株式会社 クロック制御方法及び回路
FR2817981B1 (fr) * 2000-12-07 2003-02-14 Bull Sa Circuit multiplieur de fronts
US6510191B2 (en) * 2001-02-09 2003-01-21 Motorola, Inc. Direct digital synthesizer based on delay line with sorted taps
US6628154B2 (en) * 2001-07-31 2003-09-30 Cypress Semiconductor Corp. Digitally controlled analog delay locked loop (DLL)
US7154978B2 (en) * 2001-11-02 2006-12-26 Motorola, Inc. Cascaded delay locked loop circuit
US6812760B1 (en) * 2003-07-02 2004-11-02 Micron Technology, Inc. System and method for comparison and compensation of delay variations between fine delay and coarse delay circuits

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6353649B1 (en) * 2000-06-02 2002-03-05 Motorola, Inc. Time interpolating direct digital synthesizer
US20030058004A1 (en) * 2001-09-24 2003-03-27 Stengel Robert E. Method and apparatus for direct digital synthesis of frequency signals
US6794913B1 (en) 2003-05-29 2004-09-21 Motorola, Inc. Delay locked loop with digital to phase converter compensation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9847870B2 (en) 2015-08-13 2017-12-19 Samsung Electronics Co., Ltd. Semiconductor device and communication system including the same

Also Published As

Publication number Publication date
KR20070062536A (ko) 2007-06-15
EP1810397A1 (en) 2007-07-25
MX2007003745A (es) 2007-05-23
WO2006039093A1 (en) 2006-04-13
EP1810397A4 (en) 2008-11-19
JP2008515341A (ja) 2008-05-08
US20060066368A1 (en) 2006-03-30
US7202719B2 (en) 2007-04-10
CN101032075A (zh) 2007-09-05

Similar Documents

Publication Publication Date Title
KR100887297B1 (ko) 주파수 합성을 위한 방법 및 장치
KR100635248B1 (ko) 캐스케이드 지연 로킹 루프 회로
US6121808A (en) DLL calibrated phase multiplexer and interpolator
US6794913B1 (en) Delay locked loop with digital to phase converter compensation
US5489864A (en) Delay interpolation circuitry
US7078949B2 (en) Analog delay locked loop having duty cycle correction circuit
US6094082A (en) DLL calibrated switched current delay interpolator
US6680634B1 (en) Self calibrating digital delay-locked loop
US9897975B2 (en) Calibration method and apparatus for high TDC resolution
US8237480B2 (en) Clock generation circuit and integrated circuit
US5345186A (en) Retriggered oscillator for jitter-free phase locked loop frequency synthesis
US7102404B2 (en) Interpolator circuit
JP2010021686A (ja) デジタル位相検出器及びデジタル位相同期回路
JP2004171082A (ja) 遅延生成方法及びそれに基づく遅延調整方法、並びにそれらを適用した遅延生成回路，遅延調整回路
US6822488B1 (en) Frequency synthesizer
US20070096787A1 (en) Method for improving the timing resolution of DLL controlled delay lines
KR100679862B1 (ko) 지연고정루프를 이용한 주파수 체배기
KR20060027925A (ko) 주파수 체배기
US7733152B2 (en) Control signal generating circuit enabling value of period of a generated clock signal to be set as the period of a reference signal multiplied or divided by an arbitrary real number
KR101013920B1 (ko) 주파수 체배 시스템 및 그 제어 방법
US7187315B2 (en) Apparatus for digital-analog conversion of a signal
Baronti et al. A high-resolution DLL-based digital-to-time converter for DDS applications
Antonov et al. Open-loop all-digital delay line with on-chip calibration via self-equalizing delays
Lin et al. An 833-MHz 132-phase multiphase clock generator with self-calibration circuits
Rapinoja et al. A 0.3-to-8.5 GHz frequency synthesizer based on digital period synthesis

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130130

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140129

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150129

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20151230

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20161229

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180207

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee