CN104168016B - 一种延迟锁相方法和电路 - Google Patents
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Abstract
本发明提供了一种延迟锁相方法和电路，其中，所述方法包括：将参考时钟信号送到主延迟线进行延迟；对延迟后的所述参考时钟信号进行相位检测；根据相位检测结果，控制所述参考时钟信号经过主延迟线或从延迟线进行延迟锁相。本发明能够在宽动态信号频率范围内实现信号的自动锁定。
Description
技术领域
本发明涉及集成电路领域，尤其涉及一种延迟锁相方法和电路。
背景技术
目前，延迟锁相电路在集成电路领域被广泛使用，主要用于对一些电路中的关键信号，例如时钟信号，产生精确的相移，最终使得信号间的相位关系得到调整，例如待采样的数据和采样信号，从而获得最佳的采样点。已有的发明专利，通过数字或者模拟电路的方式，虽然都实现了延迟锁相的功能，但是均未涉及到如何在宽动态信号频率范围内实现信号自动锁定。
发明内容
本发明的目的是提供一种延迟锁相方法和电路，在宽动态信号频率范围内实现信号的自动锁定。
为了实现上述目的，本发明实施例提供了一种延迟锁相电路，所述电路包括：
主延迟线；
从延迟线；
相位检测电路，用于对经过主延迟线延迟后的参考时钟信号进行相位检测；
控制电路，用于根据所述相位检测结果，控制所述参考时钟信号经过主延迟线或从延迟线进行延迟锁相。
上述的延迟锁相电路，其中，所述主延迟线和从延迟线由多个延迟单元组成。
上述的延迟锁相电路，其中，所述相位检测电路具体为：
确定经过主延迟线进行延迟的所述参考时钟信号延迟的周期数，所述周期数为整周期或半周期。
上述的延迟锁相电路，其中，所述周期数为整周期时，根据经过主延迟线进行延迟的所述参考时钟信号中相邻的正沿相位确定所述相位检测结果；
所述周期数为半周期时，根据经过主延迟线进行延迟的所述参考时钟信号中相邻的负沿相位确定所述相位检测结果。
上述的延迟锁相电路，其中，所述控制电路具体包括：
计算电路，用于根据所述相位检测结果，计算满足延迟条件时的延迟单元的目标个数；
判断电路，用于判断所述主延迟线中的延迟单元个数能否低于所述目标个数；
主控制电路，用于当所述判断结果指示所述主延迟线中的延迟单元个数不低于所述目标个数时，控制所述参考时钟信号经过主延迟线进行延迟锁相，并控制所述主延迟线中处于工作状态的延迟单元个数为所述目标个数；
从控制电路，用于当所述判断结果指示所述主延迟线中的延迟单元个数低于所述目标个数时，控制所述参考时钟信号经过从延迟线进行延迟锁相，所述从延迟线中的处于工作状态的延迟单元个数为预设值。
上述的延迟锁相电路，其中，所述延迟条件具体为延迟单个周期的第一延迟条件。
上述的延迟锁相电路，其中，当所述主延迟线的延迟单元个数不满足延迟所述第一延迟条件时，所述延迟条件具体为延迟半个周期的第二延迟条件。
为了实现上述目的，本发明实施例还提供了一种延迟锁相方法，所述方法包括：
将参考时钟信号送到主延迟线进行延迟；
对延迟后的所述参考时钟信号进行相位检测；
根据相位检测结果，控制所述参考时钟信号经过主延迟线或从延迟线进行延迟锁相。
上述的延迟锁相方法，其中，所述主延迟线和从延迟线由多个延迟单元组成。
上述的延迟锁相方法，其中，所述对延迟后的所述参考时钟信号进行相位检测具体为：
确定经过主延迟线的所述参考时钟信号延迟的周期数，所述周期数为整周期或半周期。
上述的延迟锁相方法，其中，所述周期数为整周期时，根据经过主延迟线进行延迟的所述参考时钟信号中相邻的正沿相位确定所述相位检测结果；
所述周期数为半周期时，根据经过主延迟线进行延迟的所述参考时钟信号中相邻的负沿相位确定所述相位检测结果。
上述的延迟锁相方法，其中，所述根据所述相位检测结果，控制所述参考时钟信号进行主延迟线或从延迟线进行延迟锁相具体为：
根据所述相位检测结果，计算满足延迟条件时的延迟单元的目标个数；
判断所述主延迟线中的延迟单元个数能否低于所述目标个数；
当所述判断结果指示所述主延迟线中的延迟单元个数不低于所述目标个数时，控制所述参考时钟信号经过主延迟线进行延迟锁相，并控制所述主延迟线中处于工作状态的延迟单元个数为所述目标个数；
否则，控制所述参考时钟信号经过从延迟线进行延迟锁相，所述从延迟线中的处于工作状态的延迟单元个数为预设值。
上述的延迟锁相方法，其中，所述延迟条件具体为延迟单个周期的第一延迟条件。
上述的延迟锁相方法，其中，当所述主延迟线的延迟单元个数不满足延迟所述第一延迟条件时，所述延迟条件具体为延迟半个周期的第二延迟条件。
本发明实施例具有相位检测电路，用于对延迟后的参考时钟信号进行相位检测，进一步地，由控制电路根据相位检测结果，在宽动态信号频率范围内，自动控制所述参考时钟信号经过主延迟线或从延迟线进行延迟锁相。
附图说明
图1为本发明实施例提供的延迟锁相电路的结构示意图；
图2为本发明实施例提供的延迟线示意图；
图3为本发明实施例提供的相位检测电路的示意图；
图4为本发明实施例提供的延迟锁相电路优选的结构示意图；
图5为本发明实施例提供的延迟锁相方法的流程示意图。
具体实施方式
为使本发明实施例要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
本发明实施例提供了一种延迟锁相电路，所述电路如图1所示，包括：
主延迟线；
从延迟线；
相位检测电路，用于对经过主延迟线延迟后的参考时钟信号进行相位检测；
控制电路，用于根据所述相位检测结果，控制所述参考时钟信号经过主延迟线或从延迟线进行延迟锁相。
本发明实施例提供的延迟锁相电路，具有一相位检测电路，用于对延迟后的参考时钟信号进行相位检测，进一步地，由延迟锁相电路中的控制电路根据相位检测结果，在宽动态信号频率范围内，自动控制所述参考时钟信号经过主延迟线或从延迟线进行延迟锁相，达到本发明的目的。
上述的延迟锁相电路中，所述主延迟线和从延迟线如图2所示，由多个延迟单元组成。
主延迟线和从延迟线均由若干个延迟单元组成，一般来说，延迟单元的个数是固定的，输入延迟线的信号经过延迟线后，会获取到若干的延迟。延迟单元的电路可以用基本的门电路进行构造，用于产生对参考时钟信号延迟的效果。
上述的延迟锁相电路中，所述相位检测电路具体为：
确定经过主延迟线进行延迟的所述参考时钟信号延迟的周期数，所述周期数为整周期或半周期。
如图3所示，所述周期数为整周期时，根据经过主延迟线进行延迟的所述参考时钟信号中相邻的正沿相位确定所述相位检测结果；
所述周期数为半周期时，根据经过主延迟线进行延迟的所述参考时钟信号中相邻的负沿相位确定所述相位检测结果。
上述的延迟锁相电路中，所述控制电路具体包括：
计算电路，用于根据所述相位检测结果，计算满足延迟条件时的延迟单元的目标个数；
判断电路，用于判断所述主延迟线中的延迟单元个数能否低于所述目标个数；
主控制电路，用于当所述判断结果指示所述主延迟线中的延迟单元个数不低于所述目标个数时，控制所述；
从控制电路，用于当所述判断结果指示所述主延迟线中的延迟单元个数低于所述目标个数时，控制所述参考时钟信号经过从延迟线进行延迟锁相，所述从延迟线中的处于工作状态的延迟单元个数为预设值。
根据相位检测电路获得的相位检测结果，计算足延迟条件时的延迟单元的目标个数，当延迟锁相电路中的主延迟线的延迟能力能够满足延迟条件时，即所述主延迟线中的延迟单元个数不低于所述目标个数时，通过主控制电路，控制参考时钟信号经过主延迟线进行延迟锁相，并且保证所述主延迟线中处于工作状态的延迟单元个数达到目标个数；当延迟锁相电路中的主延迟线的延迟能力不能够满足延迟条件时，就自动控制参考时钟信号经过从延迟线进行延迟锁相，这里可以直接通过预设延迟值（可以通过寄存器提前配置好）给从延迟线。
上述延迟条件具体为延迟单个周期的第一延迟条件。
一般情况下，检测电路会先检测到半个周期对应的延迟单元个数，再检测到一个周期的延迟单元个数。在本发明实施例中，如果参考时钟信号的频率较高，需要的延迟单元较少，优选地，可以获取到满足延迟单个周期的第一延迟条件，但是，如果单个周期的延迟时间超出主延迟线最大的延迟能力时，主延迟线就不再具备单个周期的锁定能力，这个时候可以使用半个周期锁定值。
即，当所述主延迟线的延迟单元个数不满足延迟所述第一延迟条件时，所述延迟条件具体为延迟半个周期的第二延迟条件。
此时，对应的情况时，参考时钟信号频率很低，数据的采样窗口非常大，采样信号可以在很宽的范围对数据进行采样，并不需要在数据的中间位置去采样，因此，我们可以直接通过指定固定的延迟值（可以通过寄存器提前配置好）给从延迟线。即，在延迟半个周期的第二延迟条件不满足时，直接旁路主延迟线，而用预先设定的值去控制从延迟线的延迟。
综合上述过程，本发明实施例还提供了一种优选地延迟锁存电路，如图4所示：
一般参考时钟信号经主延迟线进行延迟，延迟后的参考时钟信号经相位检测电路进行相位检测，检测的结果送主控制电路。主控制电路对主延迟线的延迟进行控制，并判决相位检测的结果，最终计算出单个时钟周期的延迟单元个数，并反馈延迟锁相电路锁定的状态；从控制电路获取到主延迟线提供的信息，如单个周期的延迟单元数、是否需要使用旁路模式延迟码等，从而计算出从延迟线的延迟。在延迟半个周期的第二延迟条件不满足时，直接旁路主延迟线。
为了实现上述目的，本发明实施例还提供了一种延迟锁相方法，所述方法如图5所示，包括：
步骤51，将参考时钟信号送到主延迟线进行延迟；
步骤52，对延迟后的所述参考时钟信号进行相位检测；
步骤53，根据相位检测结果，控制所述参考时钟信号经过主延迟线或从延迟线进行延迟锁相。
上述的延迟锁相方法，其中，所述主延迟线和从延迟线由多个延迟单元组成。
上述的延迟锁相方法，其中，所述对延迟后的所述参考时钟信号进行相位检测具体为：
确定经过主延迟线的所述参考时钟信号延迟的周期数，所述周期数为整周期或半周期。
上述的延迟锁相方法，其中，所述周期数为整周期时，根据经过主延迟线进行延迟的所述参考时钟信号中相邻的正沿相位确定所述相位检测结果；
所述周期数为半周期时，根据经过主延迟线进行延迟的所述参考时钟信号中相邻的负沿相位确定所述相位检测结果。
上述的延迟锁相方法，其中，所述根据所述相位检测结果，控制所述参考时钟信号进行主延迟线或从延迟线进行延迟锁相具体为：
根据所述相位检测结果，计算满足延迟条件时的延迟单元的目标个数；
判断所述主延迟线中的延迟单元个数能否低于所述目标个数；
当所述判断结果指示所述主延迟线中的延迟单元个数不低于所述目标个数时，控制所述参考时钟信号经过主延迟线进行延迟锁相，并控制所述主延迟线中处于工作状态的延迟单元个数为所述目标个数；
否则，控制所述参考时钟信号经过从延迟线进行延迟锁相，所述从延迟线中的处于工作状态的延迟单元个数为预设值。
上述的延迟锁相方法，其中，所述延迟条件具体为延迟单个周期的第一延迟条件。
上述的延迟锁相方法，其中，当所述主延迟线的延迟单元个数不满足延迟所述第一延迟条件时，所述延迟条件具体为延迟半个周期的第二延迟条件。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种延迟锁相电路，其特征在于，所述电路包括：
主延迟线；
从延迟线；
相位检测电路，用于对经过主延迟线延迟后的参考时钟信号进行相位检测；
控制电路，用于根据相位检测结果，控制所述参考时钟信号经过主延迟线或从延迟线进行延迟锁相；
所述主延迟线和从延迟线由多个延迟单元组成；
所述控制电路具体包括：
计算电路，用于根据所述相位检测结果，计算满足延迟条件时的延迟单元的目标个数；
判断电路，用于判断所述主延迟线中的延迟单元个数能否低于所述目标个数；
主控制电路，用于当判断结果指示所述主延迟线中的延迟单元个数不低于所述目标个数时，控制所述参考时钟信号经过主延迟线进行延迟锁相，并控制所述主延迟线中处于工作状态的延迟单元个数为所述目标个数；
从控制电路，用于当所述判断结果指示所述主延迟线中的延迟单元个数低于所述目标个数时，控制所述参考时钟信号经过从延迟线进行延迟锁相，所述从延迟线中的处于工作状态的延迟单元个数为预设值。
2.如权利要求1所述的延迟锁相电路，其特征在于，所述相位检测电路具体为：
确定经过主延迟线进行延迟的所述参考时钟信号延迟的周期数的电路，所述周期数为整周期或半周期。
3.如权利要求2所述的延迟锁相电路，其特征在于，所述周期数为整周期时，根据经过主延迟线进行延迟的所述参考时钟信号中相邻的正沿相位确定所述相位检测结果；
所述周期数为半周期时，根据经过主延迟线进行延迟的所述参考时钟信号中相邻的负沿相位确定所述相位检测结果。
4.如权利要求1所述的延迟锁相电路，其特征在于，所述延迟条件具体为延迟单个周期的第一延迟条件。
5.如权利要求4所述的延迟锁相电路，其特征在于，当所述主延迟线的延迟单元个数不满足延迟所述第一延迟条件时，所述延迟条件具体为延迟半个周期的第二延迟条件。
6.一种延迟锁相方法，其特征在于，所述方法包括：
将参考时钟信号送到主延迟线进行延迟；
对延迟后的所述参考时钟信号进行相位检测；
根据相位检测结果，控制所述参考时钟信号经过主延迟线或从延迟线进行延迟锁相；
所述主延迟线和从延迟线由多个延迟单元组成；
所述根据所述相位检测结果，控制所述参考时钟信号经过主延迟线或从延迟线进行延迟锁相具体为：
根据所述相位检测结果，计算满足延迟条件时的延迟单元的目标个数；
判断所述主延迟线中的延迟单元个数能否低于所述目标个数；
当判断结果指示所述主延迟线中的延迟单元个数不低于所述目标个数时，控制所述参考时钟信号经过主延迟线进行延迟锁相，并控制所述主延迟线中处于工作状态的延迟单元个数为所述目标个数；
否则，控制所述参考时钟信号经过从延迟线进行延迟锁相，所述从延迟线中的处于工作状态的延迟单元个数为预设值。
7.如权利要求6所述的延迟锁相方法，其特征在于，所述对延迟后的所述参考时钟信号进行相位检测具体为：
确定经过主延迟线的所述参考时钟信号延迟的周期数，所述周期数为整周期或半周期。
8.如权利要求7所述的延迟锁相方法，其特征在于，所述周期数为整周期时，根据经过主延迟线进行延迟的所述参考时钟信号中相邻的正沿相位确定所述相位检测结果；
所述周期数为半周期时，根据经过主延迟线进行延迟的所述参考时钟信号中相邻的负沿相位确定所述相位检测结果。
9.如权利要求6所述的延迟锁相方法，其特征在于，所述延迟条件具体为延迟单个周期的第一延迟条件。
10.如权利要求9所述的延迟锁相方法，其特征在于，当所述主延迟线的延迟单元个数不满足延迟所述第一延迟条件时，所述延迟条件具体为延迟半个周期的第二延迟条件。
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