KR20050039727A - 캐스케이드 지연 로킹 루프 회로 - Google Patents

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Abstract

몇몇 실시예들에서 지연 로킹 루프 주파수 동기화기는 1차 지연 라인 소자(24) 및 하나 이상의 2차 지연 소자들(162, 164, 270, 310)을 사용한다. 일 실시예에서, 메인 지연 라인(24)은 패시브 또는 액티브인 2차 지연 소자(162, 164, 270, 310)가 1차 지연 라인(24)의 해상도를 증가시키기 위하여 사용되는 동안 주파수 출력을 거칠게(coarsely) 선택하기 위하여 사용된다. 패시브 실시예에서, 거칠고 미세한 주파수 선택(coarse and fine frequency selection)은 거침 조절을 제공하기 위하여 패시브 2차 지연 소자(310)에 대한 구동 신호로서 메인 지연 라인(24)의 출력 탭으로부터 성분(component)들을 선택하고 미세한 선택을 제공하기 위하여 2차 지연 소자(310)로부터 출력을 선택함으로써 가능하다.

Description

캐스케이드 지연 로킹 루프 회로{Cascaded delay locked loop circuit}
본 발명은 지연 로킹 루프들에 관한 것이다. 특히, 본 발명은 개선된 주파수 해상도(resolution)를 가진 로킹 루프 바탕 주파수 동기화기들을 지연하는 것에 관한 것이다.
지연 로킹 루프(DLL) 동기화기는 무선 전화들(예들들어, 셀방식 전화들), 두개의 방식 무선 트랜스시버들, 무선 전송기들 및 무선 수신기들 같은 많은 전자 디바이스들에서 주파수 동기화기로서 잠재적으로 사용될 수 있다. 상기 동기화기들은 디지탈 대 위상 컨버터들(DPC)이라 때때로 불린다. 그러나, 상기 애플리케이션들에 DLL을 효과적으로 사용하기 위하여, 주파수 출력은 정확하고 비교적 의사 내용이 없어야 한다. 많은 애플리케이션들에서, DLL 아키텍쳐가 노이즈, 및 전력 소모 성능 파라미터를 최적화하도록 설계되는 것은 중요할 수 있다.
많은 다이렉트 디지탈 통합(DDS) 애플리케이션들에서 DLL 기술을 사용하기 위하여, 공지된 기술로 얻을 수 있는 주파수 해상도는 노이즈 제한, 전력 소모 및 추진되는 새로운 파라미터들을 고려할 때 부적당하다.
도 1은 기본 지연 로킹 루프 회로의 예시적인 블록 다이어그램을 도시한 도면.
도 2는 32 스테이지 지연 라인을 가진 DLL에 대한 예시적인 흐름도.
도 3은 본 발명의 일 실시예에 따른 탭 출력들을 선택하기 위한 하나의 알고리즘을 넓게 도시하는 예시적인 흐름도.
도 4는 본 발명의 실시예들에 따른 하나의 예시적인 탭 선택 알고리즘을 도시하는 흐름도.
도 5는 본 발명의 임의의 실시예들에 따른 차동 지연의 예시적인 다이어그램.
도 6은 복수의 캐스케이드 2차 지연 라인들을 가진 메인 지연 라인을 사용하는 DLL 동기화기의 본 발명에 따른 예시적인 실시예를 도시한 도.
도 7은 단일 2차 지연 라인에 입력을 제공하기 위하여 멀티플렉서를 사용하는 캐스케이드 지연 라인 장치를 사용하는 본 발명에 따른 예시적인 실시예를 도시한 도.
도 8은 패시브 2차 지연 소자를 사용하는 본 발명에 따른 예시적인 실시예를 도시한 도.
도 9는 패시브 2차 지연 소자를 조절하기 위한 예시적인 처리를 도시하는 흐름도.
도 10은 본 발명의 일시예에 따른 예시적인 패시브 지연 라인 소자를 도시한 도.
도 11은 패시브 지연 소자들을 글로벌 및 개별적으로 턴온하는 패시브 2차 지연 소자를 사용하는 본 발명에 따른 예시적인 실시예를 도시한
도 12는 본 발명의 다양한 실시예들을 사용하기 위한 윈도우 및 지연 기능들을 통합하기 위한 예시적인 멀티플렉서 변형을 도시한 도.
신규한 것이라 믿어지는 본 발명의 특징들은 특히 첨부된 청구항들에 나타난다. 그러나, 목적들 및 장점들과 함께 구성 및 동작 방법 양쪽에 대한 본 발명 그 자체는 본 발명의 다음 상세한 설명을 참조하여 가장 잘 이해되고, 상기 상세한 설명은 첨부 도면과 관련하여 얻어진 본 발명의 임의의 예시적인 실시예들을 기술한다.
본 발명이 많은 형태의 실시예들에 영향을 받지만, 도면들이 도시되고, 상세한 특정 실시예들에 대한 기술들이 있고, 본 실시예가 본 발명의 기본 실시예로서 고려되고 도시되고 기술된 특정 실시예들로 본 발명을 제한하지 않는 다는 것이 이해된다. 하기 상세한 설명에서, 유사 참조 번호들은 도면들의 몇몇 부분에서 동일하고, 유사하고 대응하는 부분들을 기술하기 위하여 사용된다.
도 1을 참조하면, 기본적인 지연 로킹 루프 회로(20)가 도시된다. 이 회로는 프레드릭 리 마틴에 의한 발명의 명칭이 "디지탈 대 위상 컨버터"(여기서 참조로써 통합됨)인 2000년 8월 7일 출원된 미국특허출원 09/633,705에 발견된 것과 유사하다. 이런 지연 로킹 루프 회로(20)에서, 지연 라인(24)은 각각 입력 및 출력을 가진 복수의 캐스케이드 제어 지연 소자들(32, 34, 36 내지 38)로 만들어진다. 지연 라인(24)에서, 상기 지연 소자들에는 지연부(D)가 각각 제공된다. 상기 지연 라인은 예를 들어 D의 값을 조절하기 위한 전압 제어 지연을 각각 가진 일련의 인버터 버퍼들을 사용하여 실행될 수 있다. 따라서, 지연 라인(24)은 NxD의 전체 지연을 가진다. 지연 라인(24)의 전체 지연은 제어 입력(44)에 인가된 전압(또는 다른 적당한 제어 신호)에 의해 조절된다. 입력(44)에 인가된 적당한 신호는 동시에 지연(NxD)에 전체 조절을 형성하기 위하여 각각의 N개의 지연 소자들(바람직하게 밀접하게 매칭될 수 있음) 각각의 지연을 조절한다. 탭된 출력은 지연 라인(24)의 입력으로부터 만난 지연 소자들의 수에 따라 총 지연 양을 가진 각각의 지연 소자들(32, 34, 36 내지 38)에서 이용할 수 있다.
지연 로킹 루프(20)에서, 클록 신호는 입력(48)에 인가되고, NxD 지연을 만난후, 출력(52)에서 배출된다. 52에서의 출력 및 48에서의 입력은 두개의 입력들 사이의 위상차를 나타내는 출력을 형성하는 위상 검출기(56)에 각각 인가된다. 이 출력은 로우 패스 필터(60)에 의해 필터된다. 상기 로우 패스 필터(60)의 출력은 지연 라인(24)의 조절을 위하여 제어 입력(44)을 구동하여 지연 라인(24)은 입력(48)에 인가된 입력 신호로부터의 예정된 총 지연인 출력을 출력에서 형성하도록 조절된다.
도시된 바와 같이 지연 라인(24)은 도시된 실시예에서 지연 라인의 최종(N번째) 지연 소자의 출력인 출력(52) 및 0번째와 등가인 입력(48)을 가진다. 따라서, 지연 라인(24)은 입력(48) 및 N+1 출력들을 갖는 것으로 생각될 수 있다. 그러나, 입력(48) 및 출력(52)이 도시된 지연 로킹 루프 장치에서 로킹될 때, 상기 입력 및 출력은 동일한 신호(시작후 루프가 로킹을 달성한다)를 필수적으로 구성한다. 따라서, 다른 동일한 실시예들은 본 발명으로부터 벗어나지 않고 0번째 탭 위치 대신 또는 그것에 부가하여 출력(52)을 사용할 수 있다. 일관성을 위하여, 여기에 도시된 모든 실시예들은 위상 비교기에 대한 입력으로서 루프에 의해서만 사용된 N번째 지연 소자의 출력을 가진 탭 출력으로서 0번째 탭을 사용한다. 다른 말로, 현재 실시예는 다이렉트 디지탈 동기화를 위한 출력을 위하여 탭(0 내지 N-1)을 사용하지만, 당업자는 탭들(1 내지 N)을 사용하는 것이 탭들(0 내지 N)을 사용하는 실시예와 완전히 동일하다는 것을 인식할 것이다.
출력 주파수가 입력 기준 클럭 주파수보다 상당히 낮은 임의의 실시예들에서, 지연 로킹 루프의 부분들을 턴오프함으로써 전력 소모를 줄이기 위한 기회가 있다. 이것은 지연 로킹 루프가 몇몇 시간 부분 동안 잠재적으로 개방 루프에서 운행한다는 것을 의미한다. 상기 실시예들에서, 로우 패스 필터(60)는 고정된 동조 전압에서 지연 로킹 루프를 유지할 필요가 있을 때마다 64(지연 라인 24의 전체 지연을 고정한다)에서의 적당한 신호에 응답하여 고정된 값으로 필터(60)의 출력 값을 홀딩하기 위하여 홀드 입력(64)을 사용하여 실행될 수 있다. 상기 홀드 장치는 종래 샘플 및 홀드 회로들(또는 그렇지 않으면)과 유사한 방식으로 실행될 수 있고 상기된 펄스 실시예에서만 필요하다. 홀드 신호는 마이크로제어기 또는 적당한 하드웨어 로직에 의해 형성될 수 있다. 따라서, 일단 로킹되면, 지연들은 시간 주기 동안 고정된 조절 신호를 홀딩함으로써 고정되고 로크를 조절하기 위하여 때때로 턴온될 수 있다.
당업자는 도 1의 지연 로킹 루프(20)가 잘못된 로킹을 방지하기 위하여 사용된 특정 회로를 도시하지 않는 것을 인식할 것이다. 상기 회로는 본 발명으로부터 벗어나지 않고 목표되거나 필요하지만 본 발명의 이해를 필요로 하지 않으면 쉽게 부가될 수 있다.
48에서의 클럭 신호 입력으로부터 동기화된 주파수를 가진 신호를 생성하기 위하여, 지연 라인의 탭된 출력들로부터 출력 신호들의 적당한 결합은 목표된 신호에 근접하도록 어셈블리될 수 있다. 예를 들어 도시하는 방식으로, 로킹할 때 다음 회로 파라미터들을 가진 지연 로킹 루프 회로(20)가 있다.
기준 클럭 주파수 = Fref = 450 Mhz
지연 소자들의 수 = N = 32
평균 버퍼 지연 = D = 69.444 피코초
총 지연 라인 지연 = NxD = 2222.2 피코초
이런 실시예에 대하여, 69.444 p 초 지연을 가진 32 버퍼들 또는 다른 적당한 지연 소자들은 각각 450 MHz 입력 클럭 신호로 구동되고 총 2222.2 피코 초의 지연으로 로킹된다. 팁들의 각각은 450 MHz 출력 신호를 이전 탭 출력으로부터 11.25 정도의 오프셋(69.444 피코 초 지연)을 가진 각각의 탭에 공급한다.
본 회로 장치는 다이렉트 디지탈 선택 가능 신호들을 입력 클럭 신호에 관한 정확한 시간 또는 위상 시프트에 제공하기 위하여 사용될 수 있다. 지연 라인 24의 탭 출력들로부터의 각각의 N+1 선택 가능 신호들은 입력 클럭 신호와 동일한 주파수 및 듀티 사이클을 가지며, 예측되는 지연에 의해 시간적으로 시프트된다. 이들 시프트된 신호들은 본래 입력 클럭 신호로부터 독립적인 파라미터들을 가진 새로운 신호를 생성하기 위하여 시간의 함수로서 구성된 방식으로 선택된다(출력 제어 회로 장치 사용).
각각의 탭 신호들의 출력 오프셋은 도 2에 그래프로 도시되고, 탭 번호들은 도 1에 도시된 것과 대응한다. 탭(0)은 탭 번호(16)를 가진 위상과 180 도 위상차를 가지며; 탭(0)은 출력(52)에서 탭(N)과 동일하다. 각각의 지연 버퍼들이 동일한 시간 지연을 갖는 이상 조건에 대하여, 360도는 33 탭 출력 단자들(도시된 플러스 N개의 출력 52와 같이 0-31) 각각에서 이용할 수 있는 32 위상 오프셋 신호만큼 똑같이 분할된다. 선택된 주파수에서 목표된 출력 신호를 달성하기 위하여, 하나의 함수는 출력 탭의 선택을 용이하게 하기 위하여 개발되었다.
450MHz에 기준 클럭을 가진 실시예 및 375MHz의 목표된 출력 신호를 가정하여, 입력 대 출력 주파수 비는 하기와 같이 주어진다:
Fref/Fout = K.C = 450MHz/375MHz = 1.2
따라서, K=1이고 C=0.2이며,
여기서 K는 정수 사이클 수이고 C는 목표된 출력 신호(Fout)에 관한 입력 기준 클럭(Fref)의 사이클들의 일부이다. 탭 선택을 위한 알고리즘에서, K는 탭이 선택되기전 통과하는 입력 클럭 신호의 사이클들의 수이다. 십진수 값(C)은 제 1 탭 선택 이벤트에 대한 탭 어드레스를 정의한다. 이런 논의를 위하여, 탭 번호는 탭 어드레스로 고려된다. 새로운 탭 어드레스(Cj)는 이전 탭 어드레스(Cj-1)에 분수(C)를 부가함으로써 정의된다. 이것은 오버플로우가 발생할때까지, 즉 새로운 탭 어드레스가 1보다 크거나 1과 같을때까지 반복된다. 오버플로우 이벤트후, 입력 클럭의 부가적인 사이클은 통과되도록 하고 누적된 값의 일부는 새로운 어드레스이다. 따라서, 탭 어드레스는 다음과 같이 제공된다:
탭 어드레스(j)Binary = j = 0,1,2,3,...에 대하여 RND{Frac[Sum(C(j))] }
탭 어드레스(j) ≥일때까지
이런 탭 선택 함수의 실행은 디지탈 신호 처리에서 넓게 사용된 것과 유사한 누적기 함수 블록으로 달성된다.
상기 알고리즘을 사용한 출력의 선택은 지연 라인에 걸쳐 적당하게 분산된 C×N 탭들에 의해 간격진 탭들을 선택하는 것을 포함한다. 제 1 사이클후 임의의 탭은 기준 클럭 신호로부터 시간 시프트 오프셋을 제공하기 위하여 선택될 수 있다. 실시예를 참조하여, 제 1 사이클에서 탭(0)의 초기 선택을 가정한다. 값 C=0.2는 제 2 사이클 결과 0.2에 대하여 초기 제 1 사이클 오프셋 0.0을 누적 또는 합산하여 처리된다. 32 또는 25 위상 오프셋들(탭 출력들)을 사용한 이런 실시예에 대하여, 정확한 지연은 6.4의 탭 위치에 의해 표현된다. 즉;
0.2/1.0 = 6.4/32.
물론, 정수 출력들은 이용 가능하고, 따라서 가장 밀접한 정수로 라운딩하는 것은 6번째 탭의 선택을 유발한다. (라운딩은 이 실시예에서 정확한 탭 값을 근사화하기 위한 간단 메카니즘으로서 사용된다. 다른 기술들은 추후에 논의될 바와같이 사용될 수 있다.) 다음 누적 값은 다음과 같이 제공된다:
0.2 + 0.2 = 0.4
0.4/1.0에 대한 유사한 계산을 수행하는 것은 12.8(즉, 0.4×32 = 12.8)의 탭 위치를 유발한다. 정수를 라운딩하는 이 사이클은 13번째 태베 이른다. 이것은 0.6×32 = 19.2 및 0.8×32 = 25.6의 제 4 및 제 5 사이클로 계속된다. 이들 값들은 각각 탭 위치들(19 및 26)으로 선택된다. 제 6 사이클에서, 누적은 1과 같거나 크게된다(이 실시예에 대해 영의 나머지를 가짐). 그러므로, 상기 처리는 제 5 사이클을 반복한다. 따라서, 375MHz 클력 신호를 동기화하기 위하여, 도 2에 도시된 바와같이, 출력 선택 회로는 제공되어 탭이 선택되는 동안 클럭 사이클을 나타내는 x로 도시된 순서로 테이블 1에 도시된 바와같이 출력에 대한 탭들(Cj)을 추후에 선택한다.
Cj 0 6 13 19 26 0 6 13 19 26 0 ...
J 0 1 2 3 4 0 1 2 3 4 0 ...
x 0 1 2 3 4 6 7 8 9 10 12 ...
테이블 1
이전에 논의된 바와같이, 라운딩은 상기 실시예 처럼 정확한 탭 값을 근사하기 위한 메카니즘으로서 사용될 수 있다. 그러나, 다른 라운딩 알고리즘들은 목표된 우수한 신호 레벨들의 감소와 함께 성능을 개선하는 것이 가능하다. 실시예 처럼 탭 6.4을 사용하여, 10 탭 사이클들중 탭 6 여섯배까지 라운드될 수 있꼬 10 탭 사이클들중 7 네배까지 라운드될 수 있다. 보다 넓은 탭 선택 알고르딤은 만약 필요하면 부가적인 디지트들에 정확성을 확장시키기 위하여 사용될 수 있다. 다른 알고리즘들은 예를 들어 삼각형 인터폴레이션 또는 델타 시그마(또는 시그마 델타) 처리, 사이클 시간에 걸쳐 c의 조작 등과 같이 사용될 수 있다. 상기 기술들은 본 발명을 벗어나지 않고 오랜 기간 평균 정확도를 향상시키기 위하여 개별 탭 또는 탭들의 시퀀스에 인가될 수 있다. 따라서, 본 발명에 따른 주파수 동기화기 장치에서, 출력 제어 회로는 탭 사이클이 주파수 동기화 정확도를 향상시키기 위하여 반복될 때 가변하는 정수 탭을 선택함으로써 일부 탭 값들을 내삽하는 알고리즘을 바탕으로 선택하도록 설계될 수 있다.
테이블 2는 DLL(20) 및 450MHz의 입력 클럭 주파수(판독기에 남겨진 항목들을 가짐)를 사용하여 도시된 순서로 출력에 대한 탭들을 차례로 선택함으로써 다양한 출력 신호들을 생성하기 위하여 사용된 탭들의 시퀀스의 몇몇 부가적인 실시예들을 리스트한다.
출력 주파수 FREF/FOUT 반복 탭 어드레스 시퀀스
120MHz 3.75 0,24,16,8,0,24,16,8, ...
300MHz 1.5 0,16,0,16, ...
600MHz 0.75 0,24,16,8,0,24,16,8, ...
1100MHz 0.4090909 ... 0,13,26,7,20,1,15,28,9,22,3,16,29,10,23,4,17,31,12,25,6,19,0, ...
테이블 2
이들 실시예들은 탭 시퀀스가 동기화된 주파수 및 클럭 주파수에 대한 관계에 따라 탭들의 짧은 시퀀스로부터 매우 긴 시퀀스로 가변할 수 있다는 것을 도시한다.
반복하기전 탭 시퀀스의 번호 탭들은 주파수 비율 FREF/FOUT을 적어도 공통 인수들로 줄임으로써 결정될 수 있다. FREF/FOUT에서 가장적은 공통 인수의 분모 정수는 그것이 반복하기전 탭 시퀀스의 길이이다. 예를 들어, Fref = 450MHz이고 Fout = 1100MHz, K.C = 450x106/1100x106 = 9/22이다. 따라서, 반복되기전 시퀀스에서 22개의 탭들이 있다.
입력 클럭 주파수 및 출력 주파수 양족에 대한 공통 인수들이 없는 경우, 이론적으로 시퀀스를 반복하지 않을수있다. 가장 실제적인 애플리캐이션들을 위한 누적기의 한정된 해상도로 인해, 실제 패턴은 매운 긴 시퀀스후 궁극적으로 반복하기 쉽다. 또한 탭 어드레스들의 동일 시퀀스가 복수의 다른 주파수들(예를 들어, 120MHz 및 600MHz)을 동기화하기 위하여 사용된다는 것이 주의된다. 이것은 이런 포인트까지 탭 어드레스들이 한정되지만 탭 어드레스들이 시간적으로 Fout의 목표된 주파수 동기화를 달성하기 위하여 선택될 때의 결정이 없기 때문이다-단지 탭 어드레스들 및 그것의 선택 순서만이 한정된다. 즉, 임의의 선택된 탭들이 출력으로서 어드레스될 때와 관련하여 아무것도 말해지지 않았다.
전류 DLL(20)를 사용하여 주파수(Fout)를 동기화하기 위하여, 선택된 탭으로부터의 출력 신호는 실시간으로 1/Fout에 의해 한정된 주기를 가진 증가분으로 형성된다. 하나의 한정된 길이 지연 라인(24)을 사용하여 이 간격을 정확하게 근사화하기 위하여, 탭들은 입력 기준 클럭의 각각의 사이클 동안 선택될 수 있거나, 탭 출력이 선택되지 않는 입력 기준 클럭의 사이클일수있다. Fout가 375MHz이고 Fref/Fout = K.C = 450MHz/375MHz = 1.2인 상기 실시예에서, 비율 K.C는 출력을 형성하기 위하여 탭 선택을 분리하는 단일 기준 클럭 사이클에 관한 시간 간격을 한정한다. 즉, 이 실시예에서, 출력은 매 1.2xNxD 초 생성된다. 따라서, 하나의 탭 출력은 매 1.2xNxD 초 통과하게 선택된다. 만약 초기 위상 오프셋이 없고, 선택된 제 1 탭이 지연 라인(24)의 영의 탭이면, 하기 테이블 3은 그것이 탭 영의 제 1 탭의 출력(즉, 위상 오프셋)을 가정한 예시적인 출력 주파수들의 몇몇에 대한 주어진 기준 클럭 사이클에 관련될 때 탭 선택 시퀀스를 한정한다.
클럭 사이클 150MHZ 탭 선택 400MHZ 탭 선택 600MHZ 탭 선택
1 0 0 0,24
2 없음 없음 16
3 없음 6 8
4 24 없음 0,24
5 없음 13 16
6 없음 없음 8
7 없음 19 0,24
8 16 없음 16
9 없음 26 8
10 없음 없음 0,24
11 없음 0 16
12 8 없음 8
13 없음 6 0,24
14 없음 없음 16
15 없음 13 8
16 9 없음 0,24
17 없음 19 16
18 없음 없음 8
19 24 26 0,24
20 ... ... ...
테이블 3
도 3은 80에서 시작하는 탭 선택 처리를 넓게 도시한다. 81에서, 입력 기준 주파수 및 목표된 출력 주파수 사이의 관계는 예를 들어 Fref/Fout = K.C.를 계산함으로써 결정된다. 82에서, 초기 탭 어드레스는 시작 출력 C0 = A로서 선택되고, 여기서 A는 임의의 목표된 오프셋이다. 83에서, 다음 이상적인 탭 시간은 이전 이상적인 탭 시간에 K.C x N x D(주파수 비율 곱하기 지연 라인의 총 지연; 또는 주파수 지연 곱하기 기준 클럭의 기간)를 부가함으로써 계산된다. 이상적으로, 이 시간에 출력을 형성하는 탭은 계산된 실제 시간에 따라 선택되고, 84에서 이상과 가장 가까운 출력 시간을 형성하는 물리적 탭에 의해 근사화된다. 그 다음 선택된 탭은 85에서 목표된 근사 시간에서 발생하는 출력을 유발하는 기준 클럭 사이클 동안 출력된다. 상기 처리는 83으로 리턴하여 다음 출력동안 반복된다.
요약하여, 출력 제어 회로는 목표된 출력 주파수에 클럭 신호의 주파수의 비율 K.C를 게산하는 알고리즘을 바탕으로 탭들을 선택하고, 여기서 C는 분수부이고 K는 상기 비율의 정수부이다. 그 다음 알고리즘은 대략 똑같이 간격진 지연 증가분으로 일련의 탭들을 식별하고, 여기서 j 번째 탭 어드레스(Cj)는 Cj = Cj-1 + C로 정의된다. 그 다음 탭들은 기준 클럭 주기 곱하기 K.C에 근접한 시간 증가분들에서 출력을 형성하기 위하여 연속적으로 선택된다.
도 3과 관련하여 기술된 이런 처리가 탭들의 다이나믹 선택을 제안하면, 이것은 제한을 고려하지 않아야 한다. 목표된 출력 주파수들에 대한 탭 값들은 미리 계산되고 사용을 위하여 메모리 또는 룩업 테이블에 저장되거나 출력 주파수의 선택후 필요한대로 계산되거나 도 3에 의해 제한된 바와같이 동적으로 선택된다.
탭들 사이의 계산 시간 오버플로우를 사용하는 탭 선택 알고리즘의 보다 상세한 설명은 도 4에 도시된다(지연 라인의 한정된 길이로 인해). 86에서 처리가 시작하고 그후 카운터들(j,x 및 i)의 값들은 87에서 영으로 초기화된다. 카운터(i)는 K가 이벤트(Fout<Fref)에 요구된 임의의 전체 지연 사이클들에 도달될 때까지 전체 사이클들을 카운터하는 카운터이다. 카운터(j)는 탭 선택 값들이 반복되기 전에 위상 누적 사이클들의 수를 나타낸다. 카운터(x)는 클럭 지연들의 수를 카운트한다. 주파수 비율(K.C)은 88에서 목표된 출력 주파수에 대하여 계산된다. 89에서, 초기 탭 어드레스(C0)는 A와 동일하게 선택되고, 여기서 A는 0 및 1 사이의 임의의 위상 오프셋 값을 나타낸다. (상기 제공된 실시예들에서, 이 값은 0으로 설정되어 제 1 탭 어드레스는 0 탭 위치에 있지만, 일반적으로, 0 및 1 사이의 임의의 위상 오프셋은 사용될 수 있다). 탭 어드레스들(Cj)은 선택된 탭을 인덱스하는 0 및 1 사이의 일반화된 십진 탭 어드레스를 나타낸다. 32 지연 소자들을 가진 지연 라인의 경우, 예를 들어, 0 및 1 사이의 임의의 값(y)의 일반화된 십진 탭 어드레스는 탭 수(y/32)로 맵핑한다. 이진수로 전환될 때, 가장 중요한 비트들은 선택된 탭에 대한 어드레스로서 사용한다. 상기 32 지연 소자 예에서, 이진수로 전환될 때 5개의 가장 중요한 탭 어드레스의 비트들은 적당한 탭 어드레스를 직접 어드레스할수있다.
탭(C0)의 초기화후, K의 값이 1과 비교되는 91로 제어가 통과한다. 만약 K<1이면, 처리는 91,94 및 95로 이루어진 루프를 바이패싱하는 93으로 직접 진행하고, 선택된 탭 값들은 탭들의 선택 사이 중간 지연들을 요구하지 않는다. 그러나, 만약 K≥1이면, 처리는 91,94 및 95로 이루어진 루프를 통하여 진행하고, 하나 이상은 i 및 K의 값들에 따라 조절된다. Fref≥Fout≥Fref/2, 즉 K=1이고 i<1인 경우, 이 루프의 단지 하나의 사이클이 처리된다. 그렇지 않으면, 복수의 사이클들은 출력 주파수가 기준 주파수의 반 미만인 것을 가리키게 처리되고, 선택된 탭 값들 사이의 부가적인 지연들은 필요할수있다.
91에서 i+1≥K일때마다. 제어 위상들은 92로 통과하고 여기서 카운터(i)는 영의 값으로 리셋된다. 정확한 이론적인 탭 어드레스(위상)은 누적 처리에서 이전 탭 어드레스에 C를 부가함으로써 93에서 결정된다. 만약 위상의 십진 값이 100에서 1보다 크거나 같으면, 위상은 탭 어드레스에 맵핑되고 102에서 가장 가까운 실제 탭 어드레스로 라운드된다. 104에서, 이 탭 어드레스는 사용을 위하여 저장되고 j의 값은 106에서 증가된다. 만약 Cj가 100에서 1보다 크거나 같으면(하나의 클럭 사이클보다 큰 지연을 의미), 그 값의 분수부는 98에서 유지되고 x는 96에서 증가되고, 부가적인 클럭 사이클은 처리된다(100, 98 및 96의 루프 주위). j가 106에서 영으로 증가되거나 리셋되면(Cj=C0인지 아닌지에 따라), 제어는 91로 리턴하고 처리는 오버플로우가 91에 발생할때까지 반복된다. 당업자는 이 처리의 많은 변형들이 본 발명을 벗어나지 않고 실현될 수 있다는 것을 인식할것이다.
도 1을 다시 참조하여, 탭들(0 내지 N-1)로부터의 출력들은 목표된 출력 신호를 생성하기 위하여 상기된 바와같이 80에서 출력을 형성하도록 선택 신호 입력(또는 입력들의 어레이, 예를 들어 선택 버스)의 제어하에서 동작하는 N:1 멀티플렉서(70)를 사용하여 선택될 수 있다. 선택 신호(74)는 일 실시예에서 마이크로컴퓨터에 의해 제어되는 입력을 가진 클럭 로직 회로의 일부를 형성하는 상기된 바와같은 누적기를 사용하여 생성될 수 있다. 다른 실시예들에서, 선택은 마이크로컴퓨터 또는 마이크로제어기에 의해 직접적으로 이루어지거나, 하드와어드되고, 룩업 테이블로부터 패시브으로 스위칭 또는 결정된다. 다른 등가적인 실시예들은 본 논의의 고려하에서 당업자에게 명백하게 될것이다.
물론, 상기 근사화를 형성하기 위하여 사용된 라운딩으로 인해, 제 1 실시예의 출력은 순수 375MHz 신호를 제공하지 않는다. 이것이 많은 애플리케이션들에서 중요하지 않지만, 다른 애플리케이션들에서 문제를 유발할수있다. 실시예로서, 제한하지 않고 DLL이 무선 주파수 전송기 및/또는 수신기에 대한 로컬 발진기 신호들을 동기화하기 위하여 사용되는 경우, 375MHz 신호의 불순성은 바람직하지 않거나 허용되지 않는 의사 전송 및/또는 수신 응답들을 유발할수있다.
DLL 회로의 해상도를 개선하기 위하여, 부가적인 지연 소자들이 부가될 수 있다. 그러나, 직접적으로 상기 지연들을 부가하는 것은 추후에 기술될 바와같이 빈약한 노이즈 성능을 유발할수있다.
도 5는 지연 소자들로서 차동 버퍼 스테이지들을 사용하여 실행되는 지연 라인(20)(120으로서 도시됨)에 대한 다른 실시예를 도시한다. 도시된 바와같이, 기준 클럭은 단일 종료 클럭 입력 신호가 공급될 수 있기 때문에 동위상 및 이위상 클럭을 제공하기 위하여 차동 입력으로서 공급될 수 있다. 버퍼들의 차동 동작으로 인해, 0 내지 N 출력 탭들 모두는 132, 134, 136 및 138로서 도시된 N/2 버퍼 소자들로 얻어질수있다. 만약 차동 기준 클럭이 사용되면, 탭 N/2은 입력 클럭으로부터 직접적으로 또는 버퍼(138)의 출력으로부터 얻어질수있다. 만약 단일 종료 기준 클럭이 사용되면, N/2 출력 탭은 버퍼(138)의 출력으로부터 여전히 이용 가능하다. 버퍼들의 지연은 통상적인 방식으로 조절될 수 있다.
도 5에 도시된 바와같이 지연 버퍼들의 차동 세트를 위하여, 각각은 서로에 대해 180도의 위상 시프트를 가진 출력 신호들을 갖는 한쌍의 출력 단자들을 가진다. 따라서, 전체 360도 파장 지연 라인은 32 동일 지연 단일 종료 버퍼들 또는 16 동일 지연 차동 버퍼들로 실행될 수 있다. 예를 들어 하기와 같이 차동 지연 버퍼들을 사용하는 다수의 장점이 있다:
1 공통 모드 노이즈 간섭의 거절;
2 풀 및 하프 파장에서 지연 로킹 루프가 정확한 로킹을 가질수있다;
3 지연 라인 길이의 두개의 감소 인수는 3 dB까지 노이즈들을 감소시킨다;
4 지연 버퍼는 각각의 경로에서 신호 인버터로 실행될 수 있다.
그러나, 입력 기준 클럭 듀티 사이클에 따라 하나의 잠재적인 단점이 있다. 이것은 차동 출력 신호들 사이의 시간 오프셋 시프트를 유발한다. 본 발명은 제한없이 단일 종료 또는 차동 지연 라인들을 사용할수있다.
기대하는 바와같이, DLL의 디지탈 대 위상 전환 처리와 관련된 의사 성능 레벨에 양자화 효과가 있다. 이것은 디지탈 대 아날로그 컨버터의 양자화 성능과 유사하다. 의사 주파수 오프셋 및 레벨은 처리가 반복되고 디지탈 대 위상 해상도 에러 전에 누적 사이클들의 수를 바탕으로 예측가능한 기능이다.
의사 성능(목표된 출력 신호에 관한 의산 레벨을 감소시키는 것)을 개선하기 위한 한가지 방법은 탭들의 수를 증가시키거나 위상 해상도를 개선하는 것이다. 그러나, 부가적인 지연 버퍼들을 부가하는 것은 파장 지연 라인에 대한 스테이지에 대하여 보다 작은 위상 시프트 또는 스테이지를 의미한다. 이것은 일단 가장 작은 지연 제한이 도달되고 지연 라인 길이가 입력 기준 클럭 주파수에서 하나 이상의 파장 간격져야 하면 어렵게 된다. 연속적인 지연 스테이지들의 수가 증가할때 DLL의 기본 주파수 출력으로부터 출력 신호 노이즈 플로어 오프셋의 레벨의 증가가 있을것이다.
위상 해상도를 증가시키거나 또는 양자화 에러를 감소시키는 방식으로 지연 버퍼들의 수를 증가시키면, 의사레벨이 개선될 것이다. 탭들 또는 지연 버퍼 스테이지들의 수를 매번 2 인수 만큼 증가시키면 의사 레벨이 6dB 감소한다. 그러나, 버퍼 스테이지들의 수가 2 인수만큼 증가됨에 따라 노이즈 플로어 레벨의 3dB 증가한다. 적정 출력 신호 대 노이즈비를 달성하기 위하여, 노이즈 플로어를 가능한 낮게 유지하고 동시에 출력 신호레벨을 최대화하는 것이 바람직하다. 이는 공급전압레벨을 증가시키고 또한 지연 버퍼 스테이지들의 수를 가능한 작게 함으로써 달성된다. 적정 캐리어 신호에 대한 최소 출력 의사레벨들 및 노이즈 플로어의 상충 성능 목표를 분석하기 위하여, 본 발명은 여러가지 대안 DLL 구조들을 이용한다.
본 발명의 일부 실시예에 따르면, 2차 지연 라인 배열들이 제 1 DLL의 해상도를 증가시키기 위하여 사용되는 지연 동기 루프 주파수 합성기가 제공된다. 일 실시예에서, 주요 DLL은 주파수 출력을 개략적으로 선택하도록 사용되며, 패시브 또는 액티브 2차 지연 소자는 제 1 DLL의 해상도를 증가시키기 위하여 사용된다. 패시브 실시예에서, 개략 및 정밀 주파수 선택은 개략 조절을 제공하기 위하여 패시브 2차 지연 소자에 대한 신호에 대한 구동신호로서 주요 DLL의 출력 탭들로부터 성분들을 선택함으로서 그리고 정밀 선택을 제공하기 위하여 2차 지연 소자로부터 출력을 선택함으로서 가능하다. 다른 실시예에서, 지연 동기 루프 회로는 클록신호를 수신하는 입력, 복수의 지연 소자들로부터의 복수의 N개의 출력 탭들 및 출력, 및 제어 신호에 기초하여 지연 소자들의 지연량 D를 제어하는 제어입력을 포함하는 1차 지연 라인을 가진다. 1차 지연 라인을 NxD의 전체 지연을 가진다. 위상 비교기는 1차 지연 라인 입력의 위상 및 1차 지연 라인 출력의 위상을 비교하여 전체 지연을 적정 지연으로 세팅하는 제어신호를 발생시킨다. 2차 지연 회로는 N개의 출력 탭들중 선택된 탭 및 지연 DS를 각각 가진 복수의 지연 소자들의 각각에 있는 복수의 M개의 출력 탭들로부터 신호를 수신하는 입력을 가진다. 2차 지연 회로는 MxDS의 전체 지연을 가지며, 여기서 DxDS는 NxD와 다르다. 출력 제어 회로는 1차 지연 라인 또는 2차 지연 라인 회로중 하나로부터의 하나 이상의 탭들을 출력으로서 선택한다. 다른 실시예들은 본 발명의 범위내에 있다.
도 6에는 위상 해상도를 증가시키기 위하여 두개 이상의 지연 라인들을 캐스케이드하는 본 발명의 실시예에 따른 대안 구조가 기술된다. 이러한 특정 실시예에서, 지연 라인(24)은 주요 또는 1차 지연 라인으로 고려된다. 복수의 N개의 2차 지연 라인들(162, 164, 166 내지 168)은 DLL(200)의 위상 해상도를 증가시키기 위하여 사용된다. N개의 지연 라인들(162, 164, 166 내지 168)의 각각은 M이 N과 동일하지 않은 복수의 M개의 출력 탭들을 가진다. 바람직하게, M 및 N은 탭들 0 내지 M-1에서 이용가능한 것들간의 부분 간격들에서 발생하는 출력들로서 이용가능한 지연들의 짝수 분포가 존재하도록 공통 정수 인수들을 가지지 않는다. 그러나, 임의의 경우에, N 2차 지연 라인들(162, 164, 166 내지 168)의 각각은 주요 지연 라인(24)을 제어하는 주요 루프와 유사한 단일 또는 다중 루프들을 사용하여 기준 클록에 동기된 지연이다. 지연 라인들(270, 162, 164, 166 내지 168)은 차동 또는 단일 종점 지연 라인들로서 구현될 수 있다.
M 및 N이 동일하지 않기 때문에, 다른 위상 지연들은 N개의 지연 라인(162, 164, 166 내지 168)의 MxN 탭들의 각각에서 이용가능하다. 이들 MxN의 각각은 MxN:1 멀티플렉서(204)에 적용되며, 출력은 출력 신호(212)를 발생시키기 위하여 선택 신호(208)의 제어하에서 선택된다. 특정 탭들을 선택하기 위하여 사용된 정확한 알고리즘은 M 및 N의 값들 및 적정 출력 주파수를 얻기 위하여 필요한 분할 비율에 따르나 이전에 기술된 알고리즘과 유사하다.
도 6의 실시예에서, 위상 해상도는 순차적인 지연 버퍼 스테이지들의 수를 증가시키지 않고 증가된다. 최대 수의 순차 지연 버퍼 스테이지들은 각각의 지연경로들(즉, M+N)에서 최대수의 탭들의 합과 동일하다. 캐스케이드 섹션들과 연관된 탭들의 수가 최대 위상을 변형시키기 위하여 선택되면, 디지털 대 위상 해상도는 캐스케이드 지연 라인(즉, MxN)에서 탭들의 수의 곱에 의하여 증가된다. 주요 지연 라인에서 각각의 지연과 연관되고 2차 지연 라인에서 각각의 지연과 연관된 동일한 지연을 가진 도 6에 도시된 예에서, 모든 경로에 대하여 위성 지연변형이 일정하다고 가정하면, 해상도는 각 지연 라인(즉, MxN)에서 탭들의 수에 대한 곱이다. 다양한 버퍼 지연값들 및 탭들의 수는 정수 파장 길이이다. 이러한 가정은 지연 라인들의 각각이 도 1에 도시된 지연 동기 루프의 방식과 유사한 방식으로 동조되도록 한다.
예로서, 주 지연 라인에서 팁들의 수 = N = 3= 2차 지연 라인 선택들의 수, 2차 지연 라인들에서 탭들의 수 = M = 5의 단순한 경우를 고려한다.
이러한 예에서, 기준 클록의 한 사이클과 관련한 시간지연에 탭 어드레스들을 매핑하기 위하여 매핑이 수행될 수 있다. 별개로 및 동일한 공간의 MxN 지연들을 생성하기 위하여, M 및 N은 공통 정수 인수들을 가지지 않도록 선택된다. 이 예에서, MxN=15 및 15 개별 지연값들이 달성될 수 있다. 이용가능한 지연값들은 이하의 표 4에 도시되며, 여기서 변수 mtap(k)는 선택된 2차 지연 라인인 주 지연 라인의 k번째 탭을 나타내며, 탭(I,j)은 2차 지연 라인 i의 j번째 탭을 나타낸다.
TAP 기준 클록으로부터의 전체 지연 기준 클록 이하로부터의 전체 지연 및 전체 사이클 지연들 등가 탭 어드레스
mtap(0) 0 0
mtap(1) 5/15 5/15
mtap(2) 10/15 10/15
TAP(0,0) 0 0 0
TAP(0,1) 3/15 3/15 3
TAP(0,2) 6/15 6/15 6
TAP(0,3) 9/15 9/15 9
TAP(0,4) 12/15 12/15 12
TAP(1,0) 1/15 5/15 5
TAP(1,1) 5/15+3/15=8/15 8/15 8
TAP(1,2,) 5/15+6/16=11/15 11/'15 11
TAP(1,3) 5/15+9/15=14/15 14/15 14
TAP(1,4) 5/15+12/15=17/15 2/15 2
TAP(2,0) 10/15 10/15 10
TAP(2,1) 10/15+3/15=13/15 13/15 13
TAP(2,2) 10/15+6/15=16/15 1/15 1
TAP(2,3) 10/15+9/15=19/15 4/15 4
TAP(2,4) 10/15+12/15=22/15 7/15 7
테이블 4
원지연 값들은 기준 클록신호의 0 내지 22/15 사이클들의 범위내에 있다는 것을 유의하라. 기준클록의 주기적 특성에 대한 장점을 취하고 지연이 1보다 클때마다 전체 사이클 지연들을 감산하면, 0 내지 14/15의 범위내에 있는 제 15 동일하게 이격된 개별 지연들이 야기된다. 누산기, 멀티플렉서 및 트리거 회로를 사용하여 탭들을 적절히 선택함으로서, 디지털 대 위상 컨버터는 용이하게 구성될 수 있다. 시스템에서 각각의 DLL이 단지 지연의 한 사이클을 포함하기 때문에, 상기 구조에서 거짓 로킹 문제점이 존재하지 않는다. 최대수의 지연 스테이지들이 캐스케이드 구조에 대한 M+N(등가 해상도를 가진 단일 DLL 구조에 대한 MxN 보다 오히려), 지터 노이즈가 감소된다.
노이즈 및 전력 감소를 설명하기 위하여, 10 비트(1024 스텝) 컨버터를 고려한다. N=32 및 M=33을 사용하면, 전체 1056 스텝들(10비트 이상)은 본 발명의 캐스케이드 실시예를 사용하여 발생될 수 있다. 신호 경로에서 최대 수의 스테이지들은 단일 DLL 실시예에서 1024와 대조되는 32+33=65이다. 각각의 스테이지에 대한 동일한 비상관 지터 노이즈 속성을 가정하면, 노이즈 감소는 다음과 같다:
10 log(스테이지들의 노이즈비) = 10log(1024/65)??12db
이러한 캐스케이드 라인 구조는 주어진 지연값의 어드레스가 알려지도록 모든 이용가능한 출력 지연값들을 매핑함으로서 이전에 기술된 유사한 탭 선택 구조를 이용할 수 있다. 테이블 4에 도시된 등가 탭 어드레스는 이전의 알고리즘에 규정 및 사용된다. 따라서, 도 6의 회로에 대한 1.2의 주파수 비에 대하여, 어드레스 시퀀스는 다음과 같이 주어진다:
0 -> Tap(0,0){또는 mtap(0)}
.2x16 = 3.2 -> 3 -> Tap(0,1)
.4x16 = 6.4 -> 6 -> Tap(0.2)
.6x16 = 9.6 -> 10 -> Tap(2.0){또는 mtap(2)}
.8x16 = 12.8 -> 13 -> Tap(2,1)
도 6에 도시된 케스케이드 지연 라인 구조는 주요 및 2차 지연 라인간의 지연 라인 탭을 선택하기 위하여 멀티플렉서를 사용함으로서 비용, 회로크기 및 복잡성을 감소시키기 위하여 단순화될 수 있다. N개의 제 스테이지 지연 라인들을 가진 이전의 DLL 구조(200)는 도 7의 회로구조(300)에 의하여 기술된 바와같이 멀티플렉서 네트워크 및 단일 2차 지연 라인 구조로 대체된다. 노이즈 및 의사성능은 이전의 캐스케이드 지연 라인 구현으로부터 변화되지 않는다. 이 실시예에서, 주요 지연 라인의 출력 탭들 mtap(0) 내지 mtap(N)는 선택 버스(260)에 의하여 출력(254)을 가진 N:1 멀티플렉서(250)의 입력에 각각 접속된다. 출력(254)은 제 2 M 스테이지 지연 라인(270)의 입력(264)에 접속된다. 다시, 지연 라인(24)의 출력간의 균일하게 이격된 부분 지연들이 달성될 수있도록 M 및 N이 공통 정수 인수들을 가지지 않는 것이 바람직하다.
stap(0) 내지 stap(M)으로 표시된 2차 지연 라인(270)의 각각은 M:1 멀티플렉서(274)에 접속되며, 상기 멀티플렉서의 출력(278)은 합성기의 전체 출력에 대한 탭 출력을 적절하게 선택하기 위하여 선택 버스(280)에 의하여 제어된다. 지연 라인(270)은 차동 또는 단일 종점 지연 라인으로서 증가될 수 있다. 다시, 이용가능한 출력지연들은 적절한 지연을 선택하기 위한 메커니즘을 제공하기 위하여 매핑될 수 있다.
일반적으로, 지연 라인들의 각각은 정확하게 예측가능한 지연들이 각각의 탭 어드레스에서 실행되도록 임의의 방식으로 클록 신호 동기되어야 한다. 이는 복수의 방식들로 달성될 수 있다. 도 6의 구조(200)의 일 실시예에서, 지연 버퍼 동조 제어를 위한 로우 패스 필터 네트워크 및 단일 전용 위상 검출기는 모든 2차 지연 라인들의 지연을 정정하는 단일 동조 신호로 분할될 수 있다. 물론, 다른 실시예에서, 각각의 지연 라인은 개별적으로 정정될 수 있다. 이는 지연 라인들의 각각이 탭 선택의 함수로서 변화되지 않는 일정한 입력 및 출력 신호를 가지기 때문에 가능하다.
그러나, 주요 지연 라인과 관련하여 단일 2차 지연 라인을 사용하여 도 7의 다중화된 캐스케이드 지연 라인 구조(300)는 주요 지연 라인(24)과 연관된 탭 선택에 따라 변화하는 2차 지연 라인(270)상에서 입력신호를 가진다. 이는 제 2 라인(270)의 입력(264)에서 입력신호가 최종 지연 버퍼 출력신호의 함수로서 2차 지연 라인(270)을 연속적으로 동조시키기 위하여 사용될 수 없다. 2차 지연 라인을 동조시키기 위하여, 현재의 실시예는 지연 라인(270)을 동조시키기 위하여 기준클록에 동기된 매칭된 M 스테이지 지연 동기 루프(280)를 사용한다. 동조 지연 로킹 루프(280)는 지연 라인(270)의 입력 TUNE2에 공급된다. 이와같은 동조 지연 동기 루프(280)는 캐스케이드 지연 라인 구조의 지연 라인(270)에 밀접하게 매칭되고 더미 지연 라인 또는 동조 지연 라인으로서 언급될 수 있는 추가 지연 라인을 사용한다.
이러한 지연 동기 루프 구조(300)에 대한 탭 선택 알고리즘은 N=3 및 M=5에 대한 이전 예와 유사하며, 여기서 Tap(x,y)은 TapM(x) 및 Tap(y)에 매핑된다. TapM(x)는 선택1(260)을 통해 X:1 멀티플렉서(250)에 공급되며, TapS(x)는 선택2(280)를 통해 M:1 멀티플렉서(274)에 공급된다. 도 7의 구현의 일 단점은 도 6의 지연 라인 구성으로 알지 못하는 주요 및 2차 지연 라인들을 통해 신호를 처리하는 지연이다.
본 발명의 다른 실시예는 도 8의 회로구조(400)으로서 도시된다. 이러한 지연 라인 구조는 회로구조(300)의 제 2 액티브 캐스케이드 지연 라인(270)을 M개의 지연 라인 소자(310)로 대체한다. 이들 패시브 지연 라인 소자는 주요 지연 라인의 큰 지연값들을 논의하기 위하여 사용되는 작은 지연값을 제공한다. 이상적으로, 패시브 지연 라인은 추가 노이즈가 발생하지 않는다. 이러한 구조(400)는 주요 지연 라인(24)으로부터의 지연의 개략선택 및 패시브 지연 라인(310)으로부터의 지연의 정밀 선택을 발생시킨다.
이러한 실시예에서, 지연 라인(310)의 전체 지연은 MxDp이며, Dp은 각각의 패시브 지연 소자(332, 334, 336 내지 338)의 지연이다. 이러한 구조에 따르면, 패시브 지연 라인 MxDp의 전체 지연은 주요 지연 라인(24)의 단일 소자의 지연과 동일하며, 이에 따라 MxDp는 D이다. 멀티플렉서(250)의 출력(254)은 제 2 패시브 지연 라인(310)의 입력을 구동시킨다. 출력 탭들 ptap(M) 내지 ptap(M)는 선택2 버스(356)에 의하여 선택된 출력(350)을 발생시키기 위하여 M:1 멀티플렉서(344)에 공급된다.
회로 구조(400)를 동조시키기 위하여, 다음과 같은 프로세스가 개략 및 정밀(주요 및 제 2) 지연 라인들에 적용될 수 있다. 주요 지연 라인의 위상 검출기에 공급된 입력 및 출력에서, 루프는 안정상태 조건으로 안정화된다. 일단 이러한 안정상태 조건이 달성되면, 동조 전압은 지연 라인(24)에서 유지되며, 2차 지연소자(310)(패시브지연 라인)의 입력은 멀티플렉서(250)를 사용하여 N-1 출력중 한 출력에 접속된다. 2차 지연 라인 출력의 전체 지연이 주요 지연 라인의 두가지 탭간의 지연과 동일한 것으로 예상되기 때문에, 지연 라인(310)의 전체 지연은 지연 라인(24)의 마지막 지연 소자(또는 지연 소자들중 하나)로 대체된다. 따라서, 2 차 지연 소자의 출력 및 입력 기준 클록(48)은 위상 검출기(66)에 공급되며, 로우 패스 필터(68)의 출력은 2차 지연 라인(310)의 동조 입력에 공급된다.
2차 지연 라인에 대한 동조2 신호는 루프가 동기되도록 함으로서 발생될 수 있으며, 이러한 동조2 신호는 2차 지연 라인(310)의 동조2 입력에서 유지된다. 일단 2차 지연 라인(310)이 동조되면, 출력은 도시된 바와같이 정상상태 위치로 리셋된다. 기술된 실시예에서, 2차 지연 라인(310)은 주요 지연 라인(24)의 마지막 지연 소자를 대체하나, 당업자는 본 발명을 벗어나지 않고 동조 프록세스동안 주요 지연 라인에서 2차 지연 라인을 다른 지연라안으로 대체함으로서 수정될 수 있다는 것을 이해할 것이다. 이러한 2차 지연 라인 동조는 동기 루프 조건에서 주요 지연 라인에 영향을 미치지 않고 수행될 수 있다.
도 9를 다시 참조하면, 도 8의 DLL에 대한 로킹 프로세스는 주요루프가 368에서 동기된후에 366에서 시작하는 것으로 기술된다. 일단 동기되면, 주요 루프에 대한 동조신호는 370에서 주요 지연 라인상의 지연을 일정하게 유지하기 위하여 고정된다. 372에서, 2차 지연 라인은 주요 지연 라인의 지연 소자들중 하나로 대체되며, 2차 지연 라인의 동조신호는 루프가 다시 단계(374)에 동기될 때까지 조절된다. 2차 지연 라인에 대한 동조신호는 378에서 오리지날 구조로 재구성되며, 적절한 대기 주기(380)후에 프로세스는 필요에 따라 반복한다.
이상적으로, 모든 패시브 구성요소들은 동작중에 임의의 추가 동조를 필요로하지 않는 제조 파라미터들 및 모든 환경조건들상에서 지연값에서 정적이다. 도 10에 기술된 바와같이 패시브 지연 라인을 동조하기 위한 일 방법은 필요에 따라 DC 바이어스 전압을 가진 값으로 조절될 수 있는 분배형 컨덕터 소자로 형성된 단락 커패시턴스를 사용하는 것이다. 예시적인 구조는 전송 라인 소자(386)아래에 배치되고 도 10에 기술된 바와같이 절연층(390)에 의하여 분리된 액티브 n 또는 p-도핑된 반도체(382)를 사용한다. 전송 라인 컨덕터 및 도핑된 반도체 재료사이의 DC 전위(390)의 응용은 조절가능한 커패시턴스를 야기한다. 일단 개략적인 주요 지연 라인(24)이 동조되고 44에서 동조 조절 신호가 일정한 값으로 유지되면, 동조가능한 지연 라인(310)은 이전에 기술된 바와같이 마지막 개략 라인 탭 값으로 다음 라인을 선택함으로서 낮은 패시브 동기 시스템의 검출기와 함께 배치될 수 있다.
탭 선택 어드레스를 결정하는 것은 구조(300 또는 320)에 대조적일때 구조(400)에 대하여 단순화되며, 개략 어드레스는 부분 위상의 최상위 비트이며, 정밀 어드레스는 동일한 부분 위상값의 최하위 비트이며, 이에 따라 다음과 같다.
선택 어드레스=선택1+선택2
여기서, 선택1=선택 어드레스의 MSB=주요 지연 라인에 제공된 선택 어드레스;및
선택2=선택 어드레스의 LSB=2차 지연 라인에 제공된 선택 어드레스.
예컨대, 선택1은 2비트 어드레스 내지 어드레스 N=4 주요 지연 라인들이다. 선택2는 3비트 어드레스 내지 어드레스 M=8 2차 지연 탭들이다. 이는 5 선택비트들의 전체 의하여 선택되는 32 비트 전체 탭들 또는 4x8의 위상 해상도를 발생시킨다. 두개의 최상위 비트들(MSB)은 선택1에 적용되며, 3개의 최하위비트(LSB)는 선택2에 적용된다. C=0.2를 가진 이전 예를 이어서, 탭 사이클은 이하의 테이블 5에 기술된다.
TAP10진 0 6 13 19 26
TAP2진 00000 00110 01101 10011 11010
TAPN,M 0 0 0 6 1 5 2 3 3 2
N M N M N M N M N M
테이블 5
도 8의 지연 동기 루프 구조의 개량은 2차 지연 라인(310) 또는 주요 지연 라인(510)의 개별 지연 소자들의 각각에 대한 동조가 동기 루프없이 디지털 대 위상 종래 프로세스의 정확성을 강조하기 위하여 실현되는 도 11의 회로(500)로서 기술된다. 이러한 실시예에서, 오매칭 중입 메커니즘은 지연 소자들(332, 334 내지 338)사이의 지연들의 변화를 감소키기 위하여 사용될 수 있으며, 로우 패스 필터는 제거된다. 각 셀을 통한 지연은 대략 동일한 값으로 조절되며, 이에따라 지연 라인을 따라 지연변화를 감소시킨다. 전역 조절은 아날로그 메모리 셀(514)에 따라 저장되는 DLL(510)의 지연의 동조로부터의 출력으로서 달성된다. 아날로그 메모리 셀(514)로부터의 동조신호는 아날로그 합성회로(518)과 같은 합산회로에 공급되는 전역 평균 동조입력으로서 사용된다. 지연 라인(310)의 국부 정정을 위한 개별 동조 값들은 M 아날로그 메모리 셀 또는 524와 등가물의 어레이에 저장된다. 국부 정정값들은 전역 동조값으로 작은 정정들로서 아날로그 메모리 셀들에 저장될 수 있다. 장치간 오매칭이 정적 효과이기때문에, 국보 교정은 한번 수행될 수 있으며, 전역 동조값은 온도 및 공급전압의 변화이다. 로컬 정정 값들은 합산회로(518)의 전역 동조값에 추가되며 감소된 지연변화를 유지하기 위하여 지연 소자들(332, 334, 336 내지 338)에 개별적으로 공급된다.
오매칭 교정은 특정 지연 라인 부분을 측정함으로서 그리고 오매칭 동조 입력을 사용하여 아날로그 메모리 셀들(524)에 저장되는 로컬 정정값들을 발생시킴으로서 공장내에서 한번 수행될 수 있거나, 또는 회로는 회로내의 교정을 수행하기 위형 추가될 수 있다. 지연들을 측정하기 위한 일 방법은 지연 셀의 입력 및 출력을 비교하기 위하여 위상 검출기를 사용한다. 위상 검출기는 DC 값을 발생시킬 수 있으며, 각각의 지연셀은 위상 검출기의 출력에서 동일한 DC 값을 발생시키기 위하여 조절될 수 있다. 이러한 값을 발생시키기 위하여 요구된 전압의 값은 로컬 정정값들로서 저장될 수 있다. 이러한 고유 로컬 정정값은 고유 집적회로로서 특정 지연버퍼에 공급된 개별 정정값 또는 다른 프로세스 오매칭 보상을 나타낸다. 이들 변화들은 긴 기간이상 이전 보상 및 주기적인 에이징 재교정과 정적이다. 공급전압 및 온도는 에이징과 비교하여 더 자주 보상을 필요로할 수 있는 느린 오매칭 지연 변화들이다. 이는 도 11의 연속적인 위상 비교 측정(510)으로 수행될 수 있으며, 값의 변화는 아날로그 합산 블록(518)에 공급되는 전역 평균 동조인수로서 사용된다. 결과치는 각각의 지연(332, 334, 336)과 연관된 고유 보상값이며, 공급전압, 온도 및 다른 환경 오매칭 지연 정정들을 포함하는 고유 조절을 가진다. 물론, 당업자는 디지털 저장매체가 대안 실시예에서 아날로그 메모리 셀들 대신에 사용될 수 있다는 것을 인식할 것이며, 디지털 저장매체는 동조 정보를 저장하기에 적합한 메모리를 구성한다.
앞서 기술된 전형적인 지연 라인(24) 및 32 탭들은 보통 65.1 초의 평균 버퍼 지연에서 최대 +/- 피코-초 변화량이다. 지연 동기 루프 네트워크(즉, 제 1 및 마지막 탭들)의 위상 검출기(56)을 통해 처리되는 지연 라인 탭 위치들은 이상적인 제로 값을 가진 개선된 지연 변화로 조절된다. 다른 버퍼 스테이지들의 지연 변화는 제 1 및 마지막 탭들로부터 이격되어 배치된 탭 위치들에 대하여 증가한다. 따라서, 최대 지연 변화는 동기된 탭들간의 탭 중간위치에서 발생한다. 파장 탭 위치들 0 및 32가 동기된 이전에 기술된 32 탭 예에서, 탭(16)에서 변화는 적정 개별 버퍼 스테이지 지연의 약 16 피코-초들 또는 약 25%만큼 높을 수 있다.
앞서 기술된 각각의 예들에서, 위상 검출기 함수는 기준 클록의 고주파수에서 동작한다. 위상 검출기에 대한 한 입력은 기준 클록 출력 신호와 공통이며, 50%의 듀티 사이클을 갖는 것으로 예기된다. 그러나, 위상 검출기에 대한 제 2입력은 모든 동조된 지연 버퍼 회로들을 통해 처리 되었다. 불균형 및 복수의 다른 실제 구현은 50%이 듀티 사이클 시프트를 유발하는 지연 버퍼 회로들에서 발생한다. 이는 이상적인 동기 값과 다른 위상 검출기 출력을 유발할 것이다. 슈미트 트리거 인버터와 같은 지연버퍼 구현은 상승 및 하강시간에 인버터 차이를 보상하기 위한 잠재적인 구현이다. 대안 위상 검출기는 위상 검출기에 대한 배타적 OR 함수 대신에 두개의 함수에 의한 분할로서 에지 트리거링된 구현을 사용한다.
본 발명의 실시예들에 따라 다음 지연 라인 또는 출력 포트로 선택된 지연 기준 클록 신호 펄스의 라우팅은 수정된 M:1 멀티플렉서 게이트 네트워크들을 사용한다. 수정은 도 12에 도시된 바와같이 M 어드레싱 또는 선택된 게이트 스위치들의 각각에서 추가 지연을 사용한다. 지연은 그것에 적용되는 특정 지연 라인 탭 멀티플렉서 게이트와 상관시키기 위하여 M 라인들의 각각에서 점진적으로 증가된다. 따라서, 예컨대, 게이트 스위치(604)의 경우에, 두개의 추가 지연 소자(612, 614)는 게이트 스위치에 대한 선택 제어와 일렬로 삽입된다. 620에서 트리거 윈도윙 신호는 하나의 슈트 펄스 회로에 공급 및 발생되며, 회로에 대한 입력으로 제공된다. 윈도윙 트리거 신호 펄스 기간은 기준 클록 펄스 및 지연 회로들의 합보다 약간 크게 세팅된다. 이전 32 탭 예에서, 열악한 경우의 지연변화는 대략 16 피코-초일 수 있다. 따라서, 이러한 예에서, 트리거 윈도우는 32 피코초 + 펄스 폭의 트리거 윈도우를 발생시기키기 위하여 16피코초 앞서거나 뒤진다.
추가된 선택 라인 지연과 관련한 트리거 신호는 멀티플렉서 출력 단말에 M개의 지연 라인 탭 단말중 한 단말을 접속시킨다. 이러한 접속은 적정 시간 지연 기준 클록신호의 라우팅을 용이하게 하기 위하여 트리거 윈도우 함수에 의하여 시간적으로 한정된 윈도우동안 존재한다. 1차 지연 라인에 대하여, 트리거 신호는 입력 기준 클록신호로 초기화된다. 그러나, 캐스케이드 지연 라인에 대하여, 2차 지연 라인 트리거는 제 1 또는 주요 지연 라인 네트워크의 출력으로 초기화된다.
여기의 실시예들에 기술된 본 발명은 하드웨어 장치들(즉, 지연 라인들, 위상 검출기들 등)을 사용하여 실행되나, 당업자는 프로그램된 프로세서 실행 프로그래밍 명령들을 사용하여 전체 또는 일부분으로 등가적으로 구현될 수 있다. 이러한 프로그램 명령들은 임의의 적절한 전자 저장매체에 저장되거나 또는 임의의 적절한 전자 통신매체을 통해 전송될 수 있다.
당업자는 본 발명이 프로그램된 프로세서의 사용에 기초될 수 있는 전형적인 실시예들에 의하여 기술되었다는 것을 인식할 것이다. 그러나, 본 발명은 기술된 및 청구된 본 발명과 등가인 특정목적 하드웨어 및/또는 전용 프로세서들과 같은 하드웨어 소자 등가물들을 사용하여 실행될 수 있기 때문에 상기와 같이 제한되지 않아야 한다. 유사하게, 범용 컴퓨터들, 프로세서 기반 컴퓨터들, 마이크로 제어기들, 광학 컴퓨터들, 아날로그 컴퓨터들, 전용 프로세서들 및/또는 전용 하드웨어 유선 로직은 본 발명의 대안 등가 실시예들을 구성하기 위하여 사용될 수 있다.
여기에서 실시예들로 기술된 본 발명은 임의의 적절한 전자 저장매체상에 저장될 수 있거나 또는 임의의 적절한 전자 통신매체를 통해 전송될 수 있는 흐름도 형태로 앞서 넓게 기술된 프로그램된 프로세서 실행 프로그래밍 명령들을 사용하여 구현된다. 그러나, 당업자는 앞서 기술된 프로세스들이 본 발명을 벗어나지 않고 임의의 수의 다양한 변화들로 구현되고 또한 많은 적절한 프로그래밍 언어들로 구현될 수 있다는 것을 인식할 것이다. 에러 트래핑이 추가 및/또는 강화될 수 있으며, 변화는 본 발명을 벗어나지 않고 사용자 인터페이스 및 정보 프리젠테이션에서 만들어질 수있다. 이러한 변화들은 균등하게 고려된다.
본 발명이 특정 실시예와 관련하여 기술되었을지라도, 당업자는 전술한 상세한 설명으로부터 다양한 변형 및 수정을 수행할 수 있다.
따라서, 본 발명은 첨부된 청구범위내에서 모든 변형 및 수정을 포함할 수 있다.

Claims (10)

  1. 복수의 제 1 출력 탭들을 가진 1차 지연 라인; 및
    복수의 제 2 출력 탭들을 가진 2차 지연 회로를 포함하며, 상기 2차 지연 회로는 상기 제 1 출력 탭들중 선택된 탭으로부터 신호를 수신하는 입력을 갖는, 지연 로킹 루프 회로.
  2. 제 1 항에 있어서, 상기 1차 지연 라인은 상기 1차 지연 라인이 NxD의 전체 지연을 가지도록 D의 지연을 각각 가진 N개의 지연 소자들을 포함하며, 상기 2차 지연 회로는 상기 2차 지연 회로가 MxDS의 전체 지연을 가지도록 DS의 지연을 각각 가진 M개의 지연 소자들을 포함하는, 지연 로킹 루프 회로.
  3. 제 2 항에 있어서, 상기 MxDS는 NxD와 다른, 지연 로킹 루프 회로.
  4. 제 2 항에 있어서, 상기 M 및 N은 공통 정수 인수들을 가지지 않는, 지연 로킹 루프 회로.
  5. 제 2 항에 있어서, 상기 2차 지연 회로는 패시브 지연 라인을 포함하는, 지연 로킹 루프 회로.
  6. 제 5 항에 있어서, 상기 패시브 지연 라인은 고정 전체 지연 MxDs를 포함하는, 지연 로킹 루프 회로.
  7. 제 6 항에 있어서, 상기 고정 전체 지연 MxDS는 대략 D와 동일한, 지연 로킹 루프 회로.
  8. 제 5 항에 있어서, 상기 패시브 지연 라인은 조절가능한 전체 지연을 갖는, 지연 로킹 루프 회로.
  9. 제 1 항에 있어서, 상기 1차 지연 라인은 복수의 직렬 접속된 차동 지연 버퍼들을 포함하는, 지연 로킹 루프 회로.
  10. 제 1 항에 있어서, 상기 2차 지연 회로는 복수의 직렬 접속 차동 지연 버퍼들을 포함하는, 지연 로킹 루프 회로.
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