CN112104342B - 一种由计数器和快慢延迟链构成的高精度数字脉宽调制器 - Google Patents

Abstract

本发明提供了一种由计数器和快慢延迟链构成的高精度数字脉宽调制器。该高精度数字脉宽调制器由粗调模块、中调模块、细调模块和输出模块四个模块组成；粗调模块包括计数器、比较器与D触发器，中调模块包括延迟锁相环DLL、慢延迟链、多路选择器MUXA，细调模块包括快延迟链、多路选择器MUXB，输出模块包括脉冲发生器PG1、脉冲发生器PG2和RS触发器。粗调模块、中调模块、细调模块及输出模块依次连接，将数字占空比信号划分为高权位数据、中权位数据和低权位数据后分别输入粗调模块、中调模块和细调模块，最终由输出模块输出模拟占空比信号。本发明的DPWM具有转换精度高、功耗和面积开销小的优点。

Description

一种由计数器和快慢延迟链构成的高精度数字脉宽调制器

技术领域

本发明属于电力电子领域，具体涉及一种高精度数字脉宽调制器。

背景技术

在数字控制开关电源中，数字脉宽调制器DPWM(Digital Pulse WithModulation)是非常重要的部件。DPWM的分辨率(转换精度)、电路面积和功耗等指标与数字控制开关电源的性能密切相关。DPWM的分辨率决定了占空比信号的控制精度，而且为了避免极限环现象，要求DPWM的分辨率必须高于ADC的分辨率。因此，设计和实现高分辨率的DPWM对于提升数字控制开关电源的性能十分重要。但是，对于高分辨率的DPWM，通常电路结构比较复杂，导致DPWM的电路面积和功耗开销较大，使得开关电源的硬件成本增加和转换效率降低。因此，需要设计合理的DPWM电路结构，在提高其分辨率的同时，还需减小电路面积和功耗。

在现有技术中，实现高分辨率数字脉宽调制器的电路结构可以分为四类，分别是：计数器型、延迟链型、Σ-Δ调制器型以及混合结构型。对于计数器型结构的DPWM，为了提高其分辨率，需要使用高频的时钟信号，尤其对于高开关频率的开关电源，计数器的时钟信号频率呈指数增加，导致电路实现困难、整体功耗急剧增大。基于延迟链结构的高分辨率DPWM，要求高精度的延迟单元和大规模的延迟链电路，使得电路的功耗和面积显著增加。基于Σ-Δ调制器的DPWM，由于电路结构复杂，同样使得电路的功耗和面积开销较大。由计数器和延迟链构成的混合结构型DPWM，可以同时兼顾DPWM的分辨率以及电路面积和功耗开销，是目前的主流技术。

文献“基于FPGA的高精度数字脉冲宽度调制方法[J]，太原学院学报(自然科学版)，2018,36(04):67-70”中，提出了一种由计数器和延迟链构成的混合结构型DPWM。该DPWM由计数器、比较器、延迟模块以及SR触发器等模块组成，利用计数器-比较器粗调和延迟模块细调的方式实现高分辨率的DPWM。由于采用计数器-比较器结构实现占空比的粗调，减小了延迟链电路的规模，从而减小了DPWM的面积和功耗。但是，由于该DPWM结构中的延迟链处于开环状态，无闭环反馈调节机制，其延迟单元的延迟时间随芯片制造工艺、电源电压和工作温度发生漂移，导致DPWM的转换精度降低。另外，为了实现高精度的延迟链，需要较大的面积和功耗开销。

发明内容

为了克服现有技术的不足，本发明提供了一种由计数器和快慢延迟链构成的高精度数字脉宽调制器。该高精度数字脉宽调制器由粗调模块、中调模块、细调模块和输出模块四个模块组成；粗调模块包括计数器、比较器与D触发器，中调模块包括延迟锁相环DLL、慢延迟链、多路选择器MUXA，细调模块包括快延迟链、多路选择器MUXB，输出模块包括脉冲发生器PG1、脉冲发生器PG2和RS触发器。粗调模块、中调模块、细调模块及输出模块依次连接；将数字占空比信号划分为高权位数据、中权位数据和低权位数据后分别输入粗调模块、中调模块和细调模块，最终由输出模块输出模拟占空比信号。本发明的DPWM具有转换精度高、功耗和面积开销小的优点。

本发明解决其技术问题所采用的技术方案如下：

一种由计数器和快慢延迟链构成的高精度数字脉宽调制器，包括粗调模块、中调模块、细调模块和输出模块；粗调模块包括计数器、比较器与D触发器，中调模块包括延迟锁相环DLL、慢延迟链、多路选择器MUXA，细调模块包括快延迟链、多路选择器MUXB，输出模块包括脉冲发生器PG1、脉冲发生器PG2和RS触发器；

所述数字脉宽调制器的输入信号为n-bit数字占空比信号D[n-1:0]，时钟信号为Clk1和Clk2，其中Clk1为所述计数器工作时钟信号，Clk2为数字脉宽调制器所在的数字控制开关电源的开关时钟信号；数字脉宽调制器的输出为模拟占空比信号d(t)；所述数字占空比信号D[n-1:0]分为高权位数据D[n-1:p]、中权位数据D[p-1:q]和低权位数据D[q-1:0]三部分，分别输入到粗调模块、中调模块和细调模块，其中q为预设的数字占空比信号的中低权位数据分隔位，p为数字占空比信号的高中权位数据分隔位，p由下式计算得到：

f_Clk1＝f_Clk2×2^n-p

式中，f_Clk1为计数器工作时钟信号Clk1的频率，f_Clk2为数字控制开关电源的开关时钟信号Clk2的频率；

所述粗调模块中，所述计数器工作时钟信号Clk1输入计数器，计数器输出的计数信号与数字占空比信号高权位数据一起输入比较器进行比较，当计数信号与数字占空比信号高权位数据相同时，比较器输出一个与计数器工作时钟信号Clk1周期一致的脉冲信号CmpOut，并复位计数信号；脉冲信号CmpOut和计数器工作时钟信号Clk1一起输入D触发器，D触发器输出信号Dout；

所述中调模块中，所述慢延迟链包括多个慢延迟单元；慢延迟链的输入为脉冲信号CmpOut；所述延迟锁相环DLL的输入为D触发器输出信号Dout和慢延迟链的输出SDO；延迟锁相环DLL包括鉴相器PD、电荷泵CP和环路滤波器LF，在延迟锁相环DLL内部，当输入到延迟锁相环DLL的两个信号Dout和SDO的相位不同时，延迟锁相环DLL的输入依次经过鉴相器PD、电荷泵CP和环路滤波器LF后，产生控制电压Vctr；控制电压Vctr连接到慢延迟链中每个慢延迟单元的控制端，调节慢延迟单元的延迟时间；当输入到延迟锁相环DLL的两个信号Dout和SDO的相位相同时，延迟锁相环DLL处于锁定状态，此时慢延迟链中每个慢延迟单元产生的延迟时间均相等；慢延迟链中的每个慢延迟单元的输出端接一个抽头，产生多相延迟时钟信号A；多相延迟时钟信号A连接至多路选择器MUXA的输入端，由输入到多路选择器MUXA的中权位数据控制多路选择器MUXA的输出，多路选择器MUXA的输出信号为MUXA_out；

所述细调模块中，所述快延迟链包括多个快延迟单元；快延迟链的输入为多路选择器MUXA的输出信号MUXA_out；快延迟链的每个快延迟单元的输出端接一个抽头，产生多相延迟时钟信号B；多相延迟时钟信号B连接至多路选择器MUXB的输入端，由输入到多路选择器MUXB的低权位数据控制多路选择器MUXB的输出，多路选择器MUXB的输出信号为MUXB_out；

所述输出模块中，所述脉冲发生器PG1的输入为数字控制开关电源的开关时钟信号Clk2，所述脉冲发生器PG2的输入为多路选择器MUXB的输出信号MUXB_out；脉冲发生器PG1的输出信号PG1_out和脉冲发生器PG2的输出信号PG2_out对RS触发器进行复位和置位操作，RS触发器的输出信号为DPWM输出的模拟占空比信号d(t)。

进一步地，所述慢延迟链包括2^p-q-1个结构完全相同的慢延迟单元，每个慢延迟单元的延迟时间Δt₁为：

式中，T_Clk1为计数器工作时钟信号Clk1的周期；

所述快延迟链包括2^q-1个结构完全相同的快延迟单元，每个快延迟单元的延迟时间Δt₀为：

一个慢延迟单元的延迟时间Δt₁与一个快延迟单元的延迟时间Δt₀之间满足以下关系：

Δt₁＝Δt₀2^q。

进一步地，对RS触发器进行复位和置位操作的过程如下：

在数字控制开关电源的开关时钟信号Clk2的每个周期的上升沿，脉冲发生器PG1产生一个窄脉冲信号PG1_out，窄脉冲信号PG1_out置位RS触发器，使RS触发器的输出d(t)变为高电平；多路选择器MUXB的输出信号MUXB_out输入到脉冲发生器PG2，产生一个窄脉冲信号PG2_out，窄脉冲信号PG2_out复位RS触发器，使RS触发器的输出d(t)变为低电平，该低电平一直持续到数字控制开关电源的开关时钟信号Clk2的下一个周期的上升沿到来为止。

本发明的有益效果是：

1、通过粗调、中调、细调三个模块的合理组合和划分，提高了DPWM的分辨率，并减小了电路规模和时钟信号频率；

2、利用分段式快慢延迟链结构，克服了单一延迟链结构的电路面积和功耗开销大的问题；

3、通过为中权位数据控制的慢延迟链加入延迟锁相环DLL，从而形成闭环反馈调节机制，使得延迟单元的延迟时间不随制造工艺、电源电压和工作温度发生漂移，提高了延迟单元的延迟时间精度以及DPWM的转换精度。

4、利用计数器与延迟锁相环DLL的分段式延迟链混合结构，有效地缓解了DPWM的高精度与硬件电路开销之间的矛盾，在实现高精度的同时，降低了电路的功耗与面积。该DPWM结构中，各模块的占空比位数分配可根据实际应用背景灵活调节，具有良好的可拓展性和可移植性。

附图说明

图1是本发明的数字脉宽调制器电路结构框图。

图2是本发明的数字脉宽调制器的工作时序实例。

图3是数字控制开关电源的结构原理图。

其中：1-计数器，2-比较器，3-D触发器，4-环路滤波器LF，5-电荷泵CP，6-鉴相器PD，7-延迟锁相环DLL，8-慢延迟链，9-慢延迟链的慢延迟单元，10-多路选择器MUXA，12-快延迟链，14-快延迟链的快延迟单元，15-多路选择器MUXB，16-脉冲发生器PG1，17-脉冲发生器PG2，18-RS触发器。

具体实施方式

下面结合附图和实施例对本发明进一步说明。

如图3所示为数字控制开关电源的结构原理图。负载端的模拟输出电压v₀(t)经模数转换器(ADC)转换为数字输出量v₀[n]，然后将v₀[n]与基准电压v_ref[n]之间的误差信号e[n]送入数字电压补偿器。在数字电压补偿器中，采用特定的数字控制算法(例如PID算法)产生数字占空比信号d[n]，然后经数字脉宽调制器DPWM将该数字占空比信号d[n]转换为模拟占空比信号d(t)，最后经驱动缓冲器(Buffer)控制功率级电路中的开关管G的导通或关闭，以调节输出电压v₀(t)使其稳定在基准电压值。

如图1所示，本发明提供了一种由计数器和快慢延迟链构成的高精度数字脉宽调制器，包括粗调模块、中调模块、细调模块和输出模块；粗调模块包括计数器1、比较器2与D触发器3，中调模块包括延迟锁相环7、慢延迟链8、多路选择器10，细调模块包括快延迟链12、多路选择器15，输出模块包括脉冲发生器16、脉冲发生器17和RS触发器18；

所述数字脉宽调制器的输入信号为n-bit数字占空比信号D[n-1:0]，时钟信号为Clk1和Clk2，其中Clk1为所述计数器1工作时钟信号，Clk2为数字脉宽调制器所在的数字控制开关电源的开关时钟信号；数字脉宽调制器的输出为模拟占空比信号d(t)；所述数字占空比信号D[n-1:0]分为高权位数据D[n-1:p]、中权位数据D[p-1:q]和低权位数据D[q-1:0]三部分，分别输入到粗调模块、中调模块和细调模块，其中q为预设的数字占空比信号的中低权位数据分隔位，p为数字占空比信号的高中权位数据分隔位，p由下式计算得到：

f_Clk1＝f_Clk2×2^n-p

式中，f_Clk1为计数器1工作时钟信号Clk1的频率，f_Clk2为数字控制开关电源的开关时钟信号Clk2的频率；

所述粗调模块中，所述计数器1工作时钟信号Clk1输入计数器1，计数器1输出的计数信号与数字占空比信号高权位数据一起输入比较器2进行比较，当计数信号与数字占空比信号高权位数据相同时，比较器2输出一个与计数器1工作时钟信号Clk1周期一致的脉冲信号CmpOut，并复位计数信号；脉冲信号CmpOut和计数器1工作时钟信号Clk1一起输入D触发器3，D触发器3输出信号Dout；

所述中调模块中，所述慢延迟链8包括多个慢延迟单元9；慢延迟链8的输入为脉冲信号CmpOut；所述延迟锁相环7的输入为D触发器4输出信号Dout和慢延迟链8的输出SDO；延迟锁相环7包括鉴相器6、电荷泵5和环路滤波器4，在延迟锁相环7内部，当输入到延迟锁相环7的两个信号Dout和SDO的相位不同时，延迟锁相环7的输入依次经过鉴相器6、电荷泵5和环路滤波器4后，产生控制电压Vctr；控制电压Vctr连接到慢延迟链8中每个慢延迟单元9的控制端，调节慢延迟单元9的延迟时间；当输入到延迟锁相环7的两个信号Dout和SDO的相位相同时，延迟锁相环7处于锁定状态，此时慢延迟链8中每个慢延迟单元9产生的延迟时间均相等；慢延迟链8中的每个慢延迟单元9的输出端接一个抽头，产生多相延迟时钟信号A；多相延迟时钟信号A连接至多路选择器10的输入端，由输入到多路选择器10的中权位数据控制多路选择器10的输出，多路选择器10的输出信号为MUXA_out；

所述细调模块中，所述快延迟链12包括多个快延迟单元14；快延迟链12的输入为多路选择器10的输出信号MUXA_out；快延迟链12的每个快延迟单元14的输出端接一个抽头，产生多相延迟时钟信号B；多相延迟时钟信号B连接至多路选择器15的输入端，由输入到多路选择器15的低权位数据控制多路选择器15的输出，多路选择器15的输出信号为MUXB_out；

所述输出模块中，所述脉冲发生器16的输入为数字控制开关电源的开关时钟信号Clk2，所述脉冲发生器17的输入为多路选择器15的输出信号MUXB_out；脉冲发生器16的输出信号PG1_out和脉冲发生器17的输出信号PG2_out对RS触发器18进行复位和置位操作，RS触发器18的输出信号为DPWM输出的模拟占空比信号d(t)。

进一步地，所述慢延迟链8包括2^p-q-1个结构完全相同的慢延迟单元9，每个慢延迟单元9的延迟时间Δt₁为：

式中，T_Clk1为计数器1工作时钟信号Clk1的周期；

所述快延迟链12包括2^q-1个结构完全相同的快延迟单元14，每个快延迟单元14的延迟时间Δt₀为：

一个慢延迟单元9的延迟时间Δt₁与一个快延迟单元14的延迟时间Δt₀之间满足以下关系：

Δt₁＝Δt₀ 2^q。

进一步地，对RS触发器18进行复位和置位操作的过程如下：

如图2所示，在数字控制开关电源的开关时钟信号Clk2的每个周期的上升沿，脉冲发生器16产生一个窄脉冲信号PG1_out，窄脉冲信号PG1_out置位RS触发器18，使RS触发器18的输出d(t)变为高电平；多路选择器15的输出信号MUXB_out输入到脉冲发生器17，产生一个窄脉冲信号PG2_out，窄脉冲信号PG2_out复位RS触发器18，使RS触发器18的输出d(t)变为低电平，该低电平一直持续到数字控制开关电源的开关时钟信号Clk2的下一个周期的上升沿到来为止。

本发明的DPWM结构中，各模块的占空比位数分配可根据实际应用背景灵活调节，具有良好的可拓展性和可移植性。

Claims (3)

1.一种由计数器和快慢延迟链构成的高精度数字脉宽调制器，其特征在于，包括粗调模块、中调模块、细调模块和输出模块；粗调模块包括计数器、比较器与D触发器，中调模块包括延迟锁相环DLL、慢延迟链、多路选择器MUXA，细调模块包括快延迟链、多路选择器MUXB，输出模块包括脉冲发生器PG1、脉冲发生器PG2和RS触发器；

所述数字脉宽调制器的输入信号为n-bit数字占空比信号D[n-1:0]，时钟信号为Clk1和Clk2，其中Clk1为所述计数器工作时钟信号，Clk2为数字脉宽调制器所在的数字控制开关电源的开关时钟信号；数字脉宽调制器的输出为模拟占空比信号d(t)；所述数字占空比信号D[n-1:0]分为高权位数据D[n-1:p]、中权位数据D[p-1:q]和低权位数据D[q-1:0]三部分，分别输入到粗调模块、中调模块和细调模块，其中q为预设的数字占空比信号的中低权位数据分隔位，p为数字占空比信号的高中权位数据分隔位，p由下式计算得到：

f_Clk1＝f_Clk2×2^n-p

式中，f_Clk1为计数器工作时钟信号Clk1的频率，f_Clk2为数字控制开关电源的开关时钟信号Clk2的频率；

所述粗调模块中，所述计数器工作时钟信号Clk1输入计数器，计数器输出的计数信号与数字占空比信号高权位数据一起输入比较器进行比较，当计数信号与数字占空比信号高权位数据相同时，比较器输出一个与计数器工作时钟信号Clk1周期一致的脉冲信号CmpOut，并复位计数信号；脉冲信号CmpOut和计数器工作时钟信号Clk1一起输入D触发器，D触发器输出信号Dout；

所述中调模块中，所述慢延迟链包括多个慢延迟单元；慢延迟链的输入为脉冲信号CmpOut；所述延迟锁相环DLL的输入为D触发器输出信号Dout和慢延迟链的输出SDO；延迟锁相环DLL包括鉴相器PD、电荷泵CP和环路滤波器LF，在延迟锁相环DLL内部，当输入到延迟锁相环DLL的两个信号Dout和SDO的相位不同时，延迟锁相环DLL的输入依次经过鉴相器PD、电荷泵CP和环路滤波器LF后，产生控制电压Vctr；控制电压Vctr连接到慢延迟链中每个慢延迟单元的控制端，调节慢延迟单元的延迟时间；当输入到延迟锁相环DLL的两个信号Dout和SDO的相位相同时，延迟锁相环DLL处于锁定状态，此时慢延迟链中每个慢延迟单元产生的延迟时间均相等；慢延迟链中的每个慢延迟单元的输出端接一个抽头，产生多相延迟时钟信号A；多相延迟时钟信号A连接至多路选择器MUXA的输入端，由输入到多路选择器MUXA的中权位数据控制多路选择器MUXA的输出，多路选择器MUXA的输出信号为MUXA_out；

所述细调模块中，所述快延迟链包括多个快延迟单元；快延迟链的输入为多路选择器MUXA的输出信号MUXA_out；快延迟链的每个快延迟单元的输出端接一个抽头，产生多相延迟时钟信号B；多相延迟时钟信号B连接至多路选择器MUXB的输入端，由输入到多路选择器MUXB的低权位数据控制多路选择器MUXB的输出，多路选择器MUXB的输出信号为MUXB_out；

所述输出模块中，所述脉冲发生器PG1的输入为数字控制开关电源的开关时钟信号Clk2，所述脉冲发生器PG2的输入为多路选择器MUXB的输出信号MUXB_out；脉冲发生器PG1的输出信号PG1_out和脉冲发生器PG2的输出信号PG2_out对RS触发器进行复位和置位操作，RS触发器的输出信号为DPWM输出的模拟占空比信号d(t)。

2.根据权利要求1所述的一种由计数器和快慢延迟链构成的高精度数字脉宽调制器，其特征在于，所述慢延迟链包括2^p-q-1个结构完全相同的慢延迟单元，每个慢延迟单元的延迟时间Δt₁为：

式中，T_Clk1为计数器工作时钟信号Clk1的周期；

所述快延迟链包括2^q-1个结构完全相同的快延迟单元，每个快延迟单元的延迟时间Δt₀为：

一个慢延迟单元的延迟时间Δt₁与一个快延迟单元的延迟时间Δt₀之间满足以下关系：

Δt₁＝Δt₀2^q。

3.根据权利要求1所述的一种由计数器和快慢延迟链构成的高精度数字脉宽调制器，其特征在于，对RS触发器进行复位和置位操作的过程如下：

在数字控制开关电源的开关时钟信号Clk2的每个周期的上升沿，脉冲发生器PG1产生一个窄脉冲信号PG1_out，窄脉冲信号PG1_out置位RS触发器，使RS触发器的输出d(t)变为高电平；多路选择器MUXB的输出信号MUXB_out输入到脉冲发生器PG2，产生一个窄脉冲信号PG2_out，窄脉冲信号PG2_out复位RS触发器，使RS触发器的输出d(t)变为低电平，该低电平一直持续到数字控制开关电源的开关时钟信号Clk2的下一个周期的上升沿到来为止。

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