CN111010168A - 一种数字锁相环频率合成器 - Google Patents

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Abstract

本发明公开了一种基于斐波那契数列时间数字转换器的数字锁相环频率合成器，包括鉴频鉴相器模块、时间数字转换器TDC模块、比例积分控制器模块、数字控制振荡器模块和分频器模块。所述TDC模块由t个D触发器和延时单元构成，D触发器直接输出二进制数字信号；具体地，其D触发器的输出分别乘以相应的斐波那契系数fn，其延时单元分别乘以相应的延时时间系数
Figure DDA0002339856110000011
n＝1…t，t的取值取决于输入参考频率和输出频率要求。本发明中的TDC相较于传统结构TDC，所需D触发器和延时单元数目大幅减少，且不需译码器电路，芯片面积和功耗极大降低；本发明中的锁相环环路能够锁定，且锁定时间与基于传统结构TDC的数字锁相环环路相当。

Description

一种数字锁相环频率合成器
技术领域
本发明涉及数字锁相环技术领域，尤其涉及一种基于斐波那契数列时间数字转换器的数字锁相环频率合成器。
背景技术
在数字锁相环频率合成器中，时间数字转换器(TDC，Time Digital Converter)是非常重要的模块，它将输入参考时钟信号与输出反馈时钟信号的相位差信息转换为数字信号。一般情况下，相位差检测范围约为0—0.25π可以满足环路锁定的要求。若TDC的相位差信号检测范围是0—0.25π，那么对0—0.25π内的相位差信号进行的检测是线性的；相位差信号超过0.25π，TDC输出的数字信号与相位差信号为0.25π时所对应的数字信号相同，不再变化，此时TDC的传递函数是非线性的。传统的分辨率恒定TDC结构，TDC的位数越多，能够检测到的相位差信号的范围越大；反过来，要保证相位差信号的检测能力，TDC需要足够多的位数。然而，TDC的位数每增加一位，需要的D触发器单元和延时单元数成指数增长，芯片面积相应增加，电路复杂度因而电路的功率消耗也会相应增加。
例如，如图1所示的传统的恒定分辨率6位TDC电路，由63个D触发器单元和延时单元构成，TDC的D触发器输出温度计码，相位差信号越大，输出 1的个数越多。当TH1＝1，TH2＝1，TH3＝1，TH4＝1，TH5＝0，···，TH63＝0，用数据译码器将63位温度计码的信息转换为6位二进制形式的输出，对应的 TDC输出数字信号为000100(二进制)，检测到的相位差信号脉宽为4×ΔTDC，△TDC代表TDC模块的最小转换时间，代表了TDC模块的分辨率。
可见，传统的恒定分辨率时间数字转换器需要占据相当大的芯片面积，消耗较大的功耗，不利于数字锁相环频率合成器低功耗和低成本集成的要求。
发明内容
本发明的目的就在于为了解决上述问题而提供一种基于斐波那契数列时间数字转换器的数字锁相环频率合成器。
本发明通过以下技术方案来实现上述目的：
本发明的数字锁相环系统结构如图2上半部分所示，鉴频鉴相器PFD将输 入参考频率信号FREF与分频器的输出频率信号Fdiv的相位差转化为UP、DN信 号，然后UP、DN信号经过门电路处理后，输出两个不同脉宽的方波信号到TDC 模块；相位差信号经过TDC模块转化为对应的数字信号，并输出表示相位差正 负的符号位；数字滤波器采用比例积分控制器(PI control)，比例系数与积分系 数的比值决定数字滤波器的零点；TDC输出的数字信号去控制数字控制振荡器 (DCO)模块，调整输出频率。
所述TDC模块如图2下半部分所示，由D触发器和延时单元构成，采用非 恒定分辨率结构，大幅减少检测特定相位差信号范围所需要的D触发器和延时 单元数目；具体地，其D触发器的输出分别乘以相应的斐波那契系数，输入检 测脉宽从0逐渐增大，TDC的增益逐渐变大，等效分辨率ΔTDCe逐渐变高，环路 单位增益带宽逐渐变大；其延时单元分别乘以延时时间系数Kn，可以与二进制 数列相结合，使得D触发器直接输出二进制数字信号，不需要译码器电路，即 令
Figure RE-GDA0002401763670000021
fn是斐波那契系数，n＝1…t，t的取值取决于输入参考频率和输出 频率要求。
本发明的有益效果在于：
本发明是一种数字锁相环频率合成器，与现有技术相比，达到同样的稳定时间，本发明中的TDC所需的D触发器和延时单元的数量大幅减小，节省了面积和功耗；输出为二进制形式，无需译码器，简化了电路设计。本发明中锁相环在相位锁定过程中，环路带宽随着相位差大小的变化发生改变，当相位差较大时，环路带宽较大，环路能够更好地跟踪输入信号，加快环路锁定过程；当环路接近锁定状态时，相位差较小，环路带宽减小并接近项目定义的环路带宽，环路带宽在系统稳定性所要求的范围内，使得系统具备稳定条件。
附图说明
图1是传统的恒定分辨率6位TDC电路图；
图2是本发明的基于斐波那契数列TDC的数字锁相环频率合成器系统框图；
图3是输入32.768kHz、输出16MHz的数字锁相环频率合成器系统框图；
图4是数字锁相环的S域近似模型；
图5是二阶电荷泵锁相环结构图；
图6是一阶模拟滤波器和一阶数字滤波器电路图；
图7是一阶数字滤波器的z域模型图；
图8是传统的恒定分辨率6位TDC模型图；
图9是基于传统恒定分辨率6位TDC的数字锁相环频率合成器的VCO控制电压波形仿真图；
图10是本发明的10位斐波那契数列TDC电路框图；
图11是本发明的基于10位斐波那契数列TDC的数字锁相环频率合成器的 VCO控制电压波形仿真图。
具体实施方式
下面结合具体实施例对本发明作进一步说明：
以设计一个输入32.768kHz，输出16MHz的数字锁相环频率合成器为例。
(1)系统结构设计
由于需要实现32kHz到16MHz的固定频率合成，分频比N设置为512，系统框图如图3所示。PFD将输入参考频率信号FREF与分频器的输出频率信号 Fdiv的相位差转化为UP、DN信号，然后UP、DN信号经过门电路处理后，输出两个不同脉宽的方波信号到TDC模块；相位差信号经过TDC模块转化为对应的数字信号，并输出表示相位差正负的符号位；数字滤波器采用比例积分控制器(PI control)，积分部分实现平滑控制，比例部分实现瞬态响应，这两部分构成完整的数字滤波器功能，结构简单，易于实现；TDC输出的数字信号去控制数字控制振荡器(DCO)模块，调整输出频率，DCO的设计采用DAC和VCO 组合的方式实现，采用电流模R-2R权电阻网络DAC结构，实现简单，VCO采用环形振荡器方案，环形振荡器的能耗效率较高，有利于实现系统的低功耗指标。
(2)系统参数设计
在电荷泵锁相环的s域模型的基础上，建立数字锁相环的传递函数，进而计算得到环路的设计参数。
首先，在电荷泵锁相环的s域模型的基础上，建立数字锁相环s域近似模型，如图4所示。
PFD的传递函数是
Figure BDA0002339856090000041
TREF是输入参考时钟的周期；TDC模块将时间量转化为无量纲的数字信号，它的传递函数是
Figure BDA0002339856090000042
P2D(PFD+TDC)输入的是相位量，输出的是无量纲的数字信号，传递函数是
Figure BDA0002339856090000043
时间数字转换器的分辨率△TDC决定了相位误差检测的精度，相位误差分辨率公式：
Figure BDA0002339856090000044
假设PFD的输入相位差大小为Δφ，那么P2D的输出信号大小为：
Figure BDA0002339856090000051
相位误差分辨率ΔφP2D越高，P2D模块的增益越大。
将数字锁相环的s域近似模型与电荷泵锁相环的s域模型对比，数字锁相环的P2D(PFD+TDC)模块与电荷泵锁相环的PFD+CP模块对应，数字锁相环的数字滤波器与电荷泵锁相环的模拟滤波器对应。建立等效公式，
Figure BDA0002339856090000052
H(s)＝F(s)
其中，IP代表电荷泵电流，H(s)代表数字滤波器传递函数，F(s)代表模拟滤波器传递函数。
根据等效公式，设计数字锁相环参数时，可以先设计电荷泵锁相环的参数，然后基于电荷泵锁相环的计算结果得到数字锁相环的参数。传统电荷泵锁相环通常是三阶锁相环，有3个极点，1个零点，第三个极点是为了削弱由于电荷泵锁相环的自然频率产生的纹波，然而，在全数字锁相环中不存在这个问题，二阶锁相环足够满足系统需求，即一阶环路滤波器能够满足系统需求。
为了分析二阶数字锁相环，先分析二阶电荷泵锁相环。图5所示为二阶电荷泵锁相环，其开环传递函数为:
Figure BDA0002339856090000053
Figure BDA0002339856090000054
故，
Figure BDA0002339856090000055
其中，KO是VCO的增益，式中的
Figure BDA0002339856090000056
该系统的相位裕度
Figure BDA0002339856090000061
令
Figure BDA0002339856090000062
即
Figure BDA0002339856090000063
则，
Figure BDA0002339856090000064
Figure BDA0002339856090000065
Figure BDA0002339856090000066
根据以上公式，若已知输入参考时钟频率、相位裕度PM、电荷泵电流IP、 VCO增益KO，即可求解滤波器参数。
将一阶模拟滤波器与一阶数字滤波器对应，如图6所示。将上述的模型用等效z域函数替换，数字滤波器的z域表示形式，如图7所示。列出z域方程：
x2+y1z-1＝y1
x2＝βx1
y2＝αx1+y1
则数字滤波器的z域传递函数：
Figure BDA0002339856090000067
由以下转换公式，建立s域和z域的联系，
Figure BDA0002339856090000068
其中，Ts是离散时间系统的采样时间，等于输入参考时钟周期。
带入上文的F(s)中，有，
Figure BDA0002339856090000069
整理得：
Figure BDA0002339856090000071
令H(z)，F(s)系数相等，则，
Figure BDA0002339856090000072
Figure BDA0002339856090000073
解得：
Figure BDA0002339856090000074
下面计算数字锁相环的参数，本例中，输入参考32.768kHz，输出16MHz，参考文献[1]中的设计，有如下定义，
Figure BDA0002339856090000075
N＝512
DCO增益，KDCO＝4kHz/LSB
TDC分辨率ΔTDC＝50ns,
Figure BDA0002339856090000076
将这些定义带入上述公式，计算二阶电荷泵锁相环的等效参数，得，
Figure BDA0002339856090000077
ωUGBW＝2π·FUGBW＝2.06×103rad/s
KO＝KDCO
由PM＝65°,得到
Figure BDA0002339856090000078
则，
Figure BDA0002339856090000079
Figure BDA00023398560900000710
由等效的二阶电荷泵锁相环的参数计算数字滤波器的参数，
Figure BDA0002339856090000081
Figure BDA0002339856090000082
为了便于设计，按二进制取整，
β＝2-4
α＝21
Figure BDA0002339856090000083
根据调整后的α，β，重新计算相位裕度PM是否满足稳定性要求:
Figure BDA0002339856090000084
Figure BDA0002339856090000085
Figure BDA0002339856090000086
Figure BDA0002339856090000087
Figure BDA0002339856090000088
相位裕度满足要求。可以看出当
Figure BDA0002339856090000089
变大，ωz变小，PM变大。
P2D的分辨率为
Figure BDA00023398560900000810
当检测相位差信号范围在0—0.25π时，TDC 输出范围是
Figure BDA00023398560900000811
其中
Figure BDA00023398560900000812
6位TDC输出最大值是(26-1)＝63，7位TDC输出最大值是127，76在63和127之间，取近似值63； TDC输出0～63对应的相位差检测范围是0—0.21π。
(3)基于斐波那契数列TDC
传统的恒定分辨率6位TDC数学模型如图8所示，63个D触发器以温度计码的形式输出，然后通过加法器相加，加法器的输出范围是0～63。上述计算得到的PI控制器的比例系数α＝21，和积分系数β＝2-4，将α,β值带入PI控制器模型中，进行数字锁相环的整体仿真，仿真得到的VCO控制电压波形如图9所示，可以看出，锁相环稳定时间约为5ms。
本发明对传统的TDC结构进行改进，减小D触发器和延时单元的数量，使实际电路实现更容易。将TDC中D触发器的个数由63个减少为10个，D触发器的输出分别乘以相应的斐波那契系数(如表1所示)，以提高增益，保证环路响应不会太慢。
表1斐波那契系数fn
Figure BDA0002339856090000091
基于斐波那契数列的TDC电路框图如图10所示，D触发器的数量为10个，以防止TDC输出值过大和增益过大；延时单元分别乘以延时时间系数Kn，可以与二进制数列相结合，使得D触发器直接输出二进制数字信号，不需要译码器电路，即令
Figure BDA0002339856090000092
fn是斐波那契系数，n＝1…10，如表2所示。TDC实际检测的脉宽范围是：0～(Kn系数之和约为43)*delay，其中，delay表示延时单元的延时时间(本例中是50ns)，TDC输出的最大值为1024。
表2延时时间系数Kn
Figure BDA0002339856090000093
(4)环路稳定性分析及数字锁相环路参数的再设计：
当α,β确定后，R,C,
Figure BDA0002339856090000101
保持不变。由
Figure BDA0002339856090000102
得
Figure BDA0002339856090000103
可知，当IP增大，ωUGBW增大，相位裕度
Figure BDA0002339856090000104
随着ωUGBW增大而增大。系统锁定状态下，TDC增益为
Figure BDA0002339856090000105
带宽为
Figure BDA0002339856090000106
在瞬态锁定过程中，TDC中的D触发器的系数增大后，TDC等效增益变大，分别为610×1，610×1，610×2，610×3，610×5，610×8，610×13，610×21， 610×34，610×55，等效IP增大相应倍数，对应的动态单位增益带宽
Figure BDA0002339856090000107
相位裕度均大于60°，系统能够锁定。若TDC的增益继续增大，可能导致系统无法进入锁定状态。
考虑PVT(工艺角、电源电压和温度变化)下的环路稳定性。本例中，VCO 的增益KO随PVT变化，最大值约2KO，此情况下，导致
Figure BDA0002339856090000108
增大，而ωz不变，那么ωUGBW增大约2倍；当TDC增益为最大值610×55时，动态单位增益带宽FUGBW超过了环路输入参考带宽，系统无法进入锁定状态。因此，需要修改数字锁相环路的设计参数，以提升PVT性能，将α,β的大小减小为原设计值的0.5倍，即α＝1，β＝2-5，对应R减小2倍，C增大2倍，RC不变；此时单位增益带宽总范围减小约1/2，根据
Figure BDA0002339856090000109
计算可知，系统的相位裕度均大于50°，满足稳定性需求。
图11所示为基于本发明的10位斐波那契数列TDC的数字锁相环频率合成器的VCO控制电压仿真波形，可见，环路可以锁定，锁定时间与基于传统恒定分辨率6位TDC结构的环路相当，稳定后，电压抖动约0.4mV。
以上显示和描述了本发明的基本原理和主要特征及本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。
参考文献：
[1]Chance F.A Design Procedure for All-Digital Phase-Locked LoopsBased on a Charge-Pump Phase-Locked-Loop.Analogy Notes Queries.2007,247-251。

Claims (3)

1.一种数字锁相环频率合成器，其特征在于：鉴频鉴相器PFD将输入参考频率信号FREF与分频器的输出频率信号Fdiv的相位差转化为UP、DN信号，然后UP、DN信号经过门电路处理后，输出两个不同脉宽的方波信号到斐波那契数列时间数字转换器TDC模块；相位差信号经过TDC模块转化为对应的数字信号，并输出表示相位差正负的符号位；数字滤波器采用比例积分控制器，比例系数与积分系数的比值决定数字滤波器的零点；TDC输出的数字信号去控制数字控制振荡器模块，调整输出频率。
2.根据权利要求1所述的数字锁相环频率合成器，其特征在于：TDC模块由D触发器和延时单元构成，所述TDC模块采用非恒定分辨率结构，大幅减少检测特定相位差信号范围所需要的D触发器和延时单元个数。
3.根据权利要求2所述的数字锁相环频率合成器，其特征在于：所述D触发器的输出分别乘以相应的斐波那契系数fn，n＝1…t，t的取值取决于输入参考频率和输出频率要求，输入检测脉宽从0逐渐增大，TDC的增益逐渐变大，等效分辨率ΔTDCe逐渐变高，环路单位增益带宽逐渐变大；延时单元分别乘以延时时间系数Kn，Kn将fn与二进制数列相结合，使得D触发器直接输出二进制数字信号，不需要译码器电路，即令
Figure FDA0002339856080000011
fn是斐波那契系数，n＝1…t，t的取值取决于输入参考频率和输出频率要求。
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