CN101657959A - 基于非对称自振荡电路的数字式脉宽调制器 - Google Patents
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Abstract
本发明公开了一种用于高频dc－dc开关模式电源(SMPS)的低功率数字式脉宽调制器(DPWM)结构，其非常适合用于集成在小型手持设备的电源管理系统中。该DPWM不需要外部时钟，可以以独立模式进行操作，并且可以在其它DPWM方案所需要的硅片面积的一部分上实现。此外，它具有低的功耗，并提供好的线性输入－输出特性，而对于其它结构来说不是特点。
Description
要求优先权
本申请要求由
等于2007年3月16日递交的、名称为“基于非对称自振荡电路的数字式脉宽调制器”的美国临时申请No.60/895,373(Attorney’s Docket No.SIPEX-01017US0)，和由Aleksandar 
等于2008年2月20日递交的、名称为“基于非对称自振荡电路的数字式脉宽调制器”的美国专利申请No.12/034,593(Attorney Docket No.SIPEX-01017US1)的优先权。
背景技术
在现有的微型手持设备，如移动电话、PDA和MP3播放器中，专用模拟IC几乎专门用来控制开关模式电源(SMPS)。IC消耗很低的功率，并且通常作为恒频脉宽调制器(PWM)控制装置进行操作，由于较少的宽的带宽噪声，恒频脉宽调制器(PWM)控制装置对变频方案是优选的。模拟控制装置需要相对长的设计过程，且在每次实现技术改变时几乎都需要完全重新设计。因此，它们不适合与快速变化的数字硬件单片集成，大多数便携设备基于所述数字硬件。而且，在最新的CMOS工艺中，由于非常有限的电源电压，并不是所有的模拟控制装置的功能模块都能被实现。
低功率SMPS的数字控制允许系统集成更容易进行，且由自动设计工具支持，从一种实现技术到另一种的设计转换快。而且，数字控制能够简化先进功率管理技术的实现。
虽然数字式控制装置的潜力是已知的，但它们很少用在低功率SMPS中。以相同的IC设计技术实现时，数字式控制装置占用相当大的硅片面积，具有较高的功率消耗，且通常以较低的开关频率进行操作，这导致效率差且更大的功率级，否定了所有的数字优势。
附图说明
图1为采用DPWM的数控开关转换装置的视图。
图2为一个实施例的DPWM的视图。
图3为一个实施例的数字式可编程电流驱动延迟单元的视图。
图4为一个实施例的频率调节器模块的视图。
图5为一个实施例的全数字式延迟单元的视图。
图6为示出属于图2的DPWM的数字式控制装置布局的一部分的视图。
图7为示出示例性DPWM的操作的视图。
具体实施方式
在实现如图1所示的高频数控脉宽调制的控制装置时的一个问题是需要功率有效的高频数字式脉宽调制器。
所述系统能够调节输出电压，并以下述方式进行操作：可以为任何开关功率转换装置的功率级的输出电压被采样，并与希望的参照值Vref[n]进行比较。结果，形成与输出和所希望的值之间的差成正比的数字误差信号e[n]，如果输出电压高于参考值，则所述误差是负的，和更低的输出导致正误差。随后，e[n]由数字式补偿器进行处理，数字式补偿器产生用于数字式脉宽调制器(DPWM)的控制信号d[n]。在大多数情况下，正误差导致控制变量的增加、大占空比(duty ratio value)值并且因此导致输出电压的增加。由于下述四个相冲突的要求，DPWM的实际实现是非常具有挑战性的任务：
●为了最小化SMPS的尺寸和重量，要求以高开关频率进行操作，从几百kHz至几MHz；
●为了消除不希望的量子化效应，特别是参考值附近的不希望的极限环振荡，需要高分辨率，通常为8至12位的范围；
●为了保持系统高的总效率，DPWM的功耗需要很小，相比于供给的负载功率，是可以忽略的；
●为了允许经济可行的实现，由DPWM占据的整个硅片面积需要很小，以允许在与模拟方案的面积类似的面积上实现该控制装置。
此外，在成本敏感的低功率便携应用中，还要求DPWM在没有外部时钟信号的情况下进行操作，而外部时钟信号通常由晶体振荡器产生。通常在电机驱动应用中使用的基于计数器的DPWM结构不适合以高开关频率进行操作。它们需要2Nfsw频率的外部时钟，其中N为DPWM的分辨率，即它的输出字节的位数，且fsw为开关频率。例如，为了在1MHz的开关频率下实现10位的分辨率，将需要1.024GHz的时钟信号。设计这样的结构将会是非常具有挑战性的，并且它会消耗相当大量的功率，可能超过由被供给的负载消耗的功率。结果，控制装置的总效率将会非常低。
采用由连接成环的2N+1个延迟单元和2N:1多路复用器组成的基于环形振荡器的结构，可以获得功率更有效的DPWM。这种结构的主要问题在于，为了获得高分辨率，需要大量的单元和巨大的多路复用器，其过多地占用很大的硅片面积。
基于分段式延迟线的结构可以由几个较小的多路复用器和延迟线构成，其延迟单元具有成对数比例的传播时间。这种结构允许在小的硅片面积上实现，并消耗相当少量的功率，但仍然经受三个不足。首先，它要求外部时钟进行操作。第二个问题是，在一些情况下，当延迟单元的匹配不理想时，它们会产生非单调的输入-输出特性，并且导致不希望的正反馈，负面地影响系统稳定性。为了消除这个问题，可以采用延迟锁定环(DLL)。然而，DLL不能完全消除由多路复用器引入的附加延迟导致的非线性。
本发明的系统的实施例可以为基于非对称自振荡电路的新型DPWM结构。新型DPWM结构的实施例没有之前提及的问题，并能够满足所有的上述要求。即，
1.所述DPWM能够以从几百kHz至几十MHz范围的高开关频率进行操作。
2.所述DPWM具有高分辨率。在所包括的例子中，展示了8位的实现方案，不限于采用相同的设计原理来实现更高的分辨率。
3.所述DPWM消耗相当少量的功率。作为例子，展示了1.8V电源下消耗4μA/MHz的设计。
4.所述DPWM占据很小的硅片面积。对于8位实施方案来说，对于基于环形振荡器的结构来说，需要所述面积的约1/16。
5.所述DPWM能够作为独立的装置操作而不需要外部时钟。
本发明的一个实施例为DPWM 200，如图2所示，包括包含第一延迟单元的第一延迟线206，以及包含第二延迟单元的第二延迟线208。第二延迟单元可以比第一延迟单元慢。第一延迟线206和第二延迟线108可以布置成环形振荡器。至少一些第一延迟单元的输出可以是第一多路复用器202的输入。至少一些第二延迟单元的输出可以是第二多路复用器204的输入。第一多路复用器202和第二多路复用器204的输出端可以用来产生DPWM输出。
在一个实施例中，第二多路复用器104的输出可以将DPWM的输出设定成高电平。在环形振荡器信号传播通过第二延迟线的剩余部分，并返回进入第一延迟线时，第一多路复用器的输出可以复位DPWM的输出。
第一多路复用器202可以接收DPWM数字控制信号的最低有效位(least significant bit)，且第二多路复用器204可以接收DPWM数字控制信号的最高有效位。
第二延迟单元可以比第一延迟单元慢整数倍。例如，在一个实施例中，第二(慢)延迟单元可以为第一(快)延迟单元的16倍，或者为2的另一幂。
慢延迟单元的延迟可以等于第一延迟线的延迟。线性化电路可以用于相对于第一延迟单元的延迟保持第二延迟单元的延迟。线性化电路可以包括用来帮助保持正确延迟的延迟线复制品(delay line replica)。信号通过延迟线复制品的传播可以用来更新数字控制信号。数字控制信号可以用来调整偏流。
第一和第二延迟单元可以是可编程的。在一个实施例中，延迟单元通过接通不同尺寸的晶体管而进行编程。
图2所示的示例性的8-位DPWM 200基于分段式DPWM和基于环形振荡器的结构的结合。这种设计不需要外部时钟，并且能够在传统环形实施方案所需要的面积的不到1/16的面积上实现。通过用两个16:1多路复用器(MUX)代替大的256:1多路复用器，可以减小DPWM的尺寸。
第一延迟线206和第二延迟线208可以用作环形振荡器的一部分。第一多路复用器202和第二多路复用器204可以连接至第一延迟线206和第二延迟线208。第一多路复用器202和第二多路复用器204具有连接至SR锁存器210的输出。第一延迟线可以包括16个相同的快延迟单元。第二线包括16个慢单元。每个慢延迟单元可以比第一线的延迟单元慢16倍。第一线的中间结点(抽头(tap))可以被通到第一多路复用器上，且第二较慢延迟线的抽头可以连接至第二多路复用器。
8位输入d[n]可以分为两部分。4位最高有效位(MSB)可以是第二多路复用器的输入。它们限定了脉宽调制信号c(t)的上升沿，且粗调它的占空比值。d[n]的4位最低有效位(LSB)，即第一多路复用器的输入，限定了c(t)的下降沿，并对占空比进行细调。
通过观测它的高和低输入控制占空比值的行为，可以描述分段式环形DPWM 200的操作。让我们假设存在传播通过环形振荡器的脉冲，并且首先考虑这样的情形，即在对应于0.9065的占空比，d[n]为示例性二进制数码1110 1000时。当脉冲通过环形振荡器时，SR锁存器210的输出在它达到第二多路复用器104的对应于二进制输入d[n]的4MSB的抽头14时将设定为高电平。此时，脉冲在它到达第一多路复用器202的抽头8之前(值对应于d[n]的4LSB)穿过14个慢单元，随后通过8个快延迟单元，并且复位SR锁存器210。结果，c(t)被设定为低电平。一旦脉冲到达第二多路复用器204的抽头14，则开始新的开关循环。在输入很小时，例如d[n]＝0001时，脉冲在MUX-B的抽头1处设定SR锁存器，仅穿过一个慢延迟单元和一个快延迟单元，并且随后在第一多路复用器的抽头1处复位输出。这导致低的占空比值。
图3示出了示例性的数字可编程电流驱动的延迟单元和对应的偏流电路。
这种单元的延迟依赖于在节点A处所示的等效电容，并依赖于由可编程偏流电路镜像出的电流。电流可以通过改变同时导通的不同尺寸(W/L，W/L，2W/L，4W/L和8W/L)的晶体管的数量而被编程成二进制的形式。
具有非均匀延迟单元的DPWM结构可能会经受非线性问题。在一些情况中，快延迟单元和慢延迟单元之间的错误匹配可能会导致DPWM的特性变为非单调的。结果，可能会发生局部正反馈，和系统不稳定。
为了保持这种基于环形的分段式DPWM的线性，可以采用线性化模块。图4示出的模块可以确保快和慢单元的延迟使慢单元精确地比快单元慢16倍。
线性化模块可以由包括16个快延迟单元的延迟线复制品构成。这种延迟可以与由慢延迟线的抽头产生的信号fclk匹配。这种信号的周期可以对应于两个慢延迟单元的延迟。fclk的上升沿开始在延迟线复制品中传播脉冲。负沿可以锁存每条延迟线的中间节点。如果这种延迟被理想地匹配，则传播的脉冲将正好到达第15个单元，并且其它单元的输出将仍然为零。因此，复制模块的输出将在fclk的负时钟沿锁存‘10’态。然而，如果这种延迟太慢，它将锁存表示该脉冲没有充分传播的‘00’态。这将指示寄存器通过增加另外的延迟单元来增加延迟。如果这种延迟太快，它将锁存表示该脉冲传播太远的‘11’态，从而指示寄存器通过移除延迟单元而减小延迟。以这种方式，可以确保单元的匹配。
这种相同的结构可以用来同步所述系统和外部时钟，在一些情况中其需要最小化电磁干扰。之后另外的频率调整模块和包括16个慢延迟单元的延迟线复制品可以用来同步振荡器的频率和时钟频率。
在一些情况中，当在专用IC上不可能实现DPWM时，和/或要求在FPGA中实现数字控制方案时，所提出的结构可以被轻易地进行修改，以适合新的实现技术。因而，图3的定制的数字可编程电流驱动的延迟单元可以用图5所示的全数字可编程延迟单元代替。
通过这些单元的传播时间可以依赖于输入信号i在它到达单元的输出端Out之前通过的D触发器的数量。传播可以用外部信号f[n]进行调整，外部信号f[n]等效于用在电流驱动的延迟单元中的信号fsw[n]。在这种情况中，f[n]、fms[n]的两个最高有效位用来限定该信号通过几个由4个D触发器组成的模块，并且2个最低有效位fls[n]调整通过仅具有一个D触发器的模块的传播。
在标准的0.18μm CMOS工艺中，图2的DPWM作为控制装置的一部分在芯片上实现。通过HSPICE模拟，获得表1中列出的芯片参数，并且它的布局如图6所示。这些结果验证了仅4.5μA/MHz的非常低的功耗，并且显示出新发明的结构需要小于0.1mm2的面积来实现。
此外，图1所示的采用新结构的DPWM和控制装置可以采用FPGA系统实现，并用实验性的3W、3.3V降压(bucking)开关转换器测试。图7的实验波形示出了6.2MHz的开关频率时的操作，确定了本发明可以以与现有技术的模拟方案的开关频率相比较的开关频率进行操作。
表1-片上实现DPWM和DPFM的参数
| 面积 | 频率范围 | 电流消耗 | |
| DPWM | 0.008361mm2 | 1MHz至20MHz | 4.5μA/MHz |
本发明的实施例介绍了用于数字式脉宽调制器(DPWM)的新型结构，其满足相当高频操作、低功耗、在小硅片面积上实现和独立操作的要求。所有的这些在用在现代便携设备中的低功率开关模式电源中是非常需要的。为了实现这些特性，DPWM可以利用非对称振荡器、数字可编程电流驱动的延迟单元、以及可变地定位脉宽调制信号的上升沿和下降沿。此外，采用频率调整模块可以确保这些特性的线性。
为了显示和描述的目的，已经提供了本发明的优选实施例的前述的描述。它不是要穷尽，或者要将本发明限制为所公开的精确形式。为了最好地说明本发明的原理和它的实际应用，选择了多个实施例并进行了描述，从而使本领域其它技术人员能够理解本发明的各种实施例，并且进行适合设想的特定使用的各种修改。目的是本发明的保护范围由权利要求和它们的等同物进行限定。
Claims (15)
1.一种DPWM，包括：
第一延迟线，包括第一延迟单元；
第二延迟线，包括第二延迟单元，所述第二延迟单元比第一延迟单元慢，所述第一延迟线和第二延迟线布置成环形振荡器；
第一多路复用器，具有输入，所述输入是所述第一延迟单元中的至少一些延迟单元的输出；
第二多路复用器，具有输入，所述输入是所述第二延迟单元中的至少一些延迟单元的输出，其中所述第一多路复用器和第二多路复用器的输出用来产生DPWM输出。
2.根据权利要求1所述的DPWM，其中所述第二延迟单元比所述第一延迟单元慢整数倍。
3.根据权利要求2所述的DPWM，其中所述整数等于所述第一延迟单元的数量。
4.根据权利要求2所述的DPWM，其中所述整数为2的幂。
5.根据权利要求3所述的DPWM，其中线性化电路用来将所述第二延迟单元的延迟保持在比所述第一延迟单元大的整数延迟上。
6.根据权利要求1所述的DPWM，其中所述第一延迟单元和第二延迟单元是可编程的。
7.根据权利要求6所述的DPWM，其中，所述延迟单元通过接通不同尺寸的晶体管进行编程。
8.根据权利要求1所述的DPWM，还包括线性化电路。
9.根据权利要求8所述的DPWM，其中线性化电路包括延迟线复制品。
10.根据权利要求9所述的DPWM，其中通过所述延迟线复制品的信号的传播用来更新数字控制信号。
11.根据权利要求10所述的DPWM，其中所述数字控制信号用来调整偏流。
12.根据权利要求1所述的DPWM，其中所述第一多路复用器的输出复位所述DPWM的输出。
13.根据权利要求1所述的DPWM，其中所述第二多路复用器的输出设定所述DPWM的输出。
14.根据权利要求1所述的DPWM，其中第二多路复用器的输出将DPWM输出设定成高电平，并且其中，在所述环形振荡器信号传播通过所述第二延迟线的剩余部分并返回进入所述第一延迟线之后，所述第一多路复用器的输出复位所述DPWM的输出。
15.根据权利要求1所述的DPWM，其中所述第一多路复用器接收DPWM数字控制信号的最低有效位，和所述第二多路复用器接收所述DPWM数字控制信号的最高有效位。
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