CN117595844B - 一种脉宽调制器和数字控制系统 - Google Patents

一种脉宽调制器和数字控制系统 Download PDF

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Abstract

本发明公开了一种脉宽调制器和数字控制系统，包括：计算逻辑模块用于计算所需的目标脉宽调制信号的脉宽时间值，并将其高位值传输至信号产生模块，将其低位值传输至延时模块，延时模块用于生成多路延时时钟信号，将多路延时时钟信号转换为多路延时脉冲信号，从多路延时脉冲信号中选出相位延迟时间值与低位值对应的延时脉冲信号，并将其作为第一目标延时脉冲信号，信号产生模块用于生成脉宽时间值与高位值对应的基础脉宽调制信号，异步处理模块用于根据基础脉宽调制信号和第一目标延时脉冲信号生成目标脉宽调制信号，从而可以通过控制生成的延时时钟信号的相位，来实现脉宽调制器的高分辨率或高精度。

Description

一种脉宽调制器和数字控制系统
技术领域
本发明涉及数字控制技术领域，具体涉及一种脉宽调制器和数字控制系统。
背景技术
与传统的模拟控制系统相比，数字控制系统因具有通用性、可编程性、集成度高和抗干扰能力强等优点，而被广泛应用于自动控制、开关电源控制以及电机控制等领域。目前的数字控制系统主要包括模数转换器和脉宽调制器，为了避免触发极限环引起的震荡，需要保证脉宽调制器的分辨率显著高于模数转换器的分辨率，然而，目前的脉宽调制器的分辨率较低，导致数字控制系统的分辨率较低。
发明内容
本发明公开一种脉宽调制器和数字控制系统，以提高脉宽调制器和数字控制系统的分辨率。
第一方面，本发明公开了一种脉宽调制器，包括：计算逻辑模块，用于计算所需的目标脉宽调制信号的脉宽时间值，并将所述脉宽时间值的高位值传输至信号产生模块，将所述脉宽时间值的低位值传输至延时模块；所述延时模块用于生成多路延时时钟信号，所述多路延时时钟信号的相位依次延迟最小时间精度值，将所述多路延时时钟信号转换为多路延时脉冲信号，所述多路延时脉冲信号与所述多路延时时钟信号的相位分别相同，且所述多路延时脉冲信号的脉宽时间值都等于所述最小时间精度值，从所述多路延时脉冲信号中选出相位延迟时间值与所述低位值对应的延时脉冲信号，并将选出的延时脉冲信号作为第一目标延时脉冲信号传输至异步处理模块；所述信号产生模块用于根据目标时钟信号和所述高位值生成基础脉宽调制信号，所述目标时钟信号与所述多路延时时钟信号中0相位的延时时钟信号同源或同相位，所述基础脉宽调制信号的脉宽时间值与所述高位值对应，并将所述基础脉宽调制信号传输至所述异步处理模块；所述异步处理模块用于根据所述基础脉宽调制信号和所述第一目标延时脉冲信号生成目标脉宽调制信号，所述目标脉宽调制信号的脉宽时间值大于或等于所述基础脉宽调制信号的脉宽时间值与所述第一目标延时脉冲信号的相位延迟时间值之和。
在一些可选示例中，所述异步处理模块包括第一异步处理单元和第二异步处理单元；所述第一异步处理单元用于根据所述基础脉宽调制信号和第二目标延时脉冲信号生成复位屏蔽信号，所述第二目标延时脉冲信号为所述多路延时脉冲信号中0相位的延时脉冲信号；所述复位屏蔽信号的脉宽时间值等于基础脉宽调制信号的脉宽时间值与△T＇之和，△T＇为所述基础脉宽调制信号的延时导致的所述第二目标延时脉冲信号的相位差；所述第二异步处理单元用于根据所述复位屏蔽信号、所述第一目标延时脉冲信号和所述基础脉宽调制信号生成所述目标脉宽调制信号；所述目标脉宽调制信号的脉宽时间值等于所述复位屏蔽信号的脉宽时间值与所述第一目标延时脉冲信号的相位延迟时间值之和。
在一些可选示例中，所述第一异步处理单元包括第一反相器、第一与门和第一触发器；所述第一反相器的输入端用于接收所述基础脉宽调制信号，所述第一反相器的输出端与所述第一与门的第一输入端相连；所述第一与门的第二输入端用于接收所述第二目标延时脉冲信号，所述第一触发器的第一输入端用于接收所述基础脉宽调制信号；所述第一触发器的第二输入端与所述第一与门的输出端相连，所述第一触发器的输出端用于输出所述复位屏蔽信号。
在一些可选示例中，所述第二异步处理单元包括第二反相器、第二与门和第二触发器；所述第二反相器的输入端用于接收所述复位屏蔽信号，所述第二反相器的输出端与所述第二与门的第一输入端相连；所述第二与门的第二输入端用于接收所述第一目标延时脉冲信号，所述第二触发器的第一输入端用于接收所述基础脉宽调制信号；所述第二触发器的第二输入端与所述第二与门的输出端相连，所述第二触发器的输出端用于输出所述目标脉宽调制信号。
在一些可选示例中，所述第一异步处理单元还包括第一信号处理单元，所述第一信号处理单元的输入端用于接收所述基础脉宽调制信号，所述第一信号处理单元的输出端连接所述第一触发器的第一输入端，所述第一信号处理单元用于将所述基础脉宽调制信号的高电平信号转换为同上升沿的单周期信号。
在一些可选示例中，所述脉宽调制器还包括第二信号处理单元，所述第二信号处理单元连接在所述信号产生模块和所述异步处理模块之间，所述第二信号处理单元用于将所述基础脉宽调制信号的脉宽时间值增加至少一个周期值。
在一些可选示例中，所述异步处理模块包括第一异步处理单元，所述第一异步处理单元包括第一反相器、第一与门和第一触发器，所述第一反相器的输入端用于接收所述基础脉宽调制信号，所述第一反相器的输出端与所述第一与门的第一输入端相连，所述第一与门的第二输入端用于接收所述第一目标延时脉冲信号，所述第一与门的输出端与所述第一触发器的第二输入端相连，所述第一触发器的第一输入端用于接收所述基础脉宽调制信号，所述第一触发器的输出端用于输出所述目标脉宽调制信号。
在一些可选示例中，所述延时模块包括延时锁定单元、延时脉冲单元和多路选择单元；所述延时锁定单元用于生成多路延时时钟信号，所述多路延时时钟信号的相位依次延迟最小时间精度值；所述延时脉冲单元用于将所述多路延时时钟信号转换为多路延时脉冲信号，所述多路延时脉冲信号与所述多路延时时钟信号的相位分别相同，且所述多路延时脉冲信号的脉宽时间值都等于所述最小时间精度值；所述多路选择单元用于从所述多路延时脉冲信号中选出相位延迟时间值与所述低位值对应的延时脉冲信号，并将选出的延时脉冲信号作为第一目标延时脉冲信号传输至异步处理模块。
在一些可选示例中，所述延时脉冲单元包括多个异或门和多个第三与门；所述多个异或门的输入端分别接收所述多路延时时钟信号中依次相邻的两路延时时钟信号，所述多个异或门的输出端与所述多个第三与门的第一输入端分别相连，每个所述第三与门的第二输入端用于接收与其对应相连的异或门接收的相邻的两路延时时钟信号中相位延迟时间值最大的延时时钟信号，所述多个第三与门的输出端分别输出所述多路延时脉冲信号。
在一些可选示例中，所述多路延时时钟信号和所述多路延时脉冲信号的路数等于2m，m等于所述低位值的位宽，所述最小时间精度值等于T/2m，T为所述延时时钟信号或所述延时脉冲信号的周期。
在一些可选示例中，所述信号产生模块包括计数器和比较器；所述计数器用于对所述目标时钟信号的周期进行计数，来获得计数值；所述比较器用于将所述计数值与所述高位值进行比较，来获得所述基础脉宽调制信号。
第二方面，本发明公开了一种数字控制系统，包括如上任一项所述的脉宽调制器。
本发明公开的脉宽调制器和数字控制系统，通过将多路延时时钟信号转换为同相位的多路延时脉冲信号，并根据相位延迟时间值与目标脉宽调制信号的脉宽时间值的低位值对应的延时脉冲信号和脉宽时间值与目标脉宽调制信号的脉宽时间值的高位值对应的基础脉宽调制信号，来得到目标脉宽调制信号，从而可以通过控制延时时钟信号的相位，来实现脉宽调制器的高分辨率或高精度。
附图说明
为了更清楚地说明本发明实施例或背景技术中的技术方案，下面将对本发明实施例或背景技术中所需要使用的附图进行说明。
图1为本发明实施例公开的一种脉宽调制器的结构示意图。
图2为本发明实施例公开的8路延时时钟信号和8路延时脉冲信号的时序图。
图3为本发明实施例公开的一种延时脉冲单元的结构示意图。
图4为图1所示的脉宽调制器在理想状态下的信号时序图。
图5为图1所示的脉宽调制器在实际状态下的信号时序图。
图6为本发明实施例公开的另一种脉宽调制器的结构示意图。
图7为图6所示的脉宽调制器在实际状态下的信号时序图。
图8为本发明实施例公开的另一种脉宽调制器的结构示意图。
图9为图8所示的脉宽调制器在实际状态下的信号时序图。
图10为本发明实施例公开的另一种脉宽调制器的结构示意图。
图11为本发明实施例公开的另一种脉宽调制器的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
传统的脉宽调制器都是基于计数器实现的，虽然具有结构简单和线性度高等优点，但是，在计数器的时钟频率的限制下，脉宽调制器的分辨率较低。若要通过提高计数器的时钟频率来实现脉宽调制器的高分辨率，就会将实现难度与成本推高至不可接受的程度。
目前基本都是通过在脉宽调制器的末端增加延时线，来提高脉宽调制器的分辨率。其中，延时线是一种能够延时信号到达时间的装置，其通过引入特定的延时元件，来使得信号延时一段时间后才输出。虽然增加延时线可以使得脉宽调制器具有高分辨率和低功耗的优点，但是，延时线容易受过程电压温度（Process Voltage Temperature，PVT）与老化等因素影响而失效，而失效后的延时线无法保证脉宽调制器的正常工作。
基于此，本发明公开了一种脉宽调制器，其通过将多路时钟信号转换为多路脉冲信号，并根据多路脉冲信号中的一路脉冲信号与基础脉宽调制信号，来获得所需的目标脉宽调制信号，从而可以通过控制生成的时钟信号的相位，来实现脉宽调制器的高精度或高分辨率，进而不需要采用延时线来实现脉宽调制器的高精度或高分辨率，进而可以避免因延时线失效而导致的脉宽调制器无法正常工作的问题。
作为本发明公开内容的一种可选实现，本发明实施例公开了一种脉宽调制器，该脉宽调制器可以为数字脉宽调制器（DPWM），如图1所示，该脉宽调制器包括计算逻辑模块10、延时模块11、信号产生模块12和异步处理模块13，其中，计算逻辑模块10与延时模块11和信号产生模块12相连，信号产生模块12和延时模块11相连，且延时模块11和信号产生模块12都与异步处理模块13相连。
计算逻辑模块10用于计算所需的目标脉宽调制信号Pt的脉宽时间值，并将脉宽时间值的高位值n传输至信号产生模块12，将脉宽时间值的低位值p传输至延时模块11。
延时模块11用于生成多路延时时钟信号clk0~clk(2m-1)，多路延时时钟信号clk0~clk(2m-1)的相位依次延迟最小时间精度值，将多路延时时钟信号clk0~clk(2m-1)转换为多路延时脉冲信号pls0~pls(2m-1)，多路延时脉冲信号pls0~pls(2m-1)与多路延时时钟信号clk0~clk(2m-1)的相位分别相同，且多路延时脉冲信号pls0~pls(2m-1)的脉宽时间值都等于最小时间精度值，从多路延时脉冲信号pls0~pls(2m-1)中选出相位延迟时间值与低位值p对应的延时脉冲信号，并将选出的延时脉冲信号作为第一目标延时脉冲信号plsi传输至异步处理模块13。
信号产生模块12用于根据目标时钟信号和高位值n生成基础脉宽调制信号Pr，目标时钟信号与多路延时时钟信号clk0~clk(2m-1)中0相位的延时时钟信号即第1路延时时钟信号clk0同源或同相位，基础脉宽调制信号Pr的脉宽时间值与高位值对应，并将基础脉宽调制信号Pr传输至异步处理模块13。
异步处理模块13用于根据基础脉宽调制信号Pr和第一目标延时脉冲信号plsi生成目标脉宽调制信号Pt，目标脉宽调制信号Pt的脉宽时间值大于或等于基础脉宽调制信号Pr的脉宽时间值与第一目标延时脉冲信号plsi的相位延迟时间值之和。
因为本发明中是通过将多路延时时钟信号转换为同相位的多路延时脉冲信号，并根据多路延时脉冲信号中相位延迟时间值与目标脉宽调制信号Pt的脉宽时间值的低位值p对应的延时脉冲信号和脉宽时间值与目标脉宽调制信号Pt的脉宽时间值的高位值对应的基础脉宽调制信号Pr来得到目标脉宽调制信号Pt，所以，可以通过控制生成的延时时钟信号的相位，来实现脉宽调制器的高精度或高分辨率，进而不需要采用延时线来实现脉宽调制器的高精度或高分辨率，进而可以避免因延时线受PVT等影响失效，而导致脉宽调制器出现无法正常工作的问题。
本发明一些实施例中，计算逻辑模块10的计算逻辑为前级算法或控制逻辑的总称，其可以根据与其相连的外部应用的需求，计算外部应用所需的目标脉宽调制信号Pt的脉宽时间值。该脉宽时间值一般为信号的高电平时间值。当然，本发明并不仅限于此，在另一些实施例中，计算逻辑模块10也可以根据外部输入的配置参数等，获得所需的目标脉宽调制信号Pt的脉宽时间值。
并且，计算逻辑模块10计算得到的目标脉宽调制信号Pt的脉宽时间值为n+p比特的二进制数值。上述高位值n为该二进制数值的n个高有效位的数值，该低位值p为该二进制数值的p个低有效位的数值。
本发明一些实施例中，延时模块11也可以与外部应用相连，并根据外部应用的需求，生成相应路数的延时时钟信号。本发明一些实施例中，延时模块11生成2m路延时时钟信号，并转换为2m路延时脉冲信号。可选地，m等于目标脉宽调制信号Pt的脉宽时间值的低位值p的位宽。例如，低位值p为000、001或010等数值，则低位值p的位宽为3，则m等于3，2m等于8。
本发明一些实施例中，多路延时时钟信号clk0~clk(2m-1)的相位依次延迟的最小时间精度值等于T/2m，T为任一延时时钟信号或任一延时脉冲信号的周期值。当然，本发明并不仅限于此，在另一些实施例中，延时模块11也可以根据外部输入的配置参数等，生成相应路数的延时时钟信号，在此不再赘述。其中，可以通过控制m的值，控制延时时钟信号的最小时间精度值。
本发明一些实施例中，延时模块11包括延时锁定单元110、延时脉冲单元111和多路选择单元112。延时锁定单元110用于生成多路延时时钟信号clk0~clk(2m-1)，多路延时时钟信号clk0~clk(2m-1)的相位依次延迟最小时间精度值。延时脉冲单元111用于将多路延时时钟信号clk0~clk(2m-1)转换为多路延时脉冲信号pls0~pls(2m-1)，多路延时脉冲信号pls0~pls(2m-1)与多路延时时钟信号clk0~clk(2m-1)的相位分别相同，即多路延时脉冲信号pls0~pls(2m-1)的相位依次延迟最小时间精度值，且多路延时脉冲信号pls0~pls(2m-1)的脉宽时间值都等于最小时间精度值。
多路选择单元112用于从多路延时脉冲信号pls0~pls(2m-1)中选出相位延迟时间值与低位值p对应的延时脉冲信号，并将选出的延时脉冲信号作为第一目标延时脉冲信号plsi传输至异步处理模块13。需要说明的是，多路选择单元112必须保证各路延时脉冲信号的传输延时一致，以保证各路延时脉冲信号对应的目标脉宽调制信号Pt的线性和一致性。
以m等于3为例，延时锁定单元110生成如图2所示的8路延时时钟信号clk0~clk7，延时脉冲单元111将8路延时时钟信号clk0~clk7转换为如图2所示的8路延时脉冲信号pls0~ pls7。多路选择单元112从8路延时脉冲信号pls0~ pls7中选出相位延迟时间值与低位值p对应的延时脉冲信号，并将选出的延时脉冲信号作为第一目标延时脉冲信号plsi传输至异步处理模块13。
其中，多路延时时钟信号clk0~clk7的相位依次延迟T/8，多路延时脉冲信号pls0~pls7的相位依次延迟T/8。或者说，相邻两路延时时钟信号或相邻两路延时脉冲信号的相位差等于T/8。例如，第2路延时时钟信号clk1与第1路延时时钟信号clk0的相位差等于T/8，第3路延时时钟信号clk2与第2路延时时钟信号clk1的相位差等于T/8。并且，任一延时脉冲信号的脉宽时间值等于T/8。例如，第1路延时脉冲信号pls0至第8路延时脉冲信号pls7的脉宽时间值都等于T/8。
在一些实施例中，延时脉冲单元111通过对多路延时时钟信号clk0~clk(2m-1)中依次相邻的两路延时时钟信号进行异或与，来得到多路延时脉冲信号pls0~pls(2m-1)。在一些实施例中，延时脉冲单元111包括多个异或门1110和多个第三与门1111。多个异或门1110的输入端分别接收多路延时时钟信号中依次相邻的两路延时时钟信号，多个异或门1110的输出端与多个第三与门1111的第一输入端分别相连，每个第三与门1111的第二输入端用于接收与其对应相连的异或门1110接收的相邻的两路延时时钟信号中相位延迟时间值最大的延时时钟信号，多个第三与门1111的输出端分别输出多路延时脉冲信号pls0~pls(2m-1)。
以m等于3为例，如图3所示，第1个异或门1110的两个输入端分别接收第1路延时时钟信号clk0和第2路延时时钟信号clk1，第1个异或门1110的输出端与第1个第三与门1111的第一输入端相连，第1个第三与门1111的第二输入端用于接收第2路延时时钟信号clk1，第1个第三与门1111的输出端用于输出第1路延时脉冲信号pls0。第2个异或门1110的两个输入端分别接收第2路延时时钟信号clk1和第3路延时时钟信号clk2，第2个异或门1110的输出端与第2个第三与门1111的第一输入端相连，第2个第三与门1111的第二输入端用于接收第3路延时时钟信号clk2，第2个第三与门1111的输出端用于输出第2路延时脉冲信号pls1。其他异或门1110和第三与门1111的连接关系以此类推，在此不再赘述。
本发明一些实施例中，以m等于3为例，若低位值p等于000，则多路选择单元112选出的第一目标延时脉冲信号plsi为第1路延时脉冲信号pls0；若低位值p等于001，则多路选择单元112选出的第一目标延时脉冲信号plsi为第2路延时脉冲信号pls1；若低位值p等于010，则多路选择单元112选出的第一目标延时脉冲信号plsi为第3路延时脉冲信号pls2；若低位值p等于011，则多路选择单元112选出的第一目标延时脉冲信号plsi为第4路延时脉冲信号pls3；若低位值p等于100，则多路选择单元112选出的第一目标延时脉冲信号plsi为第5路延时脉冲信号pls4；若低位值p等于101，则多路选择单元112选出的第一目标延时脉冲信号plsi为第6路延时脉冲信号pls5；若低位值p等于110，则多路选择单元112选出的第一目标延时脉冲信号plsi为第7路延时脉冲信号pls6；若低位值p等于111，则多路选择单元112选出的第一目标延时脉冲信号plsi为第8路延时脉冲信号pls7。
本发明一些实施例中，信号产生模块12包括计数器120和比较器121。计数器120用于对目标时钟信号的周期进行计数，来获得计数值。比较器121用于将计数值与高位值n进行比较，来获得基础脉宽调制信号Pr。在另一些实施例中，信号产生模块12还可以包括第三触发器122，比较器121用于将计数值与高位值n进行比较，来获得脉冲信号，具体地，若计数值达到高位值n，则生成或关闭脉冲信号，第三触发器122用于根据脉冲信号和目标时钟信号，生成基础脉宽调制信号Pr。其中，该目标时钟信号与多路延时时钟信号clk0~clk(2m-1)中0相位的延时时钟信号即第1路延时时钟信号clk0同源或同相位。其中，第三触发器122可以为D触发器。
本发明一些实施例中，如图1所示，异步处理模块13包括第一异步处理单元131，第一异步处理单元131包括第一反相器1310、第一与门1311和第一触发器1312，第一反相器1310的输入端用于接收基础脉宽调制信号Pr，第一反相器1310的输出端与第一与门1311的第一输入端相连，第一与门1311的第二输入端用于接收第一目标延时脉冲信号plsi，第一与门1311的输出端与第一触发器1312的第二输入端相连，第一触发器1312的第一输入端用于接收基础脉宽调制信号Pr，第一触发器1312的输出端用于输出目标脉宽调制信号Pt。其中，第一触发器1312可以为SR触发器。
需要说明的是，当复位端R与置位端S同时为低电平时，SR触发器处于保持状态，当置位端S为高电平、复位端R为低电平时，SR触发器的输出端Q为高电平，当置位端S为低电平、复位端R为高电平时，SR触发器的输出端Q为低电平，复位端R优先级需要高于置位端S，当两者都为高电平时，SR触发器的输出端Q为低电平。
以m等于3为例，如图4所示，第一反相器1310接收基础脉宽调制信号Pr之后，将其转换为反相的信号Pr’，若第一目标延时脉冲信号plsi为第1路延时脉冲信号pls0，则第一与门1311输出的信号为Pn0信号，第一触发器1312输出的目标脉宽调制信号Pt为Pt0信号；若第一目标延时脉冲信号plsi为第2路延时脉冲信号pls1，则第一与门1311输出的信号为Pn1信号，第一触发器1312输出的目标脉宽调制信号Pt为Pt1信号；若第一目标延时脉冲信号plsi为第3路延时脉冲信号pls1，则第一与门1311输出的信号为Pn2信号，第一触发器1312输出的目标脉宽调制信号Pt为Pt2信号，以此类推，在此不再赘述。
因为多路延时脉冲信号pls0~pls(2m-1)的相位依次延迟最小时间精度值（如T/8），所以，将基础脉宽调制信号Pr与多路延时脉冲信号pls0~pls(2m-1)依次叠加后，得到的多个目标脉宽调制信号Pt相位依次延迟最小时间精度值（如T/8）。其中，每个目标脉宽调制信号Pt的脉宽时间值等于基础脉宽调制信号Pr的脉宽时间值与第一目标延时脉冲信号plsi的相位延迟时间值之和。
例如，第1路延时脉冲信号pls0的相位延迟时间值等于0，则目标脉宽调制信号Pt的脉宽时间值等于基础脉宽调制信号Pr的脉宽时间值；第2路延时脉冲信号pls0的相位延迟时间值等于T/8，则目标脉宽调制信号Pt的脉宽时间值等于基础脉宽调制信号Pr的脉宽时间值与T/8之和；第3路延时脉冲信号pls0的相位延迟时间值等于2T/8，则目标脉宽调制信号Pt的脉宽时间值等于基础脉宽调制信号Pr的脉宽时间值与2T/8之和；其他目标脉宽调制信号Pt的脉宽时间值以此类推。
也就是说，TPt=TPr+T*p/2m，其中，TPt表示目标脉宽调制信号Pt的脉宽时间值，TPr表示基础脉宽调制信号Pr的脉宽时间值，T表示任一延时时钟信号或任一延时脉冲信号的周期值，m等于目标脉宽调制信号Pt的脉宽时间值的低位值p的位宽，该公式中的p为十进制的低位值。并且，目标脉宽调制信号Pt与基础脉宽调制信号Pr为上升沿相同、下降沿不同的信号。
需要说明的是，图4所示为基础脉宽调制信号Pr与目标时钟信号的延时忽略不计的理想情况下的信号时序图，但是，在实际应用的过程中，基础脉宽调制信号Pr与目标时钟信号的延时不能忽略不计。
如图5所示，在基础脉宽调制信号Pr与目标时钟信号即第1路延时时钟信号pls0具有延时△T的情况下，以△T大于T/8、小于2T/8为例，第1路延时脉冲信号pls0对应的目标脉宽调制信号Pt的脉宽时间值等于基础脉宽调制信号Pr的脉宽时间值与△T＇之和，第2路延时脉冲信号pls1对应的目标脉宽调制信号Pt的脉宽时间值等于基础脉宽调制信号Pr的脉宽时间值与T/8之和，第3路延时脉冲信号pls2对应的目标脉宽调制信号Pt的脉宽时间值等于基础脉宽调制信号Pr的脉宽时间值与2T/8之和，以此类推。也就是说，多路延时脉冲信号pls0~pls(2m-1)对应的多个目标脉宽调制信号Pt的相位不能依次延迟最小时间精度值T /2m，导致脉宽调制器的线性度和一致性较差。
基于此，本发明一些实施例中，如图6所示，异步处理模块13包括第一异步处理单元132和第二异步处理单元133。第一异步处理单元132用于根据基础脉宽调制信号Pr和第二目标延时脉冲信号生成复位屏蔽信号Pm，复位屏蔽信号Pm的脉宽时间值等于基础脉宽调制信号Pr的脉宽时间值与△T＇之和，其中，第二目标延时脉冲信号为多路延时脉冲信号中0相位的延时脉冲信号即第1路延时脉冲信号pls0。第二异步处理单元133用于根据复位屏蔽信号Pm、第一目标延时脉冲信号plsi和基础脉宽调制信号Pr生成目标脉宽调制信号Pt，目标脉宽调制信号Pt的脉宽时间值等于复位屏蔽信号Pm的脉宽时间值与第一目标延时脉冲信号plsi的相位延迟时间值之和。
以m等于3为例，一般情况下，△T＇＞T/8，即复位屏蔽信号Pm的脉宽时间值大于基础脉宽调制信号Pr的脉宽时间值，所以，图6所示的异步处理模块13输出的目标脉宽调制信号Pt的脉宽时间值大于基础脉宽调制信号Pr的脉宽时间值与第一目标延时脉冲信号plsi的相位延迟时间值之和。
本发明一些实施例中，如图6所示，第一异步处理单元131包括第一反相器1310、第一与门1311和第一触发器1312，第一反相器1310的输入端用于接收基础脉宽调制信号Pr，第一反相器1310的输出端与第一与门1311的第一输入端相连，第一与门1311的第二输入端用于接收第二目标延时脉冲信号，第一触发器1312的第一输入端用于接收基础脉宽调制信号Pr；第一触发器1312的第二输入端与第一与门1311的输出端相连，第一触发器1312的输出端用于输出复位屏蔽信号Pm。其中，第一触发器1312可以为SR触发器。
在一些实施例中，如图6所示，第二异步处理单元132包括第二反相器1320、第二与门1321和第二触发器1322，第二反相器1320的输入端用于接收复位屏蔽信号Pm，第二反相器1320的输出端与第二与门1321的第一输入端相连，第二与门1321的第二输入端用于接收第一目标延时脉冲信号plsi，第二触发器1322的第一输入端用于接收基础脉宽调制信号Pr，第二触发器1322的第二输入端与第二与门1321的输出端相连，第二触发器1322的输出端用于输出目标脉宽调制信号Pt。其中，第二触发器1322可以为SR触发器。
以m等于3为例，如图7所示，第一反相器1310接收基础脉宽调制信号Pr之后，将其转换为反相的信号Pr’，并将其输入至第一与门1311的第一输入端，第一与门1311的第二输入端接收第二目标延时脉冲信号即第1路延时脉冲信号pls0之后，第一与门1311输出的信号为Pn0’信号，第一触发器1312输出的复位屏蔽信号Pm为Pm0信号。第二反相器1320接收复位屏蔽信号Pm即Pm0信号之后，将其转换为反相的Pm0’信号，并将其输入至第二与门1321的第一输入端，第二与门1321的第二输入端接收第一目标延时脉冲信号plsi，若第一目标延时脉冲信号plsi为第1路延时脉冲信号pls0，则第二与门1321的输出端输出Pn0信号，第二触发器1322输出的目标脉宽调制信号Pt为Pt0信号；若第一目标延时脉冲信号plsi为第5路延时脉冲信号pls4，则第二与门1321的输出端输出Pn4信号，第二触发器1322输出的目标脉宽调制信号Pt为Pt4信号。
其中，在第一目标延时脉冲信号plsi为第1路延时脉冲信号pls0的情况下，目标脉宽调制信号Pt的脉宽时间值TPt=TPr+△T＇；在第一目标延时脉冲信号plsi为第2路延时脉冲信号pls1的情况下，目标脉宽调制信号Pt的脉宽时间值TPt=TPr+△T＇+T/8；在第一目标延时脉冲信号plsi为第3路延时脉冲信号pls2的情况下，目标脉宽调制信号Pt的脉宽时间值TPt=TPr+△T＇+2T/8；以此类推。
也就是说，图6所示的结构中，TPt=TPr+△T＇+T*p/2m，其中，TPt表示目标脉宽调制信号Pt的脉宽时间值，TPr表示基础脉宽调制信号Pr的脉宽时间值，△T＇为所述基础脉宽调制信号的延时导致的所述第二目标延时脉冲信号的相位差，△T＇=T-△T，T表示任一延时时钟信号或任一延时脉冲信号的周期值，△T为基础脉宽调制信号Pr相对于目标时钟信号的延时，m等于目标脉宽调制信号Pt的脉宽时间值的低位值p的位宽，该公式中的p为十进制的低位值。
基于此，可以使得多路延时脉冲信号pls0~pls(2m-1)对应的多个目标脉宽调制信号Pt的相位依次延迟最小时间精度值T /2m，从而可以使得脉宽调制器具有较高的线性度和一致性。并且，不需要对第一异步处理单元132进行控制和配置，第一异步处理单元132自身即可根据延时△T，对复位屏蔽信号Pm的脉宽时间值进行延时匹配，进而可以实现脉宽调制器的自适应延时匹配。
本发明一些实施例中，如图8所示，第一异步处理单元131还包括第一信号处理单元1313，第一信号处理单元1313的输入端用于接收基础脉宽调制信号Pr，第一信号处理单元1313的输出端连接第一触发器1312的第一输入端。
如图9所示，第一信号处理单元1313用于将基础脉宽调制信号Pr的高电平信号转换为同上升沿的单周期信号。因为在复位端R与置位端S同时为低电平时，SR触发器处于保持状态，即SR触发器的输出端Q的输出保持不变，所以，将基础脉宽调制信号Pr的高电平信号转换为同上升沿的单周期信号，并不会影响最终输出的目标脉宽调制信号Pt。
本发明一些实施例中，如图10或图11所示，脉宽调制器还包括第二信号处理单元133，第二信号处理单元133连接在信号产生模块12和异步处理模块13之间，第二信号处理单元133用于将基础脉宽调制信号的脉宽时间值延长至少一个周期。也就是说，TPt=TPr+T+T*p/2m，或者，TPt=TPr+T+△T＇+T*p/2m。
作为本发明公开内容的另一种可选实现，本发明实施例还公开了一种数字控制系统，该数字控制系统包括如上任一实施例公开的脉宽调制器。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本说明书的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本说明书构思的前提下，还可以做出若干变形和改进，这些都属于本说明书的保护范围。因此，本说明书专利的保护范围应以所附权利要求为准。

Claims (12)

1.一种脉宽调制器，其特征在于，包括：
计算逻辑模块，用于计算所需的目标脉宽调制信号的脉宽时间值，并将所述脉宽时间值的高位值传输至信号产生模块，将所述脉宽时间值的低位值传输至延时模块；
所述延时模块用于生成多路延时时钟信号，所述多路延时时钟信号的相位依次延迟最小时间精度值，将所述多路延时时钟信号转换为多路延时脉冲信号，所述多路延时脉冲信号与所述多路延时时钟信号的相位分别相同，且所述多路延时脉冲信号的脉宽时间值都等于所述最小时间精度值，从所述多路延时脉冲信号中选出相位延迟时间值与所述低位值对应的延时脉冲信号，并将选出的延时脉冲信号作为第一目标延时脉冲信号传输至异步处理模块；
所述信号产生模块用于根据目标时钟信号和所述高位值生成基础脉宽调制信号，所述目标时钟信号与所述多路延时时钟信号中0相位的延时时钟信号同源或同相位，所述基础脉宽调制信号的脉宽时间值与所述高位值对应，并将所述基础脉宽调制信号传输至所述异步处理模块；
所述异步处理模块用于根据所述基础脉宽调制信号和所述第一目标延时脉冲信号生成目标脉宽调制信号，所述目标脉宽调制信号的脉宽时间值大于或等于所述基础脉宽调制信号的脉宽时间值与所述第一目标延时脉冲信号的相位延迟时间值之和。
2.根据权利要求1所述的脉宽调制器，其特征在于，所述异步处理模块包括第一异步处理单元和第二异步处理单元；
所述第一异步处理单元用于根据所述基础脉宽调制信号和第二目标延时脉冲信号生成复位屏蔽信号，所述第二目标延时脉冲信号为所述多路延时脉冲信号中0相位的延时脉冲信号；所述复位屏蔽信号的脉宽时间值等于基础脉宽调制信号的脉宽时间值与△T＇之和，△T＇为所述基础脉宽调制信号的延时导致的所述第二目标延时脉冲信号的相位差；
所述第二异步处理单元用于根据所述复位屏蔽信号、所述第一目标延时脉冲信号和所述基础脉宽调制信号生成所述目标脉宽调制信号；所述目标脉宽调制信号的脉宽时间值等于所述复位屏蔽信号的脉宽时间值与所述第一目标延时脉冲信号的相位延迟时间值之和。
3.根据权利要求2所述的脉宽调制器，其特征在于，所述第一异步处理单元包括第一反相器、第一与门和第一触发器；
所述第一反相器的输入端用于接收所述基础脉宽调制信号，所述第一反相器的输出端与所述第一与门的第一输入端相连；
所述第一与门的第二输入端用于接收所述第二目标延时脉冲信号，所述第一触发器的第一输入端用于接收所述基础脉宽调制信号；
所述第一触发器的第二输入端与所述第一与门的输出端相连，所述第一触发器的输出端用于输出所述复位屏蔽信号。
4.根据权利要求3所述的脉宽调制器，其特征在于，所述第二异步处理单元包括第二反相器、第二与门和第二触发器；
所述第二反相器的输入端用于接收所述复位屏蔽信号，所述第二反相器的输出端与所述第二与门的第一输入端相连；
所述第二与门的第二输入端用于接收所述第一目标延时脉冲信号，所述第二触发器的第一输入端用于接收所述基础脉宽调制信号；
所述第二触发器的第二输入端与所述第二与门的输出端相连，所述第二触发器的输出端用于输出所述目标脉宽调制信号。
5.根据权利要求3所述的脉宽调制器，其特征在于，所述第一异步处理单元还包括第一信号处理单元，所述第一信号处理单元的输入端用于接收所述基础脉宽调制信号，所述第一信号处理单元的输出端连接所述第一触发器的第一输入端，所述第一信号处理单元用于将所述基础脉宽调制信号的高电平信号转换为同上升沿的单周期信号。
6.根据权利要求1或5所述的脉宽调制器，其特征在于，所述脉宽调制器还包括第二信号处理单元，所述第二信号处理单元连接在所述信号产生模块和所述异步处理模块之间，所述第二信号处理单元用于将所述基础脉宽调制信号的脉宽时间值增加至少一个周期值。
7.根据权利要求1所述的脉宽调制器，其特征在于，所述异步处理模块包括第一异步处理单元，所述第一异步处理单元包括第一反相器、第一与门和第一触发器，所述第一反相器的输入端用于接收所述基础脉宽调制信号，所述第一反相器的输出端与所述第一与门的第一输入端相连，所述第一与门的第二输入端用于接收所述第一目标延时脉冲信号，所述第一与门的输出端与所述第一触发器的第二输入端相连，所述第一触发器的第一输入端用于接收所述基础脉宽调制信号，所述第一触发器的输出端用于输出所述目标脉宽调制信号。
8.根据权利要求1所述的脉宽调制器，其特征在于，所述延时模块包括延时锁定单元、延时脉冲单元和多路选择单元；
所述延时锁定单元用于生成多路延时时钟信号，所述多路延时时钟信号的相位依次延迟最小时间精度值；
所述延时脉冲单元用于将所述多路延时时钟信号转换为多路延时脉冲信号，所述多路延时脉冲信号与所述多路延时时钟信号的相位分别相同，且所述多路延时脉冲信号的脉宽时间值都等于所述最小时间精度值；
所述多路选择单元用于从所述多路延时脉冲信号中选出相位延迟时间值与所述低位值对应的延时脉冲信号，并将选出的延时脉冲信号作为第一目标延时脉冲信号传输至异步处理模块。
9.根据权利要求8所述的脉宽调制器，其特征在于，所述延时脉冲单元包括多个异或门和多个第三与门；
所述多个异或门的输入端分别接收所述多路延时时钟信号中依次相邻的两路延时时钟信号，所述多个异或门的输出端与所述多个第三与门的第一输入端分别相连，每个所述第三与门的第二输入端用于接收与其对应相连的异或门接收的相邻的两路延时时钟信号中相位延迟时间值最大的延时时钟信号，所述多个第三与门的输出端分别输出所述多路延时脉冲信号。
10.根据权利要求1所述的脉宽调制器，其特征在于，所述多路延时时钟信号和所述多路延时脉冲信号的路数等于2m，m等于所述低位值的位宽，所述最小时间精度值等于T/2m，T为所述延时时钟信号或所述延时脉冲信号的周期。
11.根据权利要求1所述的脉宽调制器，其特征在于，所述信号产生模块包括计数器和比较器；所述计数器用于对所述目标时钟信号的周期进行计数，来获得计数值；所述比较器用于将所述计数值与所述高位值进行比较，来获得所述基础脉宽调制信号。
12.一种数字控制系统，其特征在于，包括权利要求1~11任一项所述的脉宽调制器。
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