KR20170029217A - Dc-dc 컨버터의 더블-체인 디지털 펄스폭 변조기 - Google Patents

Dc-dc 컨버터의 더블-체인 디지털 펄스폭 변조기 Download PDF

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Abstract

본 발명은 소비 전력과 CMOS 트랜지스터를 감소시키고 리플과 DC-DC 컨버터의 해상도를 개선하기 위하여 2개의 딜레이 라인을 효율적으로 연결하는 신규 방법을 사용하는 더블-체인 디지털 펄스폭 변조를 제공한다. 본 발명에 따른 디지털 PWM은 0.18 -μm의 CMOS 프로세스사용하여 시뮬레이트되고, 그 소비 전력은 VDD=1V에서 1.16 μW이고, CMOS 트랜지스터는 2,194개이다. 이에 비해, 종래 기술에 따른 디지털 PWM을 동일한 조건에서 시뮬레이트하면, 본 발명에 따른 PWM은 58.4%의 CMOS 트랜지스터를 감소시키고, 디지털 컨트롤러의 소비 전력을 58% 감소시키고, DC-DC 컨버터의 리플을 49% 감소시키는 효과가 있다.

Description

DC-DC 컨버터의 더블-체인 디지털 펄스폭 변조기{Double-chain Digital Pulse Width Modulation For Ultra-Low-Power DC-DC converters}
본 발명은 초전력 DC-DC 컨버터용 더블-체인 디지털 펄스폭 변조기에 관한 것이다.
태양광 발전과 같은 에너지 하비스팅은 무선 센서 시스템, 사물 인터넷(IoT) 및 생물 의학 어플리케이션의 전력 공급을 위한 매력적인 솔루션을 제공한다. 이들 어플리케이션에서, 가장 중요한 이슈 중 하나는 디지털 회로(예를 들어 퓨리에 전환 프로세서)의 소비 전력을 최소화하는 것이다. 공급 전압(VDD)은 매우 낮은 소비전력을 달성하기 위하여 현저하게 감소해야 한다.
이러한 초저전력 어플리케이션을 위해, DC-DC 컨버터와 같은 전력 관리 시스템은 0.3V 내지 0.55V의 최소 출력 전압을 제공하고 1μW 내지 5.5μW의 부하 출력 전력을 제공한다. 이와 같은, 저-부하 출력 전력에서 DC-DC 컨버터의 효율은 컨트롤러에서 전력 손실에 의해 상당히 영향을 받게 된다. 그러므로 소비 전력을 최소화하기 위하여, DC-DC 컨버터는 풀-디지털 컨트롤러를 사용하고, 이는 증폭기와 같은 정전력을 포함하지 않는다.
이와 관련하여, 디지털-기반 스위칭 컨트롤러가 초저전력 DC-DC 컨버터를 위해 최근 개발되었다. 이들 디지털 기반 컨트롤러는 DC-DC 컨버터의 고성능을 위해 딜레이 라인을 증가할 필요가 있다. 그러나 딜레이 라인의 증가는 디지털 컨트롤러의 칩 영역과 소비 전력을 추가로 증가시키는 문제가 있다.
Y. Ramadass, A. Chandrakasan, "Minimum Energy Tracking Loop With Embedded DC-DC Converter Delivering Voltages down to 250mV in 65nm CMOS" ISSCC, San Francisco, CA, USA, February, 2007, pp. 64-65 P. Chen, C. Wu, K. Lin, "A 50nW-to-10mW Output Power Tri-Mode Digital Buck Converter with Self-Tracking Zero Current Detection for Photovoltaic Energy Harvesting" ISSCC, San Francisco, CA, USA, February, 2015, pp. 376-377 X. Zhang, P. Chen, Y. Okuma, K. Ishida, Y. Ryu, K. Waanabe, T. Sakurai and M. Takamiya, "A 0.6-V Input CCM/DCM Operating Digital Buck Converter in 40-nm CMOS" IEEE J. Solid-State Circuits, 2014, 49, (11), pp. 2377-2385 S. Fan, K. Wang, L. Geng "Design and implementation of a mixed-signal Boost converter with a novel multi-phase clock DPWM", IEICE electronics express, 2010, 7, (14), pp. 1091-1097
본 발명이 이루고자 하는 기술적 과제는, 본 발명은 소비 전력과 CMOS 트랜지스터를 감소시키기 위하여 아날로그-디지털 컨버터 없이 2개의 딜레이 라인을 효율적으로 연결하는 방법을 사용하는 DC-DC 컨버터의 더블 체인 디지털 펄스폭 변조기를 제공하는 데 있다.
상기한 기술적 과제를 해결하기 위한 본 발명에 따른 목적을 달성하기 위한 DC-DC 컨버터의 더블 체인 디지털 펄스폭 변조기는,
PWM 신호를 출력하는 RF-플립플랍;
제1 딜레이 라인;
제1 양방향 SR;
상기 제1 딜레이 라인으로부터 출력 신호를 인가받는 제2 딜레이 라인;
상기 출력 신호를 제어하는 제2 양방향 SR;
상기 제1 양방향 SR의 상태를 제어하는 더블 체인 컨트롤러;
스위칭 주파수를 출력하는 제1클럭, 상기 제1 딜레이 라인 동작 주파수를 인가하는 제2클럭, 상기 제2 딜레이 라인 동작 주파수를 인가하는 제3클럭, 및 듀티비 제어하는 제4 클럭을 포함하고,
상기 제2 양방향 SR과 상기 제1 양방향 SR은 상기 DC-DC 컨버터 출력 전압의 크기에 따라 업다운 컨트롤되어 상기 PWM 출력 신호의 듀티비를 증가 또는 감소시키는 것을 특징으로 한다.
상기 제4 클럭은 스위칭 파워를 감소시키도록 설정되는 것을 특징으로 한다.
상기 듀티비는 상기 제1 딜레이 라인에 의해 나누어진 다음 상기 제2 딜레이 라인에 의해 나누어져 가상 제3 딜레이 라인을 형성하는 것을 특징으로 한다.
상기 제1 딜레이 라인은 16-비트 딜레이 라인이고, 상기 제2 딜레이 라인은 8-비트 딜레이 라인이고, 상기 가상 제3 딜레이 라인은 128 비트 딜레이 라인인 것을 특징으로 한다.
상기 제2클럭은 상기 16-비트 딜레이 라인을 동작시키도록 상기 제1 클럭 주파수x16으로 설정되고, 상기 제3클럭은 상기 8-비트 딜레이 라인을 동작시키도록 상기 제2클럭 주파수x8로 설정되고, 상기 제4클럭은 스위칭 파워를 감소시키도록 상기 제1클럭 주파수/16으로 설정되는 것을 특징으로 한다.
상기 제1클럭과 상기 제2클럭이 구동되면 상기 RS-플립플랍의 세트신호가 개시되고 상기 제1 딜레이 라인으로부터 제1 출력신호가 상기 제2 딜레이 라인에 입력되며, 상기 제1 출력 신호는 상기 제2 양방향 SR에 의해 제어되는 것을 특징으로 한다.
상기 제2 양방향 SR은 상기 DC-DC 컨버터 출력 전압이 기준 전압보다 작은 경우 업 컨트롤 되어 듀티비를 증가시키고, 기준 전압보다 큰 경우 다운 컨트롤 되어 듀티비를 감소시키고, 상기 제1 양방향 SR의 상태는 상기 더블 체인 컨트롤러가 제어하는 것을 특징으로 한다.
상기 더블 체인 컨트롤러는 상기 제2 양방향 SR이 최대 업 컨트롤되고 상기 DC-DC 컨버터 출력 전압이 기준 전압보다 작은 경우 상기 제1 양방향 SR을 업 컨트롤시키고 제2 양방향 SR은 리셋 상태로 제어하고, 상기 DC-DC 컨버터 출력 전압이 기준 전압보다 큰 경우 상기 제2 양방향 SR만 다운 컨트롤시키고, 상기 제2 양방향 SR이 최다 다운 컨트롤되고 DC-DC 컨버터 출력 전압이 기준 전압보다 큰 경우 상기 제1 양방향 SR은 다운 컨트롤시키고 상기 제2 양방향 SR은 세트 상태로 제어하고, DC-DC 컨버터 출력 전압이 기준 전압보다 작은 경우 제2 양방향 SR만 업 컨트롤시키도록 제어하는 것을 특징으로 한다.
상기한 본 발명에 따른 DC-DC 컨버터의 디지털 펄스폭 변조기는 리플과 해상도와 함께 CMOS 트랜지스터와 소비 전력을 개선할 수 있다.
본 발명에 따른 DC-DC 컨버터의 더블-체인 디지털 펄스폭 변조기는 낮은 소비 전력으로 저전력 DC-DC 컨버터에 매우 적합한 장점이 있다.
도 1은 본 발명의 실시예에 따른 더블-체인 디지털 PWM을 개략적으로 나타낸 도면,
도 2a는 본 발명의 실시예에 따른 디지털 PWM의 타이밍 다이어그램이고,
도 2b는 본 발명의 실시예에 따른 디지털 PWM의 8-비트 SR의 동작을 나타낸 도면,
도 2c는 본 발명의 실시예에 따른 디지털 PWM의 더블-체인 컨트롤러의 알고리즘을 나타낸 도면,
도 3은 본 발명의 실시예에 따른 디지털 PWM을 구비한 DC-DC 벅 컨버터를 나타낸 도면,
도 4a는 종래의 더블-체인 디지털 펄스폭 변조를 나타낸 그래프, 그리고
도 4b는 본 발명의 실시예에 따른 디지털 PWM을 나타낸 그래프이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.
도 1은 본 발명에 따른 DC-DC 컨버터의 더블-체인 디지털 펄스폭 변조기(PWM)의 일 실시예를 개략적으로 나타낸 도면이다. 도시된 바와 같이 본 발명에 따른 DC-DC 컨버터의 더블-체인 디지털 PWM은 RS-플리플랍(RF-FF), 제1 양방향 SR(11), 제2 양방향 SR(12), 제1 딜레이 라인(13), 제2 딜레이 라인(14), 더블 체인 컨트롤러(10), 스위칭 주파수를 출력하는 제1클럭(CLK1), 제1 딜레이 라인 동작 주파수를 출력하는 제2클럭(CLK2), 제2 딜레이 라인 동작 주파수를 출력하는 제3클럭(CLK3), 및 듀티비 제어 신호를 더블 체인 컨트롤러에 인가하는 제4 클럭(CLK4)을 포함한다.
제1 양방향 SR(11)는 16-비트 양방향 SR(16-비트 SR), 제2 양방향 SR(12)는 8-비트 양방향 SR(8-비트 SR)이고, 제1 딜레이 라인(13)은 16-비트 딜레이 라인으로 설정되고 제2 딜레이 라인은 8-비트 딜레이 라인(14)으로 설정되는 것이 바람직하다. 스위칭 주파수를 인가하는 제1 클럭(CLK1)은 스위칭 주파수로 100kHz로 설정되면, 제2클럭(CLK2)은 16-비트 딜레이 라인을 동작시키도록 1.6MHz(CLK1 x 16)로 설정되고, 제3클럭(CLK3)은 8-비트 딜레이 라인을 동작시키도록 12.8MHz(CLK2 x 8)로 설정되는 것이 바람직하다. 듀티비를 제어하는 제4 클럭(CLK4)은 스위칭 파워를 감소시키도록 6.25kHz(CLK1/16)가 되도록 설정된다.
본 발명의 실시예에 따른 디지털 PWM에서, 듀티비는 16-비트 딜레이 라인에 의해 16으로 나누어진다. 그 다음 8-비트 딜레이 라인에 의해 8로 나누어진다. 따라서, 본 발명의 실시예에 따른 디지털 PWM은 가상 128-비트 딜레이 라인을 얻게 된다. 16-비트 및 8-비트 딜레이 라인으로 이루어진 가상 128-비트 딜레이 라인을 제어하는 것에 의해, 본 발명에 따른 디지털 PWM은 128-비트 딜레이 라인 셀과 ADC를 구비할 필요가 없게 된다.
도 2a는 본 발명의 실시예에 따른 더블-체인 디지털 PWM의 타이밍 다이어그램을 도시한다. 제1클럭(CLK1)과 제2클럭(CLK2)이 구동되면, RS-FF 세트 신호가 개시된다. 개시 단계에서, 16-비트 딜레이 라인(13)으로부터의 제1 출력 신호가 8-비트 딜레이 라인(14)에 입력된다. 이 신호는 8-비트 SR(12)에 의해 제어된다.
도 2b는 8-비트 SR(12)의 동작을 도시한다. 벅 컨버터(BUCKOUT)의 출력 전압이 기준 전압(Vref)보다 작은 경우, 8-비트 SR(12)이 오른쪽으로 천이 되어(업 컨트롤); 스위치(S) 숫자가 증가 된다. 따라서, 듀티비가 1/128의 인터벌로 증가된다. 다른 한편, BUCKOUT > Vref 일 경우, 8-비트 SR(12)은 좌측으로 천이 되어(다운 컨트롤), 스위치 숫자는 감소된다. 따라서, 듀티비는 1/128의 인터벌로 감소 된다. 스위치 숫자가 1(S1) 또는 8(S8)에 도달하면, 16-비트 SR(11) 스테이트는 더블-체인 컨트롤러(10)에 의해 결정된다.
도 2c는 더블-체인 컨트롤러(10)의 알고리즘을 도시한다. S8 상태에서, 16-비트 SR(11)은 BUCKOUT < Vref 일 경우 업 컨트롤이 된다. 동시에, 8-비트 SR(12)은 리셋 상태가 된다. BUCKOUT > Vref 일 경우, 8-비트 SR(12)만 16-비트 SR(11) 상태를 변경하지 않고 다운 컨트롤 상태가 된다. 다른 한편, S1 상태에서, 16-비트 SR(11)은 BUCKOUT > Vref 일 경우 다운 컨트롤 된다. 동시에, 8-비트 SR(12)은 세트 상태가 된다. BUCKOUT < Vref 일 경우, 16-비트 SR(11) 상태의 변경 없이, 8-비트 SR(12) 만 업 컨트롤 된다. 이 프로세스들에 의해, BUCKOUT은 Vref에 가까와 진다. 이 방식으로, 디지털 PWM의 출력 전압(PWM_OUT)이 1/128의 인터벌로 9/128 내지 127/128의 가변 듀티를 달성하게 된다.
실시예
본 발명의 실시예에 따른 디지털 PWM의 성능을 입증하기 위하여, 본 발명의 실시예에 따른 디지털 PWM을 구비한 DC-DC 벅 컨버터를 시뮬레이트하고 도 3에 도시된 바와 같이 동일한 조건의 파워 스테이지에서 선행기술문헌의 비특허문헌3의 종래 기술에 따른 벅 컨버터와 비교하였다. 디지털 PWM의 소비 전력은 주기적으로 변화하는 듀티비 CLK4의 주파수 영역에서 평균으로 계산되었다.
도 4a는 전술한 종래 기술에 따른 디지털 PWM을 구비한 DC-DC 컨버터의 반응 시간을 나타낸다. BUCKOUT이 500mV에 도달하는 시간은 5.76ms이고; 디지털 PWM의 소비 전력은 2.76μW 이고, 리플은 20mV이다.
다른 한편, 도 4b에 도시된 바와 같이 본 발명의 실시예에 따른 디지털 PWM을 구비한 BUCKOUT이 500mV에 도달하는 시간은 10.2ms이다. 본 발명의 실시예에 따른 디지털 PWM은 1.16μW를 소비하였고 DC-DC 컨버터의 리플은 10.2mV였다. 도 4a에 개시된 바와 같은 종래 기술과 비교하여, 본 발명의 실시예에 따르면 다음 표 1에 개시된 바와 같이, CMOS 트랜지스터의 58.4%를 감소시키고 디지털 PWM의 소비 전력의 58%를 감소시키고, 리플의 49%를 감소시킨다.
비특허문헌 3의 종래기술 본 발명
스위칭 주파수 100 kHz 100 kHz
가변 듀티 스텝 1/64 1/128
CMOS 트랜지스터 5,278 2,194
디지털 PWM의 소비 전력 2.76 μW 1.16 μW
DC-DC 컨버터의 리플 20 mV 10.2 mV
DC-DC 컨버터의 결정 시간 5.76 ms 10.2 ms
관련 작업으로 효율 비교
본 발명의 실시예에 따른 디지털 PWM은 8-비트 딜레이 라인과 16-비트 딜레이 라인을 효율적으로 연결하는 방법을 사용하여 가상 128-비트 딜레이 라인을 가지게 된다. 상기 회로는 0.18-μm CMOS 프로세스에서 시뮬레이트 된다. 본 발명의 실시예에 따른 디지털 PWM은 2,194개의 CMOS 트랜지스터를 달성하고, 1.16μW 의 소비 전력을 달성하고, 10.2mV의 리플을 달성하였다. 상기 표1의 종래 기술과 비교하면, 본 발명의 실시예에 따른 디지털 PWM은 리플과 해상도와 함께 CMOS 트랜지스터와 소비 전력을 개선하였다. 저소비전력의 본 발명의 더블-체인 디지털 PWM은 저전력 DC-DC 컨버터에 대하여 매우 바람직하다.

Claims (8)

  1. DC-DC 컨버터의 디지털 펄스폭 변조기에 있어서,
    PWM 신호를 출력하는 RF-플립플랍;
    제1 딜레이 라인;
    제1 양방향 SR;
    상기 제1 딜레이 라인으로부터 출력 신호를 인가받는 제2 딜레이 라인;
    상기 출력 신호를 제어하는 제2 양방향 SR;
    상기 제1 양방향 SR의 상태를 제어하는 더블 체인 컨트롤러;
    스위칭 주파수를 출력하는 제1클럭, 상기 제1 딜레이 라인 동작 주파수를 인가하는 제2클럭, 상기 제2 딜레이 라인 동작 주파수를 인가하는 제3클럭, 및 듀티비 제어하는 제4 클럭을 포함하고,
    상기 제2 양방향 SR과 상기 제1 양방향 SR은 상기 DC-DC 컨버터 출력 전압의 크기에 따라 업다운 컨트롤되어 상기 PWM 출력 신호의 듀티비를 증가 또는 감소시키는 DC-DC 컨버터의 디지털 펄스폭 변조기.
  2. 제 1 항에 있어서,
    상기 제4 클럭은 스위칭 파워를 감소시키도록 설정되는 DC-DC 컨버터의 디지털 펄스폭 변조기.
  3. 제 1 항에 있어서,
    상기 듀티비는 상기 제1 딜레이 라인에 의해 나누어진 다음 상기 제2 딜레이 라인에 의해 나누어져 가상 제3 딜레이 라인을 형성하는 DC-DC 컨버터의 디지털 펄스폭 변조기.
  4. 제 3 항에 있어서,
    상기 제1 딜레이 라인은 16-비트 딜레이 라인이고, 상기 제2 딜레이 라인은 8-비트 딜레이 라인이고, 상기 가상 제3 딜레이 라인은 128 비트 딜레이 라인인 DC-DC 컨버터의 디지털 펄스폭 변조기.
  5. 제 4 항에 있어서,
    상기 제2클럭은 상기 16-비트 딜레이 라인을 동작시키도록 상기 제1 클럭 주파수x16으로 설정되고, 상기 제3클럭은 상기 8-비트 딜레이 라인을 동작시키도록 상기 제2클럭 주파수x8로 설정되고, 상기 제4클럭은 스위칭 파워를 감소시키도록 상기 제1클럭 주파수/16으로 설정되는 DC-DC 컨버터의 디지털 펄스폭 변조기
  6. 제 1 항에 있어서,
    상기 제1클럭과 상기 제2클럭이 구동되면 상기 RS-플립플랍의 세트신호가 개시되고 상기 제1 딜레이 라인으로부터 제1 출력신호가 상기 제2 딜레이 라인에 입력되며, 상기 제1 출력 신호는 상기 제2 양방향 SR에 의해 제어되는 DC-DC 컨버터의 디지털 펄스폭 변조기.
  7. 제 6 항에 있어서,
    상기 제2 양방향 SR은 상기 DC-DC 컨버터 출력 전압이 기준 전압보다 작은 경우 업 컨트롤 되어 듀티비를 증가시키고, 기준 전압보다 큰 경우 다운 컨트롤 되어 듀티비를 감소시키고, 상기 제1 양방향 SR의 상태는 상기 더블 체인 컨트롤러가 제어하는 DC-DC 컨버터의 더블 체인 디지털 펄스폭 변조기.
  8. 제 7 항에 있어서,
    상기 더블 체인 컨트롤러는 상기 제2 양방향 SR이 최대 업 컨트롤되고 상기 DC-DC 컨버터 출력 전압이 기준 전압보다 작은 경우 상기 제1 양방향 SR을 업 컨트롤시키고 제2 양방향 SR은 리셋 상태로 제어하고, 상기 DC-DC 컨버터 출력 전압이 기준 전압보다 큰 경우 상기 제2 양방향 SR만 다운 컨트롤시키고, 상기 제2 양방향 SR이 최다 다운 컨트롤되고 DC-DC 컨버터 출력 전압이 기준 전압보다 큰 경우 상기 제1 양방향 SR은 다운 컨트롤시키고 상기 제2 양방향 SR은 세트 상태로 제어하고, DC-DC 컨버터 출력 전압이 기준 전압보다 작은 경우 제2 양방향 SR만 업 컨트롤시키도록 제어하는 DC-DC 컨버터의 더블 체인 디지털 펄스폭 변조기.
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