CN118054792A - 电流舵数据转换电路以及合成孔径雷达单比特系统 - Google Patents
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Abstract
本申请属于数据转换技术领域，提供了一种电流舵数据转换电路以及合成孔径雷达单比特系统，其中，通过输入寄存器电路将多路输入数据信号转换为多位输入数字码进行存储，并由译码电路从输入寄存器电路中读取多位输入数字码，并将多位输入数字码中的部分输入数字码进行分化码译码处理得到对应的分化码，另一部分输入数字码进行动态元素匹配译码处理得到对应的动态匹配码。开关控制电路将分化码和动态匹配码转换为对应的开关控制信号，从而控制电流源开关阵列生成对应的差分输出信号，实现数字系统与模拟系统之间的信号转换，提高了数字处理的效率，并达到简化系统架构、降低构造成本、提高成像效率的目的，促进了雷达成像系统的低成本与微型化。
Description
技术领域
本申请属于数据转换技术领域，尤其涉及一种电流舵数据转换电路以及合成孔径雷达单比特系统。
背景技术
合成孔径雷达（Synthetic aperture radar，SAR）具有全天时全天候的远距离、高分辨探测能力，在遥感测绘、区域监测、地质勘探、灾难救援等众多领域发挥着重要的作用。合成孔径雷达采用主动探测的方式，能够在复杂的环境中进行高精度的远距离勘测。其探测性能不受光照、云雨、雾霾等因素的影响，而且随着无人机、微型机器人等微型化平台的发展以及成熟的探测模式能够依据场景的不同而调整，满足更加丰富多变的现代应用场景，从而能够在城市勘测、灾难救援等众多领域发挥不可替代的作用。
随着无人机、微型机器人等微型化平台的发展与成熟，它们能够使合成孔径雷达系统以更加灵活的方式进行探测，但有限的平台体积与载重能力也对合成孔径雷达系统的微型化提出了更高的要求。然而合成孔径雷达系统为了实现高分辨成像，通常需要对具有大时宽带宽的回波信号进行高精度的采集，由此产生的巨大数据量将为后续的存储、传输与处理带来较大的压力。且随着成像分辨率的提高与观测场景的扩大，合成孔径雷达系统需要处理的数据量仍有不断增大的趋势。数模转换器（Digital-to-Analog Converter，DAC）作为数字系统与模拟系统之间的纽带，已经成为制约现代电子技术发展的主要因素之一。
发明内容
为了解决上述技术问题，本申请实施例提供了一种电流舵数据转换电路以及合成孔径雷达单比特系统，旨在提供一种电流舵数据转换电路可以降低雷达回波信号的计算复杂度，提高了数据处理的效率，达到简化系统架构、降低构造成本、提高成像效率，促进雷达成像系统的低成本与微型化的目的。
本申请实施例第一方面提供了一种电流舵数据转换电路，所述电流舵数据转换电路包括：
输入寄存器电路，用于接收多路输入数据信号，并将多路所述输入数据信号转换为多位输入数字码进行存储；
译码电路，与所述输入寄存器电路连接，用于从所述输入寄存器电路读取多位所述输入数字码，并将多位所述输入数字码中的部分所述输入数字码进行分化码译码处理得到对应的分化码，将多位所述输入数字码中的另一部分所述输入数字码进行动态元素匹配译码处理得到对应的动态匹配码；
开关控制电路，与所述译码电路连接，用于接收所述分化码和所述动态匹配码，并将所述分化码和所述动态匹配码转换为对应的开关控制信号；
电流源开关阵列电路，与所述开关控制电路连接，用于接收所述开关控制信号，并根据所述开关控制信号将电流源信号转换为对应的差分输出信号；
电流源电路，与所述电流源开关阵列电路连接，用于为所述电流源开关阵列电路提供所述电流源信号。
在一些实施例中，所述电流舵数据转换电路还包括：
时钟驱动电路，分别与所述输入寄存器电路、所述开关控制电路连接，用于为所述输入寄存器电路和所述开关控制电路提供工作时钟频率。
在一些实施例中，所述译码电路包括：
第一匹配码编码单元，用于读取10位所述输入数字码中的高三位数字码，将所述高三位数字码转换为对应的七位第一动态匹配码；
第二匹配码编码单元，用于读取10位所述输入数字码中的中三位数字码，将所述中三位数字码转换为对应的七位第二动态匹配码；
分化码编码单元，用于读取10位所述输入数字码中的低四位数字码，将所述低四位数字码转换为对应的七位所述分化码；所述输入数字码中的所述高三位数字码、所述中三位数字码、所述低四位数字码依序排列。
在一些实施例中，所述分化码编码单元具体用于将所述低四位数字码中的最高位B3作为分界点；
当最高位B3为0时，七位所述分化码的高三位S6、S5和S4随着所述低四位数字码中的B3、B2和B1的变化而变化，当七位所述分化码的第四位S3为0，七位所述分化码的低三位S2、S1和S0也为0；
当所述低四位数字码的最高位B3为1时，七位所述分化码的高三位S6、S5和S4为1，当七位所述分化码的第四位S3也为1，七位所述分化码的低三位S2、S1和S0随着所述低四位数字码的B3、B2和B1的变化而变化。
在一些实施例中，所述第一匹配码编码单元包括移位器和伪随机数发生器；
所述伪随机数发生器用于生成三路移位控制信号，所述移位器用于根据所述移位控制信号和三路输入信号生成七路第一动态匹配码，所述第一动态匹配码与所述高三位数字码失配。
在一些实施例中，所述开关控制电路包括：
二级寄存器电路，与所述译码电路连接，用于存储七位所述第一动态匹配码、七位所述第二动态匹配码以及七位所述分化码；
锁存器电路，与所述二级寄存器电路连接，用于读取七位所述第一动态匹配码、七位所述第二动态匹配码以及七位所述分化码，并根据七位所述第一动态匹配码、七位所述第二动态匹配码以及七位所述分化码生成互补的差分开关控制信号；
限幅器电路，与所述锁存器电路连接，用于降低所述差分开关控制信号的摆幅生成对应的开关控制信号。
在一些实施例中，所述电流源电路包括：
基准电压源，用于提供基准电压信号；
电压电流转换电路，与所述基准电压源连接，用于根据所述基准电压信号生成对应的基准电流信号；
偏置电路，与所述电压电流转换电路连接，用于接收所述基准电流信号，并根据所述基准电流信号生成对应的偏置电压信号；
电流源偏置矩阵电路，与所述偏置电路连接，用于接收所述偏置电压信号，并根据所述偏置电压信号生成对应的所述电流源信号输出至所述电流源开关阵列电路。
在一些实施例中，所述电流源电路还包括：
数字自校准电路，与所述电流源偏置矩阵电路连接，用于检测所述电流源信号的失配误差，并根据所述失配误差转换为对应的校准电流信号补偿至所述电流源电路的输出端，以减小所述电流源信号的误差对所述电流源开关阵列电路的输出精度的影响。
在一些实施例中，所述数字自校准电路包括：
数字寄存器模块，用于存储校正码；
校准电流模块，用于读取所述数字寄存器模块内的校正码，并根据所述校正码生成校准电流信号；
比较器模块，用于比较参考电流信号和电流源输出信号，并根据所述参考电流信号和所述电流源输出信号生成电压比较信号；其中，所述电流源输出信号为采样电流信号与所述校准电流信号之和，所述采样电流信号与所述电流源信号相关；
控制逻辑模块，与所述比较器模块连接，用于根据所述电压比较信号生成对应的模拟量反馈补偿信号输出至所述数字寄存器模块；其中，所述数字寄存器模块还用于根据所述模拟量反馈补偿信号生成所述校正码。
本申请实施例第二方面还提供了一种合成孔径雷达单比特系统，所述合成孔径雷达单比特系统包括如上述任一项实施例所述的电流舵数据转换电路。
本申请实施例的有益效果：通过输入寄存器电路将多路输入数据信号转换为多位输入数字码进行存储，并由译码电路从输入寄存器电路读取多位输入数字码，并将多位输入数字码中的部分输入数字码进行分化码译码处理得到对应的分化码，另一部分输入数字码进行动态元素匹配译码处理得到对应的动态匹配码。开关控制电路将分化码和动态匹配码转换为对应的开关控制信号，从而控制电流源开关阵列电路生成对应的差分输出信号，实现数字系统与模拟系统之间的信号转换，提高了数据处理的效率，并达到简化系统架构、降低构造成本、提高成像效率的目的，促进了雷达成像系统的低成本与微型化。
附图说明
图1是本申请实施例提供的电流舵数据转换电路的示意图一；
图2是本申请实施例提供的电流舵数据转换电路的示意图二；
图3是本申请实施例提供的电流舵数据转换电路的示意图三；
图4是本申请实施例提供的移位器的示意图；
图5是本申请实施例提供的伪随机数发生器的示意图；
图6是本申请实施例提供的电流舵数据转换电路的示意图四；
图7是本申请实施例提供的电流舵数据转换电路的示意图五；
图8是本申请实施例提供的电流舵数据转换电路的示意图六；
图9是本申请实施例提供的数字自校准电路的示意图；
图10是本申请实施例提供的校准电流模块的示意图；
图11是本申请实施例提供的控制逻辑模块的示意图；
图12是本申请实施例提供的分化码编码单元的示意图；
图13是本申请实施例提供的二进制码与分化码的真值表；
图14是本申请实施例提供的二进制码与分化码的电流源分化表；
图15是本申请实施例提供的电流源开关阵列电路、电流源电路的示意图。
具体实施方式
为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是一个或一个以上，除非另有明确具体的限定。
合成孔径雷达（Synthetic aperture radar，SAR）具有全天时全天候的远距离、高分辨探测能力，在遥感测绘、区域监测、地质勘探、灾难救援等众多领域发挥着重要的作用。其采用主动探测的方式，能够在复杂的环境中进行高精度的远距离勘测，探测性能不受光照、云雨、雾霾等因素的影响，满足更加丰富多变的现代应用场景，从而能够在城市勘测、灾难救援等众多领域发挥不可替代的作用。随着无人机、微型机器人等微型化平台的发展与成熟，它们能够使合成孔径雷达单比特系统以更加灵活的方式进行探测，但有限的平台体积与载重能力也对其雷达系统的微型化提出了更高的要求。合成孔径雷达单比特系统的微型化主要涵盖两方面的内容，一方面是天线模块的微型化，另一方面是数据采集与处理模块的微型化。其中天线模块的微型化可以通过采用毫米波频段信号进行处理进而微型化天线模块的系统尺寸。在数据采集与处理方面，合成孔径雷达单比特系统为了实现高分辨成像，通常需要对具有大时宽带宽的回波信号进行高精度的采集，由此产生的巨大数据量将为后续的存储、传输与处理带来较大的压力。并且，随着成像分辨率的提高与观测场景的扩大，合成孔径雷达单比特系统需要处理的数据量仍有不断增大的趋势。为了降低合成孔径雷达数据采集、存储、传输、处理等的系统复杂度，达到降低成本、减小系统体积的目的。
数模转换器（Digital-to-Analog Converter，DAC）作为数字系统与模拟系统之间的纽带，已经成为制约现代电子技术发展的主要因素之一，它们是提高信号处理速度和精度的关键模块。在混合信号处理系统中，一个完整的电子系统的前端和后端都要用到DAC，这样就可以很好的利用数字信号特有的技术优势来改善信号处理能力，因此在高速图像处理、数字自动化和快速信号检测等方面得到广泛应用，例如测控系统、医疗成像及无线发射系统。
为了解决雷达成像系统微型化的问题，本申请将以毫米波雷达平台为依托，以单比特采样量化理论为核心，针对现有技术中存在的成像场景失真严重、阈值存储量大、算法对场景稀疏性依赖性强等问题，根据微型化SAR成像系统的具体应用场景建立信号模型，深入剖析单比特采样量化中误差积累与非线性失真的形成机理，设计有效的单比特量化策略以及相应的快速处理算法，在保证成像质量的前提下，达到简化系统架构、降低构造成本、提高成像效率的目的，促进雷达成像系统的低成本与微型化。
本申请实施例提供了一种电流舵数据转换电路，参见图1所示，本申请实施例中的电流舵数据转换电路包括：输入寄存器电路100、译码电路200、开关控制电路300、电流源开关阵列电路400、电流源电路500，输入寄存器电路100用于接收多路输入数据信号，并将多路输入数据信号转换为多位输入数字码进行存储；译码电路200与输入寄存器电路100连接，译码电路200用于从输入寄存器电路100读取多位输入数字码，并将多位输入数字码中的部分输入数字码进行分化码译码处理得到对应的分化码，将多位输入数字码中的另一部分输入数字码进行动态元素匹配译码处理得到对应的动态匹配码。开关控制电路300与译码电路200连接，开关控制电路300用于接收分化码和动态匹配码，并将分化码和动态匹配码转换为对应的开关控制信号；电流源开关阵列电路400与开关控制电路300连接，电流源开关阵列电路400用于接收开关控制信号，并根据开关控制信号将电流源信号转换为对应的差分输出信号；电流源电路500，与电流源开关阵列电路400连接，电流源电路500用于为电流源开关阵列提供电流源信号。
在本实施例中，译码电路200用于从输入寄存器电路100读取多位输入数字码，并将多位输入数字码中的部分输入数字码进行分化码译码处理得到对应的分化码，将多位输入数字码中的另一部分输入数字码进行动态元素匹配译码处理得到对应的动态匹配码，由开关控制电路300将分化码和动态匹配码转换为对应的开关控制信号，每个开关控制信号为一组差分模拟信号，每组差分模拟信号可以作为电流源开关阵列电路400中的一组电流源开关的控制信号，通过控制对应的一组电流源开关，将电流源信号转换为对应的差分输出信号。
在一些实施例中，参见图2所示，电流舵数据转换电路还包括时钟驱动电路600，时钟驱动电路600分别与输入寄存器电路100、开关控制电路300连接，时钟驱动电路600用于为输入寄存器电路100和开关控制电路300提供工作时钟频率。
在一些实施例中，参见图3所示，输入数字码的位数为10位，译码电路200包括：第一匹配码编码单元210、第二匹配码编码单元220、分化码编码单元230，第一匹配码编码单元210用于读取10位输入数字码中的高三位数字码，将高三位数字码转换为对应的七位第一动态匹配码；第二匹配码编码单元220用于读取10位输入数字码中的中三位数字码，将中三位数字码转换为对应的七位第二动态匹配码；分化码编码单元230用于读取10位输入数字码中的低四位数字码，将低四位数字码转换为对应的七位分化码；输入数字码中的高三位数字码、中三位数字码、低四位数字码依序排列。
在本实施例中，输入寄存器电路100内依序存储多位输入数字码，通过3+3+4的分段技术将多位输入数字码划分为高三位数字码、中三位数字码、低四位数字码，通过这种3+3+4的分段技术，在芯片性能和所占面积大小是非常优良的，能有效减少毛刺产生。
在一些具体应用实施例中，译码电路200可以包括分段式数模转换器，即由匹配码编码单元和分化码编码单元进行组合对输入数字码进行译码处理，其中，高位的输入数字码可以用于强调精度，故用匹配码编码单元实现高位，低位采用分化码编码单元230进行编码，即将二进制的输入数字码转换为七位分化码，可以减少面积消耗。在面积消耗相同的情况下，应尽量提高分段率。本申请实施例中的电路选择采用3+3+4的结构：高三位和中三位都采用匹配码编码单元进行编码，低四位采用分化码编码单元进行编码，如此设计，可以使得匹配码编码单元进行编码的数量占整体编码数的60%，既可以得到最小面积，又能满足DNL的要求，具有最小的THD的特点，相比于传统分段码数67个电流源开关而言，大大减少了模拟开关的数量；而且对于译码电路200来说6位二进制码转63位动态匹配码的电路结构过于复杂，扇出很大，延时加剧，不利于信号传输，选择本实施例中的3+3+4模式的分段方式可以避免这个问题。
在一些实施例中，分化码编码单元230具体用于将低四位数字码中的最高位B3作为分界点；当最高位B3为0时，七位分化码的高三位S6、S5和S4随着低四位数字码中的B3、B2和B1的变化而变化，当七位分化码的第四位S3为0，七位分化码的低三位S2、S1和S0也为0。当低四位数字码的最高位B3为1时，七位分化码的高三位S6、S5和S4为1，当七位分化码的第四位S3也为1，七位分化码的低三位S2、S1和S0随着低四位数字码的B3、B2和B1的变化而变化。
在一些实施例中，第一匹配码编码单元210包括移位器和伪随机数发生器，伪随机数发生器用于生成三路移位控制信号，移位器用于根据移位控制信号和三路输入信号生成七路第一动态匹配码，第一动态匹配码与输入至移位器的高三位数字码失配。
在一些实施例中，第二匹配码编码单元220内的伪随机数发生器用于生成三路移位控制信号，第二匹配码编码单元220内的移位器用于根据移位控制信号和三路输入信号生成七路第二动态匹配码，第二动态匹配码与输入至移位器的中三位数字码失配。
在一些实施例中，第一匹配码编码单元210和第二匹配码编码单元220中采用动态匹配技术编码技术，可以降低谐波失真。具体的，普通编码单元进行编码的每一个数字输入所选择的电流源都是固定的，所以输出带着特定的误差，这个误差与输入相关就带入了谐波分量，例如输入是一个周期为M，b位的正弦波sin(2πft)时，假设在满刻度位置的1/2处的误差为eh，则这个误差会每半个周期出现一次，即误差变成一个频率为2f的周期信号。本实施例中的动态匹配技术就是在电流源的选择前面加入一个随机机构（即伪随机数发生器），使固定输入所打开的电流源不固定，不再是输入数字码的函数，像eh这样的误差不会周期性的出现，将谐波转换成噪声，避免了谐波失真。在移位控制信号R#即随机数的控制下，实现了对输入电流源控制信号的随机移位，打破了输入码与电流源的对应关系，使输出信号失配与输入码无关。
在一些实施例中，第一匹配码编码单元210和第二匹配码编码单元的电路结构相同。
在一个实施例中，参见图4，移位器包括第一选择器S1、第二选择器S2、第三选择器S3、第四选择器S4、第五选择器S5、第六选择器S6、第七选择器S7、第八选择器S8、第九选择器S9、第十选择器S10、第十一选择器S11、第十二选择器S12、第十三选择器S13、第十四选择器S14、第十五选择器S15、第十六选择器S16、第十七选择器S17、第十八选择器S18、第十九选择器S19、第二十选择器S20、第二十一选择器S21、第一非门NOT1、第二非门NOT2、第三非门NOT3、第四非门NOT4、第五非门NOT5、第六非门NOT6、第七非门NOT7、第八非门NOT8、第九非门NOT9、第十非门NOT10、第十一非门NOT11、第十二非门NOT12、第十三非门NOT13、第十四非门NOT14。
第一选择器S1的第一输入端A、第十选择器S10的第二输入端B共接于第一信号输入端IN1。第四选择器S4的第一输入端A、第七选择器S7的第一输入端A、第十三选择器S13的第二输入端B、第十六选择器S16的第二输入端B共接于第二信号输入端IN2。第十选择器S10的第一输入端A、第十三选择器S13的第一输入端A、第十六选择器S16的第一输入端A、第十九选择器S19的第一输入端A、第七选择器S7的第二输入端B、第四选择器S4的第二输入端B、第一选择器S1的第二输入端B共接于第三信号输入端IN3。
第一选择器S1的输出端经由第一非门NOT1、第二选择器S2的第一输入端A、第二选择器S2的输出端、第二非门NOT2、第三选择器S3的第一输入端A、第三选择器S3的输出端连接至第一移位输出端OUT1。
第四选择器S4的输出端经由第三非门NOT3、第五选择器S5的第一输入端A、第四非门NOT4、第六选择器S6的第一输入端A、第六选择器S6的输出端连接至第二移位输出端OUT2。
第七选择器S7的输出端经由第五非门NOT5、第八选择器S8的第一输入端A、第八选择器S8的输出端、第六非门NOT6、第九选择器S9的第一输入端A、第九选择器S9的输出端连接至第三移位输出端OUT3。
第十选择器S10的输出端经由第七非门NOT7、第十一选择器S11的第一输入端A、第十一选择器S11的输出端、第八非门NOT8、第十二选择器S12的第一输入端A、第十二选择器S12的输出端连接至第四移位输出端OUT4。
第十三选择器S13的输出端经由第九非门NOT9、第十四选择器S14的第一输入端A、第十四选择器S14的输出端、第十非门NOT10、第十五选择器S15的第一输入端A、第十五选择器S15的输出端连接至第五移位输出端OUT5。
第十六选择器S16的输出端经由第十一非门NOT11、第十七选择器S17的第一输入端A、第十七选择器S17的输出端、第十二非门NOT12、第十八选择器S18的第一输入端A、第十八选择器S18的输出端连接至第六移位输出端OUT6。
第十九选择器S19的输出端经由第十三非门NOT13、第二十选择器S20的第一输入端A、第二十选择器S20的输出端、第十四非门NOT14、第二十一选择器S21的第一输入端A、第二十一选择器S21的输出端连接至第七移位输出端OUT7。
在本实施例中，移位器结构示意图如图4所示，第一选择器S1、第四选择器S4、第七选择器S7、第十选择器S10、第十三选择器S13、第十六选择器S16、第十九选择器S19组成第三层二选一选择器，该层二选一选择器受控于信号端C2的控制信号。第二选择器S2、第五选择器S5、第八选择器S8、第十一选择器S11、第十四选择器S14、第十七选择器S17、第二十选择器S20组成第二层层二选一选择器，该层二选一选择器受控于信号端C1的控制信号。第三选择器S3、第六选择器S6、第九选择器S9、第十二选择器S12、第十五选择器S15、第十八选择器S18、第二十一选择器S21组成第一层二选一选择器，该层二选一选择器受控于信号端C0的控制信号。每层二选一选择器中的每个二选一选择器与后级对应的二选一选择器之间设有非门，由三层二选一选择器通过一定方式连接构成的，每层二选一选择器共用一个控制信号，二选一选择器的控制端接入对应的控制信号，第一层二选一选择器在信号端C0的控制信号的控制下可以移位一位，信号端C1的控制信号控制第二次移位两位，信号端C2的控制信号控制第三次移位三位，从而在三位二进制控制信号的控制下，实现0-7位的移位。
在一个实施例中，参见图5所示，伪随机数发生器包括：第一或非门NOR1、第二或非门NOR2、第一异或门XOR1、第十五非门NOT15、第一D触发器D1、第二D触发器D2、第三D触发器D3、第四D触发器D4、第五D触发器D5、第六D触发器D6、第七D触发器D7、第八D触发器D8、第九D触发器D9、第十D触发器D10、第十一D触发器D11、第十二D触发器D12。
在本实施例中，第一或非门NOR1的输出端经由第十五非门NOT15、第一D触发器D1、第二D触发器D2、第三D触发器D3、第四D触发器D4连接至信号端R1，信号端R1经由第五D触发器D5、第六D触发器D6、第七D触发器D7、第八D触发器D8连接至信号端R2。
第一D触发器D1的输出端连接至第二或非门NOR2的第一输入端，第五D触发器D5的输出端连接至第二或非门NOR2的第二输入端，第九D触发器D9的输出端连接至第二或非门NOR2的第三输入端，第二D触发器D2的输出端连接至第二或非门NOR2的第四输入端，第六D触发器D6的输出端连接至第二或非门NOR2的第五输入端，第十D触发器D10的输出端连接至第二或非门NOR2的第六输入端，第三D触发器D3的输出端连接至第二或非门NOR2的第七输入端，第七D触发器D7的输出端连接至第二或非门NOR2的第八输入端，第十一D触发器D11的输出端连接至第二或非门NOR2的第九输入端以及第一异或门XOR1的第一输入端，第十二D触发器D12的输出端连接至第二或非门NOR2的第十输入端以及第一异或门XOR1的第二输入端，第四D触发器D4的输出端连接至第二或非门NOR2的第十一输入端，第八D触发器D8的输出端连接至第二或非门NOR2的第十二输入端，第一异或门XOR1的输出端连接至信号端R0，第二或非门NOR2的输出端连接至第一或非门NOR1的第一输入端。
在本实施例中，信号端R0与信号端C0对应连接，信号端R1与信号端C1对应连接，信号端R2与信号端C2对应连接。伪随机数发生器是由12个D触发器和一些逻辑门构成，其中的多输入或非门（第一或非门NOR1、第二或非门NOR2）是为了确保电路能够正常启动，防止D触发器在全零的状态循环；异或门用来确保每个周期D触发器的输出在移位的基础上有所变化，保证215-1个周期内，D触发器的输出都不相同。如此设计，在215-1个时钟周期后，选择的R0-R2的变化才会重复，可以近似的将这三个数（R0、R1、R2）看作随机数。
在本实施例中，在第一匹配码编码单元210和第二匹配码编码单元220内，通过动态匹配技术动态地配置失配元件的连接关系使得各失配元件的时间平均值相等或近似相等从而减小元件匹配对系统性能的影响。采用连线的方式代替温度计译码，简化了译码电路200，实现了电流源开关的随机化，打破了输入码与电流源的对应关系，使输出信号失配与输入码无关。从频谱的角度来看，就是将失配引起的谐波失真的频谱分量转化成为整个频带范围内的噪声。
在一些实施例中，参见图6所示，开关控制电路300包括：二级寄存器电路310、锁存器电路320、限幅器电路330，二级寄存器电路310与译码电路200连接，二级寄存器电路310用于存储七位第一动态匹配码、七位第二动态匹配码以及七位分化码。锁存器电路320与二级寄存器电路310连接，锁存器电路320用于读取七位第一动态匹配码、七位第二动态匹配码以及七位分化码，并根据七位第一动态匹配码、七位第二动态匹配码以及七位分化码生成互补的差分开关控制信号；限幅器电路330与锁存器电路320连接，限幅器电路330用于降低差分开关控制信号的摆幅生成对应的开关控制信号。
在一些实施例中，二级寄存器电路310的功能和输入寄存器电路100的功能一样，通过使用寄存器电路，二级寄存器电路310和输入寄存器电路100均受控于时钟驱动电路600提供的时钟信号，二级寄存器电路310和输入寄存器电路100的输出只在时钟上升沿到来的一段时间才可能发生变化，其余时间输入信号的变化不会对输出产生影响，只要在时钟上升沿到来的时候，数据才能进入，其他时候都由寄存器来驱动后级电路，可以有效防止因为外界干扰可能出现的误码现象。
在一些实施例中，通过锁存器电路320使互补的差分开关控制信号与时钟同步，并且能调节差分输出信号(开关控制信号)的交叉点位置，确保差分开关不会同时关断，继而减小由此产生的毛刺对输出信号的影响。
在一些实施例中，参见图7所示，电流源电路500包括：基准电压源510、电压电流转换电路520、偏置电路530、电流源偏置矩阵电路540，基准电压源510用于提供基准电压信号；电压电流转换电路520与基准电压源510连接，电压电流转换电路520用于根据基准电压信号生成对应的基准电流信号。偏置电路530与电压电流转换电路520连接，偏置电路530用于接收基准电流信号，并根据基准电流信号生成对应的偏置电压信号；电流源偏置矩阵电路540与偏置电路530连接，电流源偏置矩阵电路540用于接收偏置电流信号，并根据偏置电压信号生成对应的电流源信号输出至电流源开关阵列电路400。
在一些实施例中，参见图8所示，电流源电路500还包括数字自校准电路550，数字自校准电路550与电流源偏置矩阵电路540连接，数字自校准电路550用于检测电流源信号的失配误差，并将失配误差转换为对应的模拟量反馈补偿至电流源偏置矩阵电路的控制端，以减小电流源信号的误差对电流源开关阵列电路400的输出精度的影响。
在本实施例中，通过将数字自校准电路550应用于电流源电路500中，可以先将电流源的失配误差量化，转换成相应数字信息，再将数字信息转换成对应模拟量，反馈补偿至电流源的控制端或电流舵DAC的输出端，从而减小电流源误差对输出精度的影响。而且前台自校准的校准模块需要预先工作，提前获取误差信息，并进行运算、保存，当准备工作完成后，DAC进行工作时，预先得到的信息对DAC的误差进行修正，鉴于误差数据处理和修正分段进行，能保证DAC的工作速度。
在一些实施例中，参见图9所示，数字自校准电路550包括：数字寄存器模块551、比较器模块553、校准电流模块552、控制逻辑模块554，数字寄存器模块551用于存储校正码。比较器模块553用于比较参考电流信号和电流源输出信号，并根据参考电流信号和电流源输出信号生成电压比较信号；其中，电流源输出信号为采样电流信号与校准电流信号之和，所述采样电流信号与所述电流源信号相关。校准电流模块552用于读取数字寄存器模块内的校正码，并根据校正码生成校准电流信号，该标准电流信号输出至电流源偏置矩阵电路540的采样节点，从而与该采样节点的电流进行叠加形成实际的电流源输出信号，在一些实施例中，该采样节点可以为电流源电路500的输出端。控制逻辑模块554与比较器模块553连接，控制逻辑模块554用于根据电压比较信号生成对应的模拟量反馈补偿信号输出数字寄存器模块551，数字寄存器模块551还用于根据模拟量反馈补偿信号生成校正码。
在本实施例中，比较器模块553的第一输入端接收电流源偏置矩阵电路540的采样节点的采样电流信号以及校准电流模块552输出的校准电流信号，校准电流信号与采样电流信号叠加确定了比较器模块553的第一输入端的电流大小，比较器模块553的第二输入端接入外部提供的电流参考信号，比较器模块553将其第一输入端的电流与其第二输入端的电流进行比较，根据比较结果输出对应的电压比较信号。本实施例中的数字自校准电路550相比于模拟自校准技术结构更加简单，功能逻辑实现更精确，误差因素减少；并且相比于数字后台自校准技术，DAC的工作速度更快；而且相对于传统的数字前台自校准技术，通过数字逻辑部分的优化，利用数字逻辑功能来减少了一些模拟模块的需要，减少了电路面积和复杂性。
在一个实施例中，比较器模块553可以为电流比较器。
在一个实施例中，比较器模块553可以由电流电压转换电路以及电压比较器组成的电流比较电路，电流电压转换电路将输入的电流转换为对应的电压信号，电压比较器将转换后的电压信号进行比较输出对应的电压比较信号。
在一个实施例中，参见图10所示，校准电流模块552包括：第一开关管M1、第二开关管M2、第三开关管M3、第四开关管M4、第五开关管M5、第六开关管M6、第七开关管M7、第八开关管M8、第九开关管M9、第十开关管M10、第十一开关管M11、第十二开关管M12、第十三开关管M13、第十四开关管M14、第十五开关管M15、第十六开关管M16、第十六非门NOT16、第十七非门NOT17、第十八非门NOT18、第十九非门NOT19、第二十非门NOT20、第二十一非门NOT21、第二十二非门NOT22、第二十三非门NOT23、第二十四非门NOT24、第二十五非门NOT25、第一传输门PA1、第二传输门PA2、第三传输门PA3、第四传输门PA4、第五传输门PA5、第六传输门PA6、第七传输门PA7、第八传输门PA8、第九传输门PA9、第十传输门PA10、第十一传输门PA11、第十二传输门PA12、第十三传输门PA13、第十四传输门PA14、第十五传输门PA15、第十六传输门PA16、第十七传输门PA17、第十八传输门PA18、第十九传输门PA19、第二十传输门PA20、第二十一传输门PA21、第二十二传输门PA22、第二十三传输门PA23、第二十四传输门PA24、第二十五传输门PA25、第二十六传输门PA26、第二十七传输门PA27、第二十八传输门PA28、第二十九传输门PA29、第三十传输门PA30、第三十一传输门PA31、第三十二传输门PA32、第三十三传输门PA33、第三十四传输门PA34。
在本实施中，第一开关管M1和第二开关管M2串联于电源端VDD与第一传输门PA1的第一信号端之间，第一传输门PA1的第二信号端连接第十传输门PA10的第一信号端，第一传输门PA1的第一控制端连接第十六非门NOT16的输出端，第十六非门NOT16的输入端、第二传输门PA2的第一信号端共接于第四控制信号端P3，第一传输门PA1的第二控制端连接第二传输门PA2的第二控制端。第三开关管M3和第四开关管M4串联于电源端VDD与第三传输门PA3的第一信号端之间，第三传输门PA3的第一控制端连接第十七非门NOT17的输出端，第十七非门NOT17的输入端、第四传输门PA4的第一信号端共接于第三控制信号端P2，第三传输门PA3的第二控制端连接第四传输门PA4的第二信号端。第五开关管M5、第六开关管M6串联于电源端VDD与第五传输门PA5之间，第五传输门PA5的第一控制端连接第十八非门NOT18的输出端，第十八非门NOT18的输入端、第六传输门PA6的第一信号端共接于第二控制信号端P1，第五传输门PA5的第二控制端连接第六传输门PA6的第二信号端。第七开关管M7、第八开关管M8串联于电源端VDD与第七传输门PA7之间，第七传输门PA7的第一控制端连接第十九非门NOT19的输出端，第十九非门NOT19的输入端、第八传输门PA8的第一信号端共接于的控制信号端P0，第七传输门PA7的第二控制端连接第八传输门PA8的第二信号端。
第一开关管M1、第三开关管M3、第五开关管M5以及第七开关管M7的控制端共接于第一开关控制端V1，第二开关管M2、第四开关管M4、第六开关管M6以及第八开关管M8的控制端共接于第二开关控制端V2，第九开关管M9、第十一开关管M11、第十三开关管M13、第十五开关管M15的控制端共接于第三开关控制端V3，第十开关管M10、第十二开关管M12、第十四开关管M14以及第十六开关管M16的控制端共接于第四开关控制端V4。
第一传输门PA1、第十传输门PA10、第十九传输门PA19串联于电源端VDD与节点I+之间，第三传输门PA3、第十一传输门PA11、第二十传输门PA20串联于电源端VDD与节点I+之间，第五传输门PA5、第十二传输门PA12以及第二十一传输门PA21串联于电源端VDD与节点I+之间，第七传输门PA7、第十三传输门PA13以及第二十二传输门PA22串联于电源端VDD与节点I+之间。节点I+连接至加法器555的第一输入端，加法器555的第二端连接电流源开关阵列电路400的采样节点，加法器555将其第一输入端的电流与第二输入端进行相加，并将相加后的电流输出至比较器模块553的第一输入端。
第十四传输门PA14、第二十三传输门PA23以及第二十七传输门PA27串联，第十五传输门PA15、第二十四传输门PA24以及第二十九传输门PA29串联，第十六传输门PA16、第二十五传输门PA25、第三十一传输门PA31串联，第十七传输门PA17、第二十六传输门PA26以及第三十三传输门PA33串联。第十传输门PA10、第十一传输门PA11、第十二传输门PA12、第十三传输门PA13、第十四传输门PA14、第十五传输门PA15、第十六传输门PA16以及第十七传输门PA17的工作状态受控于第一传输控制端P4的电平，第十八传输门PA18、第十九传输门PA19、第二十传输门PA20、第二十一传输门PA21、第二十二传输门PA22、第二十三传输门PA23、第二十四传输门PA24、第二十五传输门PA25以及第二十六传输门PA26的工作状态受控于校准电路控制端Enable的电平。
在本实施例中，第一开关控制端V1、第二开关控制端V2、第三开关控制端V3、第四开关控制端V4的电压由偏置电路530提供，校准电路控制端Enable用于接收校准电路的使能信号，用于控制数字自校准电路550的启动和关闭，例如，校准电路控制端Enable置零，则关闭校准电流模块552，进而关闭数字自校准电路550。节点I+和节点I-均连接于比较器模块553的第一输入端，节点I+和节点I-的电流与采样节点的电流进行叠加。在实际应用中，第十传输门PA10、第十一传输门PA11、第十二传输门PA12、第十三传输门PA13、第十四传输门PA14、第十五传输门PA15、第十六传输门PA16以及第十七传输门PA17的工作状态受控于第一传输控制端P4的电平，节点I+和节点I-不会同时输出，因此，第一传输控制端P4的电平可以决定是对电流源偏置矩阵电路540的采样节点的电流进行增加处理还是减小处理。
在一个实施例中，参见图11所示，控制逻辑模块554包括：第十三D触发器D13、第十四D触发器D14、第十五D触发器D15、第十六D触发器D16、第十七D触发器D17、第十八D触发器D18、第十九D触发器D19、第二十D触发器D20、第二十一D触发器D21、第二十二D触发器D22，第十三D触发器D13、第十四D触发器D14、第十五D触发器D15、第十六D触发器D16以及第十七D触发器D17依序连接，其中，第十三D触发器D13的D端接地，第十三D触发器D13的S端连接设置信号端SET，第十三D触发器D13的RD端接地，第十四D触发器D14、第十五D触发器D15、第十六D触发器D16以及第十七D触发器D17的S端接地，第十四D触发器D14、第十五D触发器D15、第十六D触发器D16以及第十七D触发器D17的RD端接复位信号端RST。第十三D触发器D13、第十四D触发器D14、第十五D触发器D15、第十六D触发器D16、第十七D触发器D17的时钟信号端CLK共接于时钟信号端CLK。
第十八D触发器D18、第十九D触发器D19、第二十D触发器D20、第二十一D触发器D21、第二十二D触发器D22依序连接，第十三D触发器D13的Q端连接第十八D触发器D18的S端，第十四D触发器D14的Q端连接第十九D触发器D19S端，第十五D触发器D15的Q端连接第二十D触发器D20的S端，第十六D触发器D16的Q端连接第二十一D触发器D21的S端，第十七D触发器D17的Q端连接第二十二D触发器D22的S端。第十八D触发器D18、第十九D触发器D19、第二十D触发器D20以及第二十一D触发器D21的D端连接比较器模块553的输出端COMP，第二十二D触发器D22的D端和时钟信号端CLK接地，第十八D触发器D18、第十九D触发器D19、第二十D触发器D20、第二十一D触发器D21的Q端分别连接第四逻辑控制信号端A3、第三逻辑控制信号端A2、第二逻辑控制信号端A1、第一逻辑控制信号端A0。第二十二D触发器D22的Q端连接第二十一D触发器D21的时钟信号端CLK，第二十一D触发器D21的Q端连接第二十D触发器D20的时钟信号端CLK，第二十D触发器D20的Q端连接第十九D触发器D19的时钟信号端CLK，第十九D触发器D19的Q端连接第十八D触发器D18的时钟信号端。第十八D触发器D18、第十九D触发器D19、第二十D触发器D20、第二十一D触发器D21、第二十二D触发器D22的RD端接复位信号端RST。
在本实施例中，第十八D触发器D18、第十九D触发器D19、第二十D触发器D20、第二十一D触发器D21的输出端可以作为控制逻辑模块554的四路输出端（P0、P1、P2、P3），控制逻辑模块554输出A0、A1、A2、A3至数字寄存器模块551，数字寄存器模块551基于A0、A1、A2、A3产生校正码P0、P1、P2、P3、P4，其中，P0、P1、P2、P3分别与A0、A1、A2、A3对应，P4用于选择节点I+和节点I-的电流输出。输出对应的逻辑控制信号对电流源偏置矩阵电路中对应的开关的工作状态进行控制。结合图11所示，假设电流参考信号的电流Iref=10mA，待校正电流为5.4mA，数字寄存器模块551的初始校正码为10000，校准电流模块552设置8个校准电流，分别是:±1Iref、±0.5Iref、±0.25Iref、±0.125Iref。在校正过程中，第一个校正周期，此时数字寄存器模块551的校正码为10000，而比较器模块553输出为0，控制逻辑模块554输出11000给数字寄存器模块551，控制逻辑模块554输出的数字码11000中，第一位数字码与校准电流模块552的第一传输控制端P4的电平对应，10mA的校正电流加入待校正电流=5.4mA+10mA=15.4mA。
在第二个校正周期，此时，数字寄存器模块551的校正码为11000，而比较器模块553输出为1，控制逻辑模块554输出1010给数字寄存器模块551，使5mA的校正电流加入待校正电流=5.4mA+5mA=10.4mA。在第三个校正周期，此时数字寄存器模块551的校正码为10100，而比较器模块553输出为1，控制逻辑模块554输出10010给数字寄存器模块551，使2.5mA的校正电流加入待校正电流=5.4mA+2.5mA=7.9mA。在第四个校正周期，此时数字寄存器模块551的校正码为10010，而比较器模块553输出为0，控制逻辑模块554输出10011给数字寄存器模块551使2.5mA和1.25mA的校正电流加入待校正电流=5.4mA+2.5mA+1.25mA=9.15mA。在第五个校正周期，此时数字寄存器模块551的校正码为10011，而比较器模块553输出为0，待校正电流与电流参考信号的电流Iref之间的差值在误差范围内，所以最终控制码为10011产生结束信号。
在具体应用实施例中，先通过前期对电流源单元做蒙特卡洛分析可得到在确定工艺下的电流源最大误差和校准精度，本实施例中的数字自校准电路550分为校正模式和工作模式这两种模式校正。在校正模式下，在逐次逼近逻辑控制单元的控制下，通过寄存器发出对应码值对待校正电流Im,I加减校正电流I并逐步逼近Iref，量化完成后得到校正码存储于寄存器中。在工作模式下，通过读取寄存器中的校正码并控制校准电流模块552的电流输出，最终第I位电流源的输出电流等于校正前的输出电流加上校正电流模块中的输出电流。
在一个实施例中，参见图12所示，分化码编码单元230包括：第二十五非门NOT25、第十七开关管M17、第十八开关管M18、第十九开关管M19、第二十开关管M20、第二十一开关管M21、第二十二开关管M22、第三十五传输门PA35、第三十六传输门PA36、第三十七传输门PA37、第三十八传输门PA38、第三十九传输门PA39、第四十传输门PA40以及第四十一传输门PA41，第四十一传输门PA41、第三十八传输门PA38、第三十九传输门PA39、第四十传输门PA40的第一信号端分别连接数字信号端B3、数字信号端B2、数字信号端B1、数字信号端B0，并且数字信号端B3经由第二十五非门NOT25连接至反向控制信号端B3-，数字信号端B3的电平可以用于确定第三十五传输门PA35、第三十六传输门PA36、第三十七传输门PA37、第三十八传输门PA38、第三十九传输门PA39、第四十传输门PA40以及第四十一传输门PA41的第一控制端和第二控制端的电压，数字信号端B3与反向控制信号端B3-的电平相反。
第三十五传输门PA35、第三十六传输门PA36、第三十七传输门PA37的第一控制端连接数字信号端B3，第三十五传输门PA35、第三十六传输门PA36、第三十七传输门PA37的第二控制端连接反向控制信号端B3-。第三十八传输门PA38、第三十九传输门PA39、第四十传输门PA40的第一控制端连接反向控制信号端B3-，第三十八传输门PA38、第三十九传输门PA39、第四十传输门PA40的第二控制端连接数字信号端B3。
电源端VDD经由第十七开关管M17连接至第七分化码输出端S6，数字信号端B2经由第三十五传输门PA35连接至第七分化码输出端S6。
电源端VDD经由第十八开关管M18连接至第六分化码输出端S5，数字信号端B1经由第三十六传输门PA36连接至第六分化码输出端S5。
电源端VDD经由第十九开关管M19连接至第五分化码输出端S4，数字信号端B0经由第三十七传输门PA37连接至第五分化码输出端S4。
数字信号端B3经由第四十一传输门PA41连接至第四分化码输出端S3。
数字信号端B2经由第三十八传输门PA38连接至第三分化码输出端S2，第三分化码输出端S2经由第二十开关管M20接地。
数字信号端B1经由第三十九传输门PA39连接至第二分化码输出端S1，第二分化码输出端S1经由第二十一开关管M21接地。
数字信号端B0经由第四十传输门PA40连接至第一分化码输出端，第一分化码输出端经由第二十二开关管M22接地。
在本实施例中，结合图12所示，二进制码（B3B2B1B0）在转换为分化码（S6S5S4S3S2S1S0）的时候，将以二进制码的最高位B3作为分界点分成两个部分。当B3为0（此处“0”代表数字电路中的逻辑低电平，而之后出现的“1”则代表逻辑高电平）时，分化码的高三位S6、S5和S4随着二进制码 B3、B2和B1的变化而变化，而分化码的S3为0，低三位的S2、S1和S0也为0。当B3 为1时，分化码的高三位S6、S5和S4为1，S3也为1，而低三位的S2、S1和S0则随着B3、B2和B1的变化而变化。
图13是4位二进制码转7位分化码的真值表，以4位二进制码转7位分化码的分化码编码单元230来做说明。二进制码在转换为分化码的时候，将以二进制码的最高位B3作为分界点分成两个部分。当B3为0（此处“0”代表数字电路中的逻辑低电平，而之后出现的“1”则代表逻辑高电平）时，分化码的高三位S6、S5和S4随着二进制码 B3、B2和B1的变化而变化，而分化码的S3为0，低三位的S2、S1和S0也为0。当B3 为1时，分化码的高三位S6、S5和S4为1，S3也为1，而低三位的S2、S1和S0则随着B3、B2和B1的变化而变化。
当B3为0时，S3、S2、S1、S0都保持为0，S6=B2，S5=B1，S4=B0。当B3为1时，S6、S5、S4、S3都保持为 1，S2=B2，S1=B1，S0=B0。 因此，相当于仅把二进制码的最高位B3分化成三位分化码S6、S5、S4。也就是说，分化码S6—S0对应的电流源的大小分别为4I、2I、I、I、4I、2I、I，利用电流源所分化的大小比例重新对真值表进行替换，如图14所示。
当输入码B3B2B1B0由0111变为1000时，二进制码DAC所有的输入数字码（即B3、B2、B1和B0）对应的开关均参与变化，总共涉及到15I权重的电流源，而本申请实施例所提出的分化码DAC仅有分化码S3对应的开关在变化，此刻涉及到的电流源的权值仅为I。类似于温度计码DAC与二进制码DAC之间的差别，但动态匹配码译码电路比温度计码译码电路更加简便，所用的实际电路模块少，占的面积也更小，具有显著的进步。而且传统的二进制码DAC所产生的输出毛刺将会影响系统的非线性，尤其是系统的DNL会有不利的影响，随着DAC的位数越高，影响越更加明显。因此，分化码DAC能够像温度计码DAC一样有效地弥补二进制码DAC在中码转换期间对系统的DNL造成的不良后果，采用本实施例中的分化码电路的倒刺数量少于采用传统的二进制码的倒刺数量，而且还比温度计码DAC更加简洁方便。
在一些实施例中，如图15所示，电流源电路500和电流源开关阵列电路400中，第五十一开关管M51和第五十二开关管M52组成电流源电路500内的一个电流源单元，节点K可以为采样节点，也可以作为每个电流源单元的输出端，偏置电压Va、Vb用于控制第五十一开关管M51和第五十二开关管M52的工作状态，让第五十一开关管M51和第五十二开关管M52产生合适的电流。电流源电路500的两路输入为Va、Vb，而电流源电路500的输出分别是不同大小的电流源信号。
在一些实施例中，开关管M53和开关管M54受控于限幅器电路330提供的差分信号Vsw、Vsw-，差分信号Vsw、Vsw-分别提供给第五十三开关管M53、第五十四开关管M54的控制端，第五十五开关管M55以及第五十六开关管M56的控制端接地，第五十三开关管M53、第五十四开关管M54、第五十五开关管M55以及第五十六开关管M56组成电流源开关阵列电路400内的一个开关单元，电流源开关阵列电路400中的一种开关单元对应着电流源电路500的一种电流源信号，即电流源开关阵列电路400中的一种开关单元对应着一对差分信号。例如，若进入二级寄存器前一共是21个信号，然后在电流源开关阵列电路400前输入是21对差分信号，也就是需要21个电流源信号输入，而21对差分信号是42对信号输入，所以电流源开关阵列电路400的输入线是42个信号线分别对应21对差分信号Vsw、Vsw-，以及21个电流源线分别对应电流源开关阵列电路400中的21个开关单元。电流源开关阵列电路400中的每个开关单元输出一对差分电流信号Vout+、Vout-，21个开关单元分别输出21对差分电流信号Vout+、Vout-，21对差分电流信号Vout+、Vout-中的电流信号Vout+叠加经由第一输出电阻转换为对应的模拟电压信号V+，21对差分电流信号Vout+、Vout-中的电流信号Vout-叠加经由第二输出电阻转换为对应的模拟电压信号，从而完成从数字信号到模拟信号的转换。
在一些实施例中。第五十三开关管M53、第五十四开关管M54、第五十五开关管M55以及第五十六开关管M56为P型MOS管。
本申请实施例还提供了一种合成孔径雷达单比特系统，合成孔径雷达单比特系统包括如上述任一项实施例的电流舵数据转换电路。
在本实施例中，电流舵数据转换电路是一种能很好的应用在SAR系统背景下的架构，很好的切合SAR系统的痛点，具有高分辨率、高采样速率、低功耗、较小有效面积以及与标准 CMOS 工艺相兼容的优点。并且，通过采用CMOS工艺设计电流舵DAC，有利于D/A转换器的集成化，D/A转换器作为数字电路和模拟电路之间的接口，采用CMOS工艺，有利于将D/A转换器的设计与数字电路的标准CMOS工艺相兼容；其次，随着 CMOS 工艺特征尺寸的不断缩小，特征频率不断提高，采用CMOS工艺可以实现高速性能，采用CMOS 工艺的集成电路功耗较小，低功耗设计方法比较成熟，有利于系统的低功耗设计。
在本实施例中，通过采用3+3+4电流舵架构的DAC，因为这样既可避免完全采用二进制型电流源导致的毛刺现象严重，线性度差，又可以防止完全使用单位电流源导致的电路复杂、芯片面积太大等缺点。在高速DAC系统设计中，当输入数字信号不同步时有可能会产生误码，因此通过设计输入寄存器将多位输入二进制码元信号进行同步处理。在电流舵DAC的输出级，需要通过差分开关来控制开关电流源进行电流的切换，而开关驱动电路则是将控制信号转换成合适的差分信号的电路。电流源矩阵在高速DAC中起到了十分重要的作用，各个电流源之间的匹配精度对输出信号的性能有较大影响，而电流源输出阻抗会对系统的指标产生直接影响。所以在设计电流源时主要考虑两点：一是满足匹配的输出阻抗；二是拥有快速的响应速度。带隙基准是指一个与工艺、电源无关并具有某种确定的温度特性的直流电压或电流，在DAC系统中，需要带隙基准给系统提供稳定的偏置，所以要求输出电压与温度无关。由于电压信号对电路噪声比较敏感，如果将带隙基准源产生的参考电压直接给电流源作偏置，该偏置不具有稳定性，所以单位电流的值也会随机产生偏差。然而电流信号对噪声的敏感程度相对于电压要低，因此可以将基准电压信号通过运算放大器转换为基准电流信号，所以需要电压转电流电路，以及将恒定电流转为所需偏置的偏置产生电路。而动态匹配技术是一种校准单位元件的方法，该方法的目标是让各个元件的值在平均意义上都相等，在DAC中应用可以有效降低电流源失配产生的谐波，显著提高DAC的动态性能。在这个DAC架构中还用到了数字校正技术，其主要思想是缩小电流源部分的面积，使用偏置DAC补偿主DAC电流源的失配误差和梯度误差，能很大的提高DAC的静态性能和动态性能。同时，开关采用差分对的形式以抑制偶数阶谐波，而电流源则采用 PMOS Cascode 结构以增加输出阻抗。为了设计的电流源接近理想状态，还在电流源电路中为电流源阵列设计一个宽摆幅、高输出阻抗的偏置电路，电流源电路中还包括带隙基准电路、电压转电流电路和电流源偏置电路。
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。实施例中的各功能单元、模块可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
另外，各功能单元、模块的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。上述系统中单元、模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。
Claims (10)
1.一种电流舵数据转换电路，其特征在于，所述电流舵数据转换电路包括：
输入寄存器电路，用于接收多路输入数据信号，并将多路所述输入数据信号转换为多位输入数字码进行存储；
译码电路，与所述输入寄存器电路连接，用于从所述输入寄存器电路读取多位所述输入数字码，并将多位所述输入数字码中的部分所述输入数字码进行分化码译码处理得到对应的分化码，将多位所述输入数字码中的另一部分所述输入数字码进行动态元素匹配译码处理得到对应的动态匹配码；
开关控制电路，与所述译码电路连接，用于接收所述分化码和所述动态匹配码，并将所述分化码和所述动态匹配码转换为对应的开关控制信号；
电流源开关阵列电路，与所述开关控制电路连接，用于接收所述开关控制信号，并根据所述开关控制信号将电流源信号转换为对应的差分输出信号；
电流源电路，与所述电流源开关阵列电路连接，用于为所述电流源开关阵列电路提供所述电流源信号。
2.如权利要求1所述的电流舵数据转换电路，其特征在于，所述电流舵数据转换电路还包括：
时钟驱动电路，分别与所述输入寄存器电路、所述开关控制电路连接，用于为所述输入寄存器电路和所述开关控制电路提供工作时钟频率。
3.如权利要求1所述的电流舵数据转换电路，其特征在于，所述输入数字码的位数为10位；所述译码电路包括：
第一匹配码编码单元，用于读取10位所述输入数字码中的高三位数字码，将所述高三位数字码转换为对应的七位第一动态匹配码；
第二匹配码编码单元，用于读取10位所述输入数字码中的中三位数字码，将所述中三位数字码转换为对应的七位第二动态匹配码；
分化码编码单元，用于读取10位所述输入数字码中的低四位数字码，将所述低四位数字码转换为对应的七位所述分化码；所述输入数字码中的所述高三位数字码、所述中三位数字码、所述低四位数字码依序排列。
4.如权利要求3所述的电流舵数据转换电路，其特征在于，所述分化码编码单元具体用于将所述低四位数字码中的最高位B3作为分界点，当最高位B3为0时，七位所述分化码的高三位S6、S5和S4随着所述低四位数字码中的B3、B2和B1的变化而变化，当七位所述分化码的第四位S3为0，七位所述分化码的低三位S2、S1和S0也为0；
当所述低四位数字码的最高位B3为1时，七位所述分化码的高三位S6、S5和S4为1，当七位所述分化码的第四位S3也为1，七位所述分化码的低三位S2、S1和S0随着所述低四位数字码的B3、B2和B1的变化而变化。
5.如权利要求3所述的电流舵数据转换电路，其特征在于，所述第一匹配码编码单元包括移位器和伪随机数发生器；
所述伪随机数发生器用于生成三路移位控制信号，所述移位器用于根据所述移位控制信号和三路输入信号生成七路第一动态匹配码，其中，所述第一动态匹配码与所述高三位数字码失配。
6.如权利要求3-5任一项所述的电流舵数据转换电路，其特征在于，所述开关控制电路包括：
二级寄存器电路，与所述译码电路连接，用于存储七位所述第一动态匹配码、七位所述第二动态匹配码以及七位所述分化码；
锁存器电路，与所述二级寄存器电路连接，用于读取七位所述第一动态匹配码、七位所述第二动态匹配码以及七位所述分化码，并根据七位所述第一动态匹配码、七位所述第二动态匹配码以及七位所述分化码生成互补的差分开关控制信号；
限幅器电路，与所述锁存器电路连接，用于降低所述差分开关控制信号的摆幅生成对应的开关控制信号。
7.如权利要求1-5任一项所述的电流舵数据转换电路，其特征在于，所述电流源电路包括：
基准电压源，用于提供基准电压信号；
电压电流转换电路，与所述基准电压源连接，用于根据所述基准电压信号生成对应的基准电流信号；
偏置电路，与所述电压电流转换电路连接，用于接收所述基准电流信号，并根据所述基准电流信号生成对应的偏置电压信号；
电流源偏置矩阵电路，与所述偏置电路连接，用于接收所述偏置电压信号，并根据所述偏置电压信号生成对应的所述电流源信号输出至所述电流源开关阵列电路。
8.如权利要求7所述的电流舵数据转换电路，其特征在于，所述电流源电路还包括：
数字自校准电路，与所述电流源偏置矩阵电路连接，用于检测所述电流源信号的失配误差，并根据所述失配误差转换为对应的校准电流信号补偿至所述电流源电路的输出端，以减小所述电流源信号的误差对所述电流源开关阵列电路的输出精度的影响。
9.如权利要求8所述的电流舵数据转换电路，其特征在于，所述数字自校准电路包括：
数字寄存器模块，用于存储校正码；
校准电流模块，用于读取所述数字寄存器模块内的校正码，并根据所述校正码生成校准电流信号；
比较器模块，用于比较参考电流信号和电流源输出信号，并根据所述参考电流信号和所述电流源输出信号生成电压比较信号；其中，所述电流源输出信号为采样电流信号与所述校准电流信号之和，所述采样电流信号与所述电流源信号相关；
控制逻辑模块，与所述比较器模块连接，用于根据所述电压比较信号生成对应的模拟量反馈补偿信号输出至所述数字寄存器模块；其中，所述数字寄存器模块还用于根据所述模拟量反馈补偿信号生成所述校正码。
10.一种合成孔径雷达单比特系统，其特征在于，所述合成孔径雷达单比特系统包括如权利要求1-9任一项所述的电流舵数据转换电路。
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