CN202713277U - 数模转换器 - Google Patents

Abstract

本实用新型涉及一种数模转换器，包括并联连接的第一支路和第二支路；所述第一支路包括：主数模转换器，被构造为R-2R结构，用于对数字输入信号进行数模转换，输出主模拟信号；所述第二支路包括：存储器，用于存储校准量；校准量获取模块，用于接收所述数字输入信号作为输入，从所述存储器中获取与所述数字输入信号对应的校准量；补偿模块，用于根据所述与所述数字输入信号对应的校准量，生成校准模拟信号，所述校准模拟信号用于对所述主模拟信号进行校准。本实用新型可以有效地校准R-2R DAC的DNL误差和INL误差，而且成本较低。

Description

数模转换器

技术领域

本实用新型涉及微电子领域，尤其涉及一种数模转换器。

背景技术

R-2R数模转换器（Digital to Analog Convertor，简称：DAC）的精度高，结构简单，广泛应用于工业过程控制、自动测试系统以及数据采集系统等领域。R-2R DAC通常有两种实现方式：电压输出和电流输出。如图1所示，为现有技术中电压输出的R-2R DAC的结构示意图，如图2所示，为现有技术中电流输出的R-2R DAC的结构示意图，其中，图1所示电压输出R-2R DAC的特点是：参考电压的输入阻抗是随输入码而变化的，DAC的输出阻抗是固定的；图2所示电流输出R-2RDAC的特点是：参考电压的输入阻抗是固定的，DAC的输出阻抗是可变的。由图1和图2计算可知，电压输出R-2R DAC的输出阻抗与电流输出R-2R DAC的输入阻抗都为R。图1所示R-2R DAC的输出电压vout按照下式计算：

$\mathrm{vout}=[b(n-1)\·\left(\frac{1}{2}\right)+\·\·\·+b1\·{\left(\frac{1}{2}\right)}^{n-1}+b0{\·\left(\frac{1}{2}\right)}^n]\·\mathrm{Vref}---\left(1\right)$

图2所示R-2R DAC的输出电流Iout按照下式计算：

$\mathrm{Iout}=[b(n-1)\·\left(\frac{1}{2}\right)+\·\·\·+b1\·{\left(\frac{1}{2}\right)}^{n-1}+b0{\·\left(\frac{1}{2}\right)}^n]\·I---\left(2\right)$

其中，b0、b1、…b(n-1)为n位输入码，Vref为参考电压，I为R-2RDAC的输入电流。

由式（1）和式（2）可以看出，该R-2R DAC为二进制码权重的结构，这种结构的缺点是微分非线性（DNL）误差比较大，特别是在最高加权位（MSB）跳变时，DNL误差最大。为此R-2R DAC常采用分段的结构，即高bit位用温度码控制，低bit位用二进制码控制，如图3所示，为现有技术中分段结构的电压输出R-2R DAC的结构示意图，分段结构的电流输出R-2R DAC的结构与图3类似，这里不再赘述，由图3可知，分段结构R-2R DAC的k位低bit位由二进制码控制，而n-k位高bit位由温度码控制，在图3所示结构示意图中，分段结构的电压输出R-2R DAC的输出阻抗为R/2^n-k-1。

DNL误差和INL(积分非线性)误差是衡量R-2R DAC线性度的关键指标，通常情况下要求DNL≤±0.5LSB, INL≤±0.5LSB。R-2R DAC的DNL和INL主要受限于电阻R的匹配精度，当采用分段结构时，主要受限于MSB部分R的匹配精度，而随着权重的降低，LSB部分R的失配对于DAC整体性能的影响将越来越低。R的匹配精度越高，DNL和INL就越小，R-2RDAC的位数就可以更高。由于制造工艺的限制，R的匹配精度是一定的，因此限制了可以实现的R-2R DAC的位数。为了在特定匹配精度限制下，能够实现位数更高的R-2R DAC，就必须采取措施修正R失配所带来的影响。传统方法是采用激光来调节R的实际阻值，特别是高bit位的R，从而使所有R的阻值相同，进而达到DAC对DNL和INL的要求。这种方法的缺点就是测试成本很高，需要专用的激光设备对电阻R进行调节。

实用新型内容

本实用新型提供一种数模转换器，用以实现有效地校准R-2R DAC的DNL误差和INL误差，而且成本较低。

本实用新型提供一种数模转换器，包括并联连接的第一支路和第二支路；

所述第一支路包括：

主数模转换器，被构造为R-2R结构，用于对数字输入信号进行数模转换，输出主模拟信号；

所述第二支路包括：

存储器，用于存储校准量；

校准量获取模块，用于接收所述数字输入信号作为输入，从所述存储器中获取与所述数字输入信号对应的校准量；

补偿模块，用于根据所述与所述数字输入信号对应的校准量，生成校准模拟信号，所述校准模拟信号用于对所述主模拟信号进行校准。

本实用新型采用校准模拟信号对主DAC输出的主模拟信号进行校准，对DAC整体的DNL误差和INL误差进行校准，避免了采用专门的激光设备对R-2R DAC进行校准，校准有效并且成本较低。

附图说明

图1为现有技术中电压输出的R-2R DAC的结构示意图；

图2为现有技术中电流输出的R-2R DAC的结构示意图；

图3为现有技术中分段结构的电压输出R-2R DAC的结构示意图；

图4为本实用新型DAC第一实施例的结构示意图；

图5为本实用新型DAC第二实施例的结构示意图；

图6为本实用新型DAC第二实施例中图5所示结构示意图的校准原理示意图；

图7为本实用新型DAC第二实施例中主DAC存在误差时的传输曲线示意图；

图8为本实用新型DAC第二实施例中一个实例的结构示意图；

图9为本实用新型DAC第二实施例中图8所结构示意图对校准量进行处理的过程示意图；

图10为本实用新型DAC第三实施例的结构示意图；

图11为本实用新型DAC第三实施例中图10所示结构示意图的校准原理示意图；

图12为本实用新型DAC第四实施例的结构示意图；

图13为本实用新型DAC第四实施例中图12所示结构示意图的校准原理示意图；

图14为本实用新型DAC第五实施例的结构示意图；

图15为本实用新型DAC第五实施例中图14所示结构示意图的校准原理示意图。

具体实施方式

下面结合说明书附图和具体实施方式对本实用新型作进一步的描述。

如图4所示，为本实用新型DAC第一实施例的结构示意图，该DAC包括并联连接的第一支路和第二支路；其中，第一支路包括主DAC Main_DAC，第二支路包括存储器41、校准量获取模块42和补偿模块43。校准量获取模块42与存储器41连接，补偿模块43与校准量获取模块42连接。在本实施例中，主DAC Main_DAC、存储器41、校准量获取模块42和补偿模块43可以采用分离元件实现，也可以集成在单个的集成电路中，该集成电路可以采用互补金属氧化物半导体（CMOS）工艺、BiCMOS工艺或任何其他想要采用的工艺或工艺的组合制造。

其中，存储器41用于存储校准量；校准量获取模块42用于接收数字输入信号作为输入，从存储器41中获取与数字输入信号对应的校准量；补偿模块43用于根据与数字输入信号对应的校准量，生成校准模拟信号，校准模拟信号用于对主模拟信号进行校准。

进一步地，为了节省存储器41的存储空间，可以选择对输入数字信号进行分段。假设数字输入信号为n位，将数字输入信号分为连续的2^m段，m为大于或等于1并且小于n的自然数，每段数字输入信号对应同一个校准量，则存储器41存储的校准量的个数为2^m个。若不对数字输入信号进行分段，则每个输入数字信号对应一个校准量，则校准量的数目为2ⁿ个，此时会消耗比较大的存储空间。

为了得到校准量，需要先测试未校准时，即校准量为0时，DAC整体输出的DNL误差或INL误差，然后计算校准量，方法有如下两种：一种方法是当校准量为0时，根据数字输入信号的高n-m位跳变时DAC整体的DNL误差计算校准量，这种方法主要校准DNL误差，校准后的INL误差可能比DNL误差大；另一种方法是当校准量为0时，根据每段数字输入信号对应的DAC整体的INL误差计算校准量，这种方法主要校准INL误差，校准后的DNL误差可能比INL误差大。在实际应用中，可以根据实际需要选择哪种方法计算校准量。

本实施例采用校准模拟信号对主DAC输出的主模拟信号进行校准，对DAC整体的DNL误差和INL误差进行校准，避免了采用专门的激光设备对R-2R DAC进行校准，校准有效并且成本较低。

如图5所示，为本实用新型DAC第二实施例的结构示意图，在上一实施例的基础上，主模拟信号为主模拟电压信号V_DAC，校准模拟信号为校准模拟电压信号V_cali，补偿模块43可以包括移位单元431、减法器432、饱和截取处理单元433、校准ADC Cali_DAC和校准电阻R_cali。

移位单元431用于根据压缩因子和与数字输入信号对应的校准量的校准精度，对与数字输入信号对应的校准量进行移位处理；减法器432用于从数字输入信号中减去移位处理后的校准量；饱和截取处理单元433用于对减法器432输出的结果进行饱和截取处理，其中，饱和截取处理指的是当减法器432输出的结果小于零时，将该结果归零，当减法器432输出的结果大于数字输入信号的最大值时，将该结果置为数字输入信号的最大值；校准DAC Cali_DAC用于对饱和截取处理后的数字信号进行数模转换，输出校准模拟电压信号V_cali；校准电阻R_cali与校准DAC Cali_DAC的输出端连接，用于构造压缩因子。压缩因子=主DAC的输出电阻/(主DAC的输出电阻+校准DAC的输出电阻+校准电阻的阻抗)。

在本实施例中，校准DAC Cali_DAC可以采用R-2R结构，该R-2R结构可以是与主DAC Main_DAC完全一样的R-2R结构。可选地，校准DAC Cali_DAC也可以采用其他与主DAC Main_DAC结构不同的DAC。

如图6所示，为本实用新型DAC第二实施例中图5所示结构示意图的校准原理示意图，根据戴维宁原理，主DAC Main_DAC可以等效成等效电压源V_DAC和输出电阻R_{OUT_main}的串联，校准DAC Cali_DAC可以等效成等效电压源V_cali和输出电阻R_{OUT_cali}的串联，其中，等效电压源V_DAC和等效电压源V_cali的输出范围为0~V_REF，V_REF为参考电压，具体大小受输入数字信号控制。当在校准DAC Cali_DAC的输出端接一校准电阻R_cali时，DAC整体(包括主DACMain_DAC和校准DAC Cali_DAC)的输出电压的计算过程如下：根据叠加原理可以分别计算主DAC Main_DAC和校准DAC Cali_DAC单独作用时的输出电压并把两者结果相加。主DAC Main_DAC单独作用时，DAC整体的输出电压为(1-a)*V_DAC，校准DAC Cali_DAC单独作用时，DAC整体的输出电压为a*V_cali，其中，a为压缩因子，a=R_{OUT_main}/(R_{OUT_main} +R_{OUT_cali}+R_cali)，因此，DAC整体的总输出电压V_out为(1-a)*V_DAC+a*V_cali，当主DAC Main_DAC和校准DAC Cali_DAC采用相同的输入数字信号控制时，主DAC Main_DAC的等效电压源V_DAC与校准DAC Cali_DAC的等效电压源V_cali相同，那么DAC整体的输出电压V_out就是V_DAC或V_cali，范围为0~V_REF，换句话说加入校准电阻R_cali后，DAC整体的输出电压并没有受到影响。

其中，等效电压源V_cali为当校准量为0时，数字输入信号的高n-m位跳变时DAC整体输出电压的DNL误差的累加值；或者，等效电压源V_cali为当校准量为0时，每段数字输入信号对应的DAC整体的输出电压的INL误差的平均值。

如图7所示，为本实用新型DAC第二实施例中主DAC存在INL误差时的传输曲线示意图，当由于电阻R的失配造成主DAC Main_DAC的输出电压有较大的DNL误差和INL误差时，可以人为调整校准DAC Cali_DAC的输入数字信号，在校准DAC Cali_DAC的输入信号中加入大小一样但是符号相反的校准量，这样一来，主DAC Main_DAC的DNL误差和INL误差就会被抵消，最终DAC整体的输出电压的DNL误差和INL误差将会非常小。

另外，校准DAC Cali_DAC本身也是存在较大DNL误差和INL误差的，这会影响到最终的校准效果。然而由于校准DAC Cali_DAC对DAC整体输出的影响受压缩因子a的衰减，因此校准DAC Cali_DAC的DNL误差和INL误差同样受到压缩因子a的衰减，而压缩因子a的取值主要由校准DAC Cali_DAC的校准范围决定，校准DAC Cali_DAC的校准范围的大小为a*V_REF，通常情况下，压缩因子a都比较小（比如a=1/128），因此校准DAC Cali_DAC的DNL误差和INL误差对于DAC整体的DNL误差和INL误差的贡献很小。实际上，校准DAC Cali_DAC本身的DNL误差和INL误差也可以在校准过程中一并抵消掉，即可以认为校准DAC Cali_DAC校准的是DAC整体的DNL误差和INL误差，因此校准DAC Cali_DAC本身的DNL误差和INL误差并不是问题。

校准DAC Cali_DAC的校准范围是由DAC整体的DNL误差和INL误差决定的，为了保证良好的校准结果，校准DAC Cali_DAC的校准范围必须覆盖DAC整体DNL和INL的最大误差，例如DNL和INL的最大误差为±50LSB，那么校准范围必须大于100LSB。在实际实现时，还可以把校准范围设计的大几倍。

下面通过一个具体实例对本实施例进行更详细的说明。如图8所示，为本实用新型DAC第二实施例中一个实例的结构示意图，假设n=16，即数字输入信号的长度为16bit；主DAC采用4+12的分段结构，即k=12；电阻R=50KΩ，则主DAC Main_DAC的输出阻抗R_{OUT_main}为6.25KΩ。校准DACCali_DAC采用与主DAC Main_DAC完全一样的R-2R DAC。选择压缩因子a=128，则R_cali=126*R_OUT。16bit数字输入信号分成两路，一路直接作为主DAC Main_DAC的输入，另一路分别输入校准量获取模块42和减法器432，校准量获取模块42将16bit数字输入信号的高8位作为地址对存储器41进行寻址操作，与从存储器41中得到的校准量，该校准量发送给减法器432，减法器432将数字输入信号与校准量进行相减，饱和截取处理单元433做饱和截取处理后（结果仍然为16bit）作为校准DAC Cali_DAC的输入。

在本实施例中，存储器41中存放的校准量可以为当校准量为0时，根据数字输入信号的高n-m位跳变时DAC整体的DNL误差；该校准量还可以为当校准量为0时，根据每段数字输入信号对应的DAC整体的INL误差的平均值。

再参见图8，由于数字输入信号为16bit，输入码的个数为65536，如果对每个输入码都做一个校准量，那么校准量的数目为65536个，因此会消耗比较大的存储空间，为此本实例选择对输入码进行分段，分段数目为256，每段内的256个输入码采用同一校准量，因此总共需要256个校准量，即需要256个存储空间。由于16bit的低8bit输出权重较小，它们对于DNL和INL的影响很小，可以认为衰减了1/256，因此每段内DNL误差和INL误差都比较小，其对结果的影响也比较小。分段后，数字输入信号的高8bit可以作为存储器41的地址，读取相应地址的校准量。如图9所示，为本实用新型DAC第二实施例中图8所示电路对校准量进行处理的过程示意图，校准量为8bit，最高1位是符号位，最低1位是小数位，中间6位是数值位，由于校准DAC Cali_DAC的输出受压缩因子a的影响，因此为了校准DAC整体的DNL和INL误差，需要补偿压缩因子a的影响，为此对校准量左移6位。由此可知，校准DAC Cali_DAC的校准范围是±64LSB，校准精度为0.5LSB（一位小数位）。

如图10所示，为本实用新型DAC第三实施例的结构示意图，在DAC第一实施例的基础上，主模拟信号为主模拟电压信号V_DAC，校准模拟信号为校准模拟电流信号I_cali，DAC整体输出为电压V_out；补偿模块43可以包括校准DAC Cali_DAC，用于对与数字输入信号对应的校准量进行数模转换，输出校准模拟电流信号。如图11所示，为本实用新型DAC第三实施例中图10所示结构示意图的校准原理示意图，主DAC Main_DAC可以等效成等效电压源V_DAC和输出电阻R_{OUT_main}的串联，校准DAC Cali_DAC可以等效成等效电流源I_cali，根据叠加原理可以分别计算主DAC Main_DAC和校准DAC单独作用时的输出电压并把二者结果相加。主DAC Main_DAC的输出电压为V_DAC，校准DAC Cali_DAC的输出电压V_out为I_cali*R_{OUT_main}，总输出为V_DAC+I_cali*R_{OUT_main}，使得I_cali*R_{OUT_main}=-V_error，则可以校准DAC整体的DNL误差和INL误差。等效电流源I_cali=-V_error/ R_{OUT_main；}其中，V_error为当校准量为0时，数字输入信号的高n-m位跳变时DAC整体输出电压V_out的DNL误差；或者，V_error为当校准量为0时，每段数字输入信号对应的DAC整体输出电压V_out的INL误差的平均值。

如图12所示，为本实用新型DAC第四实施例的结构示意图，与上一实施例的不同之处在于，主模拟信号为主模拟电流信号I_DAC，DAC整体输出电流为I_out。如图13所示，为本实用新型DAC第四实施例中图12所示结构示意图的校准原理示意图，主DAC Main_DAC可以等效成等效电流源I_DAC，校准DAC Cali_DAC可以等效成等效电流源I_cali，总输出电流为I_DAC+I_cali，使得I_cali =-I_error，则可以校准DAC整体的DNL误差和INL误差。其中，I_error为当校准量为0时，数字输入信号的高n-m位跳变时DAC整体输出电流的DNL误差的累加值；或者，I_error为当校准量为0时，每段数字输入信号对应的DAC整体输出电流的INL误差的平均值。

如图14所示，为本实用新型DAC第五实施例的结构示意图，与上一实施例的不同之处在于，校准模拟信号为校准模拟电压信号V_cali，DAC整体输出电压为V_out。校准DAC Cali_DAC用于对与数字输入信号对应的校准量进行数模转换，输出校准模拟电压信号V_cali。如图15所示，为本实用新型DAC第五实施例中图14所示结构示意图的校准原理示意图，主DACMain_DAC可以等效成等效电流源I_DAC，校准DAC Cali_DAC可以等效成等效电压源V_cali和输出电阻R_{OUT_cali}的串联，根据叠加原理，DAC整体的输出电压为V_cali+ I_DAC*R_{OUT_cali}，使得V_cali=-V_error，则可以校准DAC整体的DNL误差和INL误差。其中，V_error为当校准量为0时，数字输入信号的高n-m位跳变时DAC整体输出电压的DNL误差的累加值；或者，V_error为当校准量为0时，每段数字输入信号对应的DAC整体输出电压的INL误差的平均值。

最后应说明的是：以上实施例仅用以说明本实用新型的技术方案而非限制，尽管参照较佳实施例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，可以对本实用新型的技术方案进行修改或者等同替换，而不脱离本实用新型技术方案的精神和范围。

Claims (10)

1.一种数模转换器，其特征在于，包括并联连接的第一支路和第二支路；

所述第一支路包括：

主数模转换器，被构造为R-2R结构，用于对数字输入信号进行数模转换，输出主模拟信号；

所述第二支路包括：

存储器，用于存储校准量；

校准量获取模块，用于接收所述数字输入信号作为输入，从所述存储器中获取与所述数字输入信号对应的校准量；

补偿模块，用于根据所述与所述数字输入信号对应的校准量，生成校准模拟信号，所述校准模拟信号用于对所述主模拟信号进行校准。

2.根据权利要求1所述的数模转换器，其特征在于，所述主数模转换器、所述存储器、所述校准量获取模块和所述补偿模块集成在单个的集成电路中。

3.根据权利要求1所述的数模转换器，其特征在于，所述主模拟信号为主模拟电压信号，所述校准模拟信号为校准模拟电压信号；

所述补偿模块包括：

移位单元，用于根据压缩因子和所述与所述数字输入信号对应的校准量的校准精度，对所述与所述数字输入信号对应的校准量进行移位处理；

减法器，用于从所述数字输入信号中减去移位处理后的校准量；

饱和截取处理单元，用于对所述减法器输出的结果进行饱和截取处理；

校准数模转换器，用于对饱和截取处理后的数字信号进行数模转换，输出校准模拟电压信号；

校准电阻，与所述校准数模转换器的输出端连接，用于构造所述压缩因子；

所述压缩因子=所述主数模转换器的输出电阻/(所述主数模转换器的输出电阻+所述校准数模转换器的输出电阻+所述校准电阻的阻抗)。

4.根据权利要求1所述的数模转换器，其特征在于，所述主模拟信号为主模拟电压信号或主模拟电流信号，所述校准模拟信号为校准模拟电流信号；

所述补偿模块包括：

校准数模转换器，用于对所述与所述数字输入信号对应的校准量进行数模转换，输出校准模拟电流信号。

5.根据权利要求1所述的数模转换器，其特征在于，所述主模拟信号为主模拟电流信号，所述校准模拟信号为校准模拟电压信号；

所述补偿模块包括：

校准数模转换器，用于对所述与所述数字输入信号对应的校准量进行数模转换，输出校准模拟电压信号。

6.根据权利要求1所述的数模转换器，其特征在于，所述存储器被构造为存储的校准量的个数为2^m个，所述数字输入信号为n位，所述数字输入信号被分为连续的2^m段，每段数字输入信号对应一个校准量，m为大于或等于1并且小于n的自然数。

7.根据权利要求6所述的数模转换器，其特征在于，所述校准量根据当所述校准量为0时，所述数字输入信号的高n-m位跳变时所述数模转换器的微分非线性误差计算。

8.根据权利要求6所述的数模转换器，其特征在于，所述校准量根据当所述校准量为0时，每段数字输入信号对应的所述数模转换器的积分非线性误差计算。

9.根据权利要求1所述的数模转换器，其特征在于，所述校准数模转换器被构造为R-2R结构。

10.根据权利要求9所述的数模转换器，其特征在于，所述校准数模转换器的结构与所述主数模转换器的结构相同。

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