CN106888018A - Dac时序失配误差的数字测量 - Google Patents

Dac时序失配误差的数字测量 Download PDF

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Abstract

对于使用反馈数模转换器(DAC)用于转换的模数转换器(ADC)，最终的模拟输出会受反馈DAC的误差影响或者由于反馈DAC的误差而失真。数字测量技术能够实现以确定连续时间德尔塔‑西格玛调制器(CTDSM)或连续时间流水线调制器中的反馈DAC的时序失配误差。该方法使用每个DAC单位元件(UE)与整个调制器输出的互相关来分别测量其时序失配误差。具体地，利用基于峰值和互相关函数中的下一抽头的值的比值来估计时序失配误差。所获得的误差可以存储在查找表中且在数字域或模拟域中进行完全地校正。

Description

DAC时序失配误差的数字测量
优先权数据
本申请是受益于名称为DIGITAL MEASUREMENT OF DAC TIMING MISMATCH ERROR(DAC时序失配误差的数字测量)的美国临时专利申请(提交于2015年12月15日，序号为62/267,368)的非临时专利申请。该美国临时专利申请全文通过引用方式合并于此。
技术领域
本公开一般涉及模数转换器(ADC)，更特别地涉及德尔塔西格玛调制器(deltasigma modulator)或流水线调制器(pipeline modulator)中的数模转换器时序失配误差的数字测量。
背景技术
在许多电子应用中，模拟输入信号转换成数字输出信号(例如，用于进一步数字信号处理)。例如，在精确测量系统中，电子设备设有一个或多个传感器来进行测量，并且这些传感器可以生成模拟信号。模拟信号随后作为输入将提供给ADC以生成数字输出信号以便进一步处理。在另一实例中，天线基于在空中承载信息/信号的电磁波来生成模拟信号。通过天线所生成的模拟信号随后作为输入提供给ADC以生成数字输出信号以便进一步处理。
ADC可见于许多地方，如宽带通信系统、音频系统、接收机系统等。ADC能够变换表示真实世界现象如光、声、温度或压力的模拟电信号以用于数据处理目的。ADC用于范围广泛的应用，包括通信、能源、健康、仪器与测量、电动机与动力控制、工业自动化和航空/防御。设计ADC绝非易事，因为每个应用可能具有速度、性能、功率、成本和尺寸方面的不同需要。由于需要ADC的应用增长，对于精确且可靠的转换性能的需要也增长。
附图说明
为了提供对本公开及其特征和优点的更完整的理解，参考以下结合附图给出的说明书，在附图中相似的附图标记表示相似的部件，其中：
图1是德尔塔西格玛模数转换器(DS ADC)的示例性的系统示意图；
图2是根据本公开的一些实施方案的1-2连续时间多级德尔塔西格玛模数转换器(CT MASH ADC)的示例性的系统示意图；
图3A示出了根据本公开的一些实施方案的具有时序路径差的两个电流导引DAC元件；
图3B示出了根据本公开的一些实施方案的由于时序歪斜而输送的误差电荷e(t)；
图4示出了根据本公开的一些实施方案的时序失配误差测量方案的框图；以及
图5示出了根据本公开的一些实施方案的在随机抖动信号分别应用于第一DAC元件和第二DAC元件的情况下V1与第一DAC元件的互相关以及V1与第二DAC元件的互相关的绘图；
图6是示出根据本公开的一些实施方案的用于对DAC元件的时序失配误差进行数字估计和校准的方法的流程图；
图7是根据本公开的一些实施方案的理想的DAC单位元件输出电流波形和时移的DAC元件输出电流波形的绘图；以及
图8是示出根据本公开的一些实施方案的用于测量DAC元件的时序失配误差的方法的流程图。
具体实施方式
对于使用反馈数模转换器(DAC)用于转换的模数转换器(ADC)，最终的模拟输出会受反馈DAC的误差影响或者由于反馈DAC的误差而失真。数字测量技术能够实现以确定(连续时间)德尔塔-西格玛调制器(CTDSM)或连续时间流水线调制器中的反馈DAC的时序失配误差。该方法利用每个DAC单位元件(UE)输出与整个调制器输出的互相关来分别测量其时序失配误差。具体地，利用基于峰值和互相关函数中下一抽头的值的比值来估计时序失配误差。所获得的误差可以存储在查找表中并且可以在数字域或模拟域中完全校正。
模数转换器的设计考虑：来自反馈DAC的误差
ADC是将模拟信号所载有的连续物理量转换成表示量的振幅的数位(或者转换成载有该数位的数字信号)的电子器件。转换涉及模拟输入信号的量化，因此其将引入小量的误差。通常，量化通过模拟输入信号的周期性采样而发生。结果是已经将连续时间和连续振幅模拟输入信号转换成离散时间和离散振幅数字信号的数字值序列(即，数字信号)。ADC能够由以下应用要求来限定：其带宽(其能够正确地转换成数字信号的模拟信号的频率范围)及其分辨率(最大模拟信号能够划分成数字信号且以数字信号表示的离散电平的数量)。ADC还具有用于量化ADC动态性能的各种规格，包括信噪失真比(SINAD)、有效位数(ENOB)、信噪比(SNR)、总谐波失真(THD)、总谐波失真加噪声(THD+N)和无杂散动态范围(SFDR)。ADC具有许多不同的设计，可以基于应用要求和性能规格来选择设计。
基于德尔塔-西格玛(DS)调制器(下文称为“DS ADC”)的ADC已经广泛地用于数字音频和高精度仪器系统。图1是德尔塔西格玛模数转换器(DS ADC)的示例性的系统示意图，或者有时在本文称为德尔塔西格玛调制器。DS ADC包括环路滤波器102、量化器104和反馈数模转换器(DAC)106(即，DS ADC的反馈路径中的DAC)。
DS ADC通常提供了能够以高分辨率、低成本将模拟输入信号转换成数字信号的优点。通常，DS ADC利用DS调制器对模拟信号u编码。量化器104可用于该目的，采用例如低分辨率ADC作为1位ADC、闪速ADC、闪速量化器等。然后，如果可应用，则DS ADC能够将数字滤波器(未示出)应用于DS调制器(即，量化器104)的输出以形成更高分辨率的数字输出。具有一个或多个积分器的环路滤波器102可被包含以提供对DS ADC的误差反馈以及帮助将来自量化器104的基带外的噪声整形成更高的频率。通常通过考虑原始模拟输入信号u与利用反馈DAC 106生成的原始模拟输入信号的重构版本之间的差别而产生误差(其中数字化信号v转回模拟信号)。DS ADC的一个关键特性是其将量化噪声q(来自量化器104)推到更高频率(也称为噪声整形)的能力。噪声整形的量取决于环路滤波器102的阶。结果，DS ADC通常能够实现高分辨率模数转换。由于其普遍性，已经提出了DS ADC和采用DS ADC的结构的许多变型例。
反馈DAC 106典型地为具有模数转换器(ADC)的反馈构造。也即，ADC的数字输出“v”被馈送到反馈DAC 106的输入，并且反馈DAC的输出被反馈给ADC的输入路径。一般而言，反馈DAC 106是利用由反馈DAC的输入位控制的多个单位元件实现的多位DAC。每一个单位元件，例如，电流导引单元，由馈给反馈DAC 106的输入数字代码v生成反馈DAC的模拟输出信号的部分。在一些情况下，这些单位元件被称为构成反馈DAC 106的DAC元件。DAC元件在一些情况下称为单位元件，因为理想地向电流导引电路导引了与到输出的相同量的电流(即，DAC元件被相同加权或者具有相同的权重)。
已经对DS ADC提出了不同的变型来实现各种适合于各种系统的优点。在一些应用中，DS ADC已经适于满足功率担忧，而一些其它DS ADC已经适于降低复杂度。在一些情况下，DS ADC已经适于通过提供对误差和/或噪声的增强的控制来满足精度担忧。例如，对于着重于噪声整形的应用，可以使用更高阶的DS调制器，即在环路滤波器使用更多的积分器和反馈路径，用于将甚至更多的量化噪声整形到高频。德尔塔-西格玛ADC(例如，图1)使用与过采样结合的量化噪声的整形来权衡分辨率与信号带宽。更高阶噪声整形和多位实现方式允许更进取的权衡，但是风险是导致ADC不稳定。
已经引入了具有多个DS ADC的多级噪声整形(MASH)ADC。一般而言，MASH ADC具有多级，例如，多个DS ADC。在一个实施例中，MASH ADC可以具有两级，例如，前端和后端。每级接受相应的模拟输入且输出相应的数字输出。在一些情况下，各级接受相同的模拟输出。在一些情况下，各级接受不同的模拟输入。例如，一些MASH ADC具有前端和后端，其中每个调制器的输入都不同。一些MASH ADC具有其中级的实现方式不同的各级。MASH ADC通过依赖于单独稳定的德尔塔-西格玛调制器的级联来解决不稳定的问题。然而，MASH ADC依赖于量化噪声的抵消，这要求模拟传递函数与数字传递函数之间的精确匹配。
一般而言，MASH ADC可以包括多级(级联的德尔塔-西格玛调制器)，用于将系统的信号和误差数字化从而满足与带宽、分辨率和信噪比有关的设计要求。MASH ADC的一个优点在于，设计在实现(可能不稳定的)更高阶环路的良好性能的同时级联了稳定的低阶环路。在一个实施例中，第一级利用第一ADC由模拟输入信号生成数字输出信号。第一级中的量化器的输入(或者等价地，来自第一环路滤波器/积分器的输出)可从第一DAC模拟输出中减去以产生第一级量化噪声。第一级量化噪声由第二级数字化。结果是，第一级生成表示其量化噪声的模拟信号，并且第二级利用第二ADC来量化第一级的量化噪声。多级方法允许量化噪声减小并且因此允许MASH ADC实现更高的性能。如果使用多级，则第二级中的量化器的输入(或者等价地，来自第二环路滤波器或积分器的输出)可从第二DAC模拟输出中减去以产生第二级量化噪声，该第二级量化噪声进而可由第三级量化。量化器的输入或者来自环路滤波器/积分器的输出可以在相减之前被延时元件来延时。延时元件可设置以匹配用于由延时元件输入处的模拟信号生成DAC模拟输出的信号路径的可能的跨导和群延时。为了生成MASH ADC的最后输出，组合各个输出。有效地，结果是，第一级的量化噪声受第二级抑制，第二级的量化噪声受第三级抑制(当使用三个级联一阶环路时，产生了与单个三阶环路相同的噪声抑制)。
在一些情况下，反馈数模转换器(例如，图1的DAC 106)不是理想的。虽然DS ADC尤其是环路滤波器能够将来自量化器104的噪声整形，但是DS ADC既不对来自反馈DAC 106的误差e进行校正也不对其整形。结果，来自DAC 106的误差e出现在数字输出v处。换言之，不对DS ADC进一步修正，DS ADC会要求反馈DAC如整个DS ADC一样好。MASH ADC，甚至是流水线调制器，都存在该相同的问题。例如，MASH ADC有时在任意级充分校正来自DS ADC中的反馈DAC的误差方面具有挑战性。
在连续时间MASH ADC(利用连续时间电路实现的MASH ADC)中，模拟输入被转换成窄带中紧密接近输入的谱的数字代码序列，而量化误差被整形而除去。为实现更佳的信号量化噪声比(SQNR)，由于多位连续时间德尔塔西格玛调制器的较小的量化步长和更高带外增益的可行性而使用多位连续时间德尔塔西格玛调制器。不幸的是，多位量化器的使用也在反馈路径中需要多位DAC。反馈DAC非线性，即由图1见到的误差e所表示，直接加到输入信号且未进行噪声整形。因此，反馈DAC非线性需要如调制器本身的分辨率一样好。由于该原因，多位德尔塔-西格玛ADC的设计的关键目标之一是减少主反馈DAC中的有限的线性度对总的ADC性能的影响(即，校正或缓解由于主反馈DAC引入的误差所导致的问题)。换言之，需要对反馈DAC中的误差进行测量和校正以确保MASH ADC的充分的线性度和性能。
图2是根据本公开的一些实施方案的1-2连续时间多级德尔塔西格玛模数转换器(CT MASH ADC)的示例性的系统示意图。在该实施例中，CT MASH ADC具有两级：作为第一级(或前端)的一阶德尔塔西格玛调制器，以及作为第二级(或后端)的二阶德尔塔西格玛调制器。第一级(或前端)生成第一数字输出V1。第二级(或后端)生成第二数字输出V2。德尔塔西格玛调制器的阶是通过级中的积分器的数量(反馈环路的数量)来确定的。第一级(前端)仅具有一个积分器(例如，具有生成输出信号X1的运算放大器AMP1 202的积分器)，因此其是一阶调制器。第二级(后端)具有两个积分器(例如，具有生成输出X2的放大器运算放大器AMP2204的积分器，以及具有生成输出X3的运算放大器AMP3 206的积分器)，因此其是二阶调制器。虽然该实施例是1-2CT MASH ADC，但是本公开能应用于各种具有反馈DAC的转换器，包括其它CT MASH ADC体系结构、离散时间(DT)MASH ADC体系结构、混合CT-DT MASHADC体系结构，以及CT、DT、或混合CT-DT流水线调制器、逐次逼近寄存器(SAR)ADC体系结构以及具有其误差影响转换器的总体性能的反馈DAC的其它ADC体系结构。
返回图2，通过一阶前端内的闪速量化器(“FLASH1”208)所提供的粗量化的残差被馈送给二阶后端且通过二阶后端数字化。一阶前端中的积分器的输出(或者闪速量化器FLASH 1 208的输入)X1通过FLASH 1 208数字化以生成数字输出V1。数字输出V1被作为输入提供给DAC“DAC2A”210以生成模拟输出信号。X1(或延时块212的输出处X1的延时版本)与DAC2A 210模拟输出之间的差产生了粗量化的残差。延时元件212可被提供以匹配用于生成DAC2A 210模拟输出的信号路径(即，通过FLASH 1 208和DAC2A 210的路径)的可能的跨导和群延时。前端的数字输出V1和后端的数字输出V2在数字域内正确地组合作为1-2CT MASHADC的最后数字字。反馈DAC的非线性，即静态失配、时序失配误差(有时称为时序误差)和开关误差(有时称为开关失配误差或占空比误差)，将谐波失真引入调制器中。特别地，第一级(前端)内的图2的反馈DAC“DAC1”214的性能对于整个MASH ADC的性能至关重要。认真且仔细的模拟电路设计和规划能够改善反馈DAC1的性能，但是实际上，反馈DAC1 214仍将具有一定误差。
理解反馈DAC的时序失配误差
时序失配误差是由于DAC元件之间的时序歪斜差别而产生的。图3A示出了根据本公开的一些实施方案的两个电流导引DAC元件，具有时序路径差别或时序歪斜差别的电流导引DAC元件302和电流导引DAC元件304。电流导引DAC元件具有电流源(在图中标记为“I”)并且可以具有与电流源耦合用来导引电流的两个开关(显示为晶体管)。开关由输入数据D[k]的对应位来控制以导引电流。位能够控制电流是朝向对应的DAC元件的左输出(标记为“l”)还是朝向右输出(标记为“r”)导引。电流导引DAC元件302的电流输出由i0表示。电流导引DAC元件304的电流输出由i1表示。电流导引DAC元件中的电路确保两个开关中确切的一个基于输入位D[k]接通来导引电流I。开关的接通由时钟信号CLK来定时钟，时钟信号CLK提供给每个DAC元件。两个电流导引DAC元件之间的时序歪斜Δt主要是由时钟路径失配和不对称(即，CLK信号在到达DAC元件时经历了不同的等待时间)引入的。结果，输送到DAC元件的相应的输出的电荷或电流，对于DAC元件302和304分别显示为i0和i1，由于时钟信号CLK到达DAC元件的时序歪斜而失配。
图3B示出了根据本公开的一些实施方案的由于时序歪斜而输送的误差电荷e(t)。不同的DAC元件会由于不同的时钟时序而在给定时间输送不同的电荷。对于图3A中的实施例的两个DAC元件，时钟信号的时序歪斜导致输出处的非理想电流，对于DAC元件302和304分别显示为i0和i1。当相应的电流输出中的变化在时间上不对齐时，误差电荷e(t)由于非理想输出电流i0和i1而出现。
由DAC(具有两个DAC元件)所输送的总电荷将是信号相关的，这会引入谐波失真。对于高速连续时间德尔塔西格玛调制器DAC元件之间的时序失配变得更明显，因为随着时钟变快由时序失配产生的误差是一个时钟循环中的全部电荷的较大的部分。由于时序失配误差，调制器的信噪失真比(SNDR)和无杂散动态范围(SFDR)性能会极大劣化。因此，对于高速多位连续时间德尔塔西格玛调制器，DAC元件之间的时序失配误差的校准来实现高线性度是最关键的设计问题之一。
DAC元件时序失配误差测量和校准机制
图4示出了根据本公开的一些实施方案的时序失配误差测量方案的框图。作为实施例，图4示出了遵从图1所示的体系结构的连续时间多位德尔塔西格玛调制器(CT多位DS调制器)，并且该CT多位DS调制器可以是图2所见的多级ADC中的前端或第一级。该调制器能够接受电压输入U，该电压输入U被节点S1处的电阻器“R1U”转换成电流。该调制器具有积分器，该积分器具有在节点S1处对信号积分且生成输出信号X1的运算放大器“AMP1”202。X1提供给闪速量化器“FLASH1”208以便被数字化。该调制器在FLASH1 208的输出处具有数字输出信号V1。CT多位DS调制器在反馈环路中具有多位DAC1(显示为反馈DAC“DAC1”214)。反馈DAC“DAC1”214的输入接受数字输出V1，并且反馈DAC DAC1 214的输出与调制器的模拟输入耦合或者反馈给调制器的模拟输入(节点S1)。多位DS调制器可以是独立式ADC，MASH ADC的部分或者多级ADC的部分。该实施例不意在限于CT多位DS调制器，而是意在图示说明如何测量具有反馈环路构造的各种ADC体系结构中的反馈DAC的时序失配误差。提供电容器DAC“CDAC1”以稳定反馈环路，并且与本文所描述的方案无关。
量化器“FLASH1”208输出V1可以经温度表编码，并且反馈DAC“DAC1”214可以是基于单位元件的，其中反馈DAC中的全部的DAC元件(单位元件)具有(理想地)相同的权重。温度表编码的输出V1的“位”或“部分”能够控制反馈DAC“DAC1”214中的各个单位元件。在该实施例中，如图1所看到的，使用16个元件(标记为UE1,UE2,UE3…UE14,UE15和UE16)的17位中平DAC被描绘用于反馈DAC“DAC1”214。本公开设想了存在时序失配误差的其它DAC体系结构。基于数字输入V1中的对应的“位”或“部分”，DAC元件(在该情况下是互补DAC元件)在输出S1处提供了+ILSB或–ILSB的反馈电流(以图3A中的DAC元件302和304的方式相似)。此处，DAC元件经过无量纲处理，并且其标定值是+1或-1。在该实施例中，反馈DAC的满标输出范围从-16到+16，具有+2的最低有效位LSB。在具有短路输入的理想调制器中，DAC元件UE1至UE8中的每一个将是-1，并且DAC元件UE9至UE16中的每一个将是+1，因此，全部DAC元件之和是0，这等于(短路)输入。通过DAC元件所生成的+1和-1的不同的组合，如数字输出V1所规定的，允许通过DAC生成可变输出，并且所述可变输出被反馈给节点S1。
为图示说明时序失配误差的测量，图4示出了单位元件UE3 406是要对其时序失配误差进行测量的测试中的DAC元件。相同的方案能够用于测量DAC的其它元件的时序失配误差。对于特定的DAC元件例如UE3 406的时序失配误差是在调制器的输入短接的情况下通过将伪随机抖动信号Vr应用于特定的DAC元件的输入以及执行调制器输出V1(当伪随机抖动信号Vr被应用时)与伪随机抖动信号Vr之间的互相关来测得的。互相关是两个数字信号即伪随机抖动信号Vr和调制器的数字输出V1的滑动点积或滑动内积。类似于图3A所见的电流导引DAC元件的单位元件能够生成+1或-1的输出，取决于伪随机抖动信号的逻辑电平。
通过例如使用控制信号控制开关410以将输入节点U与地耦合(闭合开关“G”以将ADC的输入与地短接)或者执行等价操作来提供零电压电位信号作为调制器的输入，将输入与地＝0短接(零电位)。测试中的元件输出+1或-1，取决于伪随机信号的逻辑电平。将输入与地短接迫使其余未在测试中的元件对测试中的元件的伪随机信号切换进行反应，确保全部元件之和为零，因为环路确保量化器的输出V1跟随输入U。从不同角度看，其余未处于测试中的DAC元件(其输入关联以接受量化器的输出V1)正用于测量测试中的DAC元件的时序失配误差。
注意，德尔塔-西格玛调制器本身，即反馈环路，用于测量特定DAC元件的时序失配误差。随机抖动信号可以是随机化位序列，即，具有逻辑电平1和0。假设是与测试中的元件的任何时序失配误差相关联的信息将出现在节点S1处的反馈DAC的输出处，因为测试中的元件正由伪随机抖动信号致动。由于反馈环路构造，德尔塔-西格玛调制器能够将反馈DAC214的输出数字化，这意味着时序失配误差将出现在调制器的数字输出V1处。Vr和调制器的数字输出V1的互相关将帮助显现与任何测试中的DAC元件的任何时序失配误差相关联的信息。
如图4所示，诸如多路复用器408(显示为“MUX”)的选择器能够例如响应于“SELECT”信号而选择应用于特定DAC元件的随机抖动信号Vr或闪速输出V1中的对应位。“SELECT”信号能够将反馈DAC，或更具体地测试中的DAC元件，置于校准模式。例如，当校准DAC元件“UE3”406时，UE3 406的输入被多路复用而接受随机信号Vr，而其余的元件(例如，总共16个元件中的15个元件)与在闪速输出V1中的其相应位连接。诸如多路复用器408或其它适合的选择器件的多路复用器可提供给每个要测量其时序失配误差的DAC元件。在一些实施方案中，选择器件可以包括用于将伪随机抖动信号或ADC的数字输出(例如，V1)的对应的部分或位应用于测试中的元件(例如，UE3 406)的输入的选择电路。
图5示出了根据本公开的一些实施方案的在随机抖动信号分别应用于第一DAC元件和第二DAC元件的情况下V1与第一DAC元件的互相关和V1与第二DAC元件的互相关的绘图。在相关展现出峰值的区域后卫缩小互相关绘图。第一DAC元件和第二DAC元件的两个互相关叠加在同一绘图上，并且能够看出，对于一些抽头，互相关值不同。如果DAC元件的时序失配误差不同，则互相关绘图，即互相关值，对于DAC元件而言将是不同的。每个元件的时序失配误差随后通过比值来估计，其中是互相关函数的峰值，而是互相关函数的下一/邻近抽头的值。总之，比值是除以和之和。可以按相同的方式来测量其余DAC元件的时序失配误差。
返回图4，可以包括具有互相关电路的互相关块402以执行伪随机抖动信号Vr和调制器输出V1的互相关。在一些实施方案中，互相关块402能够执行应用于反馈数模转换器(DAC)中的元件如UE3 406的输入的伪随机抖动信号和具有反馈DAC的模数转换器(ADC)的数字输出例如数字输出V1的互相关。互相关块402能够生成图5中的绘图所示的值。在一些情况下，能够实现专门的硬件电路来执行互相关。子啊一些情况下，伪随机抖动信号Vr和调制器输出V1存储在缓冲器中，并且诸如片上处理器的数字信号处理电路能够执行指令以基于存储在缓冲器中的值计算互相关。缓冲器能够存储伪随机抖动信号的样本和当伪随机抖动信号应用于测试中的元件的输入时所采集的ADC的数字输出的样本。
在一些实施方案中，伪随机数发生器430(或伪随机抖动信号发生器)被包括以提供伪随机化位序列作为伪迹抖动信号。伪随机位序列可动态地生成，或者伪随机化位序列可以预先生成且从存储器元件中取回。
比值函数块404可被包含以基于互相关块402所确定的互相关来确定比值在一些实施方案中，比值函数块404能够基于峰值和邻近峰值的抽头的值所定义的比值来确定时序失配误差。该比值定义在邻近峰值的抽头的值与峰值和邻近峰值的抽头的值的和值之间。
在一些实施例中，220个互相关点用于估计时序失配误差。更多的互相关点能够改善时序失配误差估计精度。具有适合的存储电路或查找表的时序失配误差块440可被包含，用于存储反馈DAC中的多个DAC元件的根据比值块所确定的比值而确定的时序失配误差。时序失配误差块440可通过调制器或ADC访问而使得能够执行时序失配误差的校准或校正。可编程阻抗块，例如，电容器阵列(可编程或可配置的)，可以被包含以基于时序失配误差进行时序歪斜校准。阻抗块能够与时钟信号路径或DAC元件的输出信号路径耦合。
用于测量和校准DAC元件的时序失配误差的方法
图6是示出根据本公开的一些实施方案的用于对DAC元件的时序失配误差进行数字估计和校准的方法的流程图。所列的方法是针对特定DAC元件来描述的。本公开可设想，相同的方法能够应用于多位反馈DAC中的其它DAC元件以测量其余DAC元件的时序失配误差。在602中，随机信号(抖动信号)注入德尔塔-西格玛调制器中的反馈DAC的特定的DAC元件(测试中的DAC元件)的输入。多路复用器能够用于选择随机信号(相对于与测试中的DAC元件对应的常规闪速输出)。其余未在测试中的DAC元件具有对应的闪速输出作为其输入。在604中，在随机信号应用于测试中的DAC元件的同时或时候，在多个样本上，在调制器输出与随机信号之间执行互相关。在606中，确定比值其中是互相关函数的峰值，而是互相关函数的下一/邻近抽头的值。在608中，基于该比值来估计时序失配误差。在一些情况下，时序失配误差由该比值来表示。时序失配误差可以存储在查找表中且在数字域或模拟域中进行校正。在610中，测试中的DAC元件可基于时序失配误差来校准。
实施例：基于互相关来得到时序失配误差
图7是根据本公开的一些实施方案的理想的DAC单位元件输出电流波形702和时移DAC元件输出电流波形704的绘图。能够看出，时移DAC元件输出电流波形在上升沿具有时序失配e1，而在下降沿具有时序失配e2。为简化，假设e1和e2彼此相等。时移DAC元件输出的输出可以由下式表示：
dc(nT)是在t＝nT实例处的DAC输入值，并且u(t)是单位阶跃函数。dout(t)的拉普拉斯变换则是：
考虑e1＝e2且上述等式可以简化为：
注意(1-se1)＝1-(1-Z-1)e1＝1-e1+e1Z-1。由于时序偏移，在第一时间段内，所输送的电荷是e1，小于其应当量，并且误差e1被输送到下一时间段。上述等式可以离散时间表达为：
dout(n)＝(1-e1+δ(n-1)e1)dc(n)
输出dout(n)与输入dc(n)的互相关是：
由于伪随机抖动信号dc(n)是伪随机信号，所以当滞后为零时(当l为零时)自相关是1：
伪随机抖动信号和输出的互相关则是：
对于上述互相关函数1-e1，峰值是，并且下一抽头的值是e1。该比值表示能够利用峰值和下一抽头的值来计算时序失配误差，其中比值等于e1/(1-e1+e1)＝e1。基于该实施例，能够意识到，测试中的DAC元件的时序失配误差可根据比值来估计。
测量时序失配误差的示范性的方法
图8是示出根据本公开的一些实施方案的用于测量DAC元件的时序失配误差的方法的流程图。该方法用于具有反馈环路构造的ADC。ADC具有反馈DAC，其具有与ADC的模拟输入耦合的输出和与ADC的数字输出耦合的输入。在802中，ADC的输入与地短接。在804中，伪随机抖动信号应用于反馈DAC的测试中的元件的输入。伪随机抖动信号可以是伪随机化位序列。在伪随机抖动信号应用于测试中的元件的输入的同时或时候，ADC的数字输出应用于反馈DAC的其它元件。如关于图4-7所说明的，反馈DAC的其余的DAC元件和环路本身用于测量测试中的DAC元件的时序失配误差。
在806中，通过确定伪随机抖动信号和ADC的数字输出的互相关来测量反馈数模转换器的测试中的元件的时序失配误差。测量时序失配误差还包括：基于峰值和互相关的接近峰值的抽头的值来确定时序失配误差。测量时序失配误差还可以包括：确定靠近互相关的峰值的抽头的值与峰值和靠近峰值的抽头的值的和值的比值。对于反馈DAC的另一测试中的元件可以重复所述应用和所述测量(804和806)。
具有用于反馈ADC的模数转换和时序失配误差估计的示范性的装置
在一些实施方案中，该装置包括用于将模拟输入数字化且生成数字输出的量化器，以及接受数字输出作为输入且提供反馈信号给模拟输入的反馈DAC(DAC)。该装置可以是多级德尔塔西格玛模数转换器(例如，图2和图4中所看到的)中的连续时间德尔塔-西格玛调制器，但是该装置可以是具有反馈DAC的其它ADC。时序失配误差估计方案对于需要减小来自反馈DAC的误差(或者误差无法整形而去除)的ADC特别有益。
该装置包括：用于在反馈DAC的其余DAC元件接受数字输出的同时将伪随机抖动信号应用于反馈DAC的测试中的DAC元件的器件。该器件可以包括本文所描述的选择电路，如多路复用器。该装置还包括用于执行伪随机抖动信号与数字输出的互相关的器件和用于根据互相关来确定时序失配误差的器件。用于根据互相关来确定时序失配误差的器件包括用于确定伪随机抖动信号和数字输出的滑动点积的器件。用于确定时序失配的器件还可以包括用于确定互相关的峰值和邻近峰值的抽头的值的器件，以及用于确定邻近峰值的抽头的值与峰值和邻近峰值的抽头的值的和值的比值的器件。用于互相关运算和时序失配误差估计的程序通过例如图7以及随附的说明来图示说明。该装置还可以包括用于基于时序失配误差来校准(或校正)反馈DAC的数字和/或模拟器件。
实施例
实施例1是一种测量时序失配误差的方法，包括：将伪随机抖动信号应用于反馈数模转换器(DAC)的测试中的元件的输入，其中所述反馈DAC具有输出和输入，所述输出与具有反馈环路构造的模数转换器(ADC)的模拟输入耦合，所述输入与所述ADC的数字输出耦合；确定所述伪随机抖动信号与所述ADC的数字输出之间的互相关；以及基于所述互相关来确定与所述反馈数模转换器的测试中的元件相关联的时序失配误差。
在实施例2中，实施例1还可以包括：将所述ADC的模拟输入与地短接。
在实施例3中，任一上述实施例可以包括：所述伪随机抖动信号是伪随机化位序列。
在实施例4中，任一上述实施例可以包括：在所述伪随机抖动信号应用于所述测试中的元件的输入的同时，所述ADC的数字输出应用于所述反馈DAC的其它元件。
在实施例5中，任一上述实施例还可以包括：确定所述时序失配误差还包括：基于峰值和靠近所述互相关的峰值的抽头的值来确定所述时序失配误差。
在实施例6中，任一上述实施例还可以包括：确定所述时序失配误差还包括：确定(1)靠近所述互相关的峰值的抽头的值和(2)所述峰值与靠近所述峰值的抽头的值的和值的比值。
在实施例7中，任一上述实施例还可以包括：重复所述反馈DAC的另一测试中的元件的所述应用和所述测量。
实施例8是用于测量时序失配的电路，包括：互相关块，其用于执行应用于反馈数模转换器(DAC)中的元件的输入的伪随机抖动信号和具有所述反馈DAC的模数转换器(ADC)的数字输出的互相关；以及比值函数块，其基于由所述互相关块所确定的互相关函数中的峰值和互相关函数中的邻近与所述峰值的抽头的值所定义的比值来确定时序失配误差。
在实施例9中，任一上述实施例还可以包括：缓冲器，其用于所述伪随机抖动信号的样本和当所述伪随机抖动信号应用于测试中的元件的输入时所采集的ADC的数字输出的样本(或者在伪随机抖动信号应用于测试中的元件的输入的同时所取得的样本)。
在实施例10中，任一上述实施例还可以包括：选择电路，其用于将所述伪随机抖动信号和所述ADC的数字输出的对应部分应用于测试中的元件的输入。
在实施例11中，任一上述实施例还可以包括：所述比值被定义为(1)邻近所述峰值的抽头的值与(2)所述峰值和邻近所述峰值的抽头的值的和值的比值。
在实施例12中，任一上述实施例还可以包括：查找表，其用于存储根据所述反馈DAC中的多个DAC元件的比值块所确定的比值所确定的时序失配误差。
在实施例13中，任一上述实施例还可以包括：开关，其用于将所述ADC的模拟输入与地短接。
在实施例14中，任一上述实施例还可以包括：伪随机数发生器，其用于将伪随机化位序列提供作为所述伪随机抖动信号。
实施例15是一种装置，包括：量化器，其将模拟输入数字化且生成数字输出；反馈数模转换器(DAC)，其接受所述数字输出作为输入且提供反馈信号给所述模拟输入；用于将伪随机抖动信号应用于所述反馈DAC的测试中的DAC元件而所述反馈DAC的其余的DAC元件接受所述数字输出的器件；用于确定所述伪随机抖动信号与所述数字输出的互相关的器件；以及用于根据所述互相关来确定时序失配误差的器件。
在实施例16中，任一上述实施例还可以包括：基于时序失配误差来校准所述反馈DAC的器件。
在实施例17中，任一上述实施例还可以包括：根据所述互相关来确定时序失配误差的器件包括确定所述伪随机抖动信号和所述数字输出的滑动点积的器件。
在实施例18中，任一上述实施例还可以包括：用于根据所述互相关来确定时序失配误差的器件包括确定所述互相关的峰值和所述互相关中邻近所述峰值的抽头的值的器件。
在实施例19中，任一上述实施例还可以包括：根据所述互相关确定时序失配误差的器件还包括确定邻近所述峰值的抽头的值与所述峰值和邻近所述峰值的抽头的值的和值的比值的器件。
在实施例20中，任一上述实施例还可以包括：所述装置是多级德尔塔西格玛模数转换器中的连续时间德尔塔西格玛调制器。在一些实施方案中，该装置是CT流水线ADC。
其它实现注解、变型例和应用
常用于蜂窝远程通信的射频(RF)带的宽度已经从用于2G/3G/4G平台的35-75MHz增长到用于当今的长期演进(LTE)的100-200MHz，并且对于松弛的图像抑制滤波的期望已经将直接中间频率(IF)采样频率推至300+MHz。在一些实施方案中，数字测量与校准特征能够用在连续时间(CT)多级噪声整形(MASH)ADC集成电路中，CD MASH ADC在465MHz信号带宽上实现了69dB的DR，具有来自±1.0V/1.8V电源的组合功耗930mW。ADC集成电路能够实现在28nm CMOS中并且在465MHz的信号带宽内实现了64dB的峰值SNDR，-156dBFS/Hz的小信号噪声谱密度(NSD)和156dB的品质因数(FOM)。利用8GHz的采样率和465MHz的信号带宽，过采样率(OSR)是8.6。可以选择1-2MASH体系结构来在低OSR下实现进取的噪声整形。低阶子环路的使用也贡献于整个ADC的鲁棒性。第一级可以是一阶调制器，其对于低OSR方案下的给定热噪声要求最小化放大器的功率。第一级可以包括有源RC积分器、17电平闪速ADC(FLASH1)、电流导引DAC(IDAC1)和电容DAC(CDAC1)。CDAC1实现快速直接反馈(DFB)环路以补偿与选定的FLASH-IDAC时序相关联的过度环路延时。差分200ΩR1U和625uA IDAC1 LSB可以设定2V差分p-p输入满标。抖动块将1位1/2-LSB抖动信号添加到FLASH1的输出。第一级的量化残差经由R21和电流导引DAC(IDAC2A)被注入第二级。R21实现为提供了近似匹配通过FLASH1-IDAC2A路径的延时的精确的跨导和群延时的全通RC格型滤波器。残差电流随后通过二阶第二级数字化。第二级由有源RC谐振器、17电平闪速ADC(FLASH2)、电流导引DAC(IDAC2B和IDAC3)和用于提供DFB环路的电容DAC(CDAC2)构成。第二级使用反馈拓扑来最小化STF峰值，并且第二级的输入满标被缩小以提供级间增益六从而在防止第一级的残差饱和第二级的同时最小化总的量化本底噪声。两个级的数字输出V1和V2馈送给数字后端进一步进一步处理。10抽头可编程FIR滤波器(DNCF)在按因子4进行小数式抽样(DEC)后能够实现数字量化噪声抵消和均衡。在积分启动校准阶段期间，利用片外LMS算法能够生成NNCF系数。
虽然本文所描述的实施方案是关于具有反馈DAC的德尔塔西格玛调制器来描述的，但是用于测量DAC元件的时序失配误差的方法还能够应用于其它体系结构，如流水线ADC内的反馈DAC、逐次逼近寄存器ADC内的反馈DAC、连续时间流水线ADC中的反馈DAC。对于德尔塔西格玛调制器，可以利用反馈DAC的其它单位元件来测量反馈DAC中的测试中的单位元件的时序误差，因为其它单位元件在德尔塔西格玛环路中易于可用。对于其它类型的ADC，如流水线ADC，来自给定级的反馈DAC的测试中的单位元件的时序误差可以类似方式利用流水线ADC中的后一级来测量，并且时序误差将出现在流水线ADC的输出中。
本文所描述的实施方案能够应用于校正MASH ADC的任一级中的反馈DAC时序失配误差，包括连续时间MASH ADC(其使用连续时间电路)、离散时间MASH ADC(其使用开关电容器电路)或混合连续时间和离散时间MASH ADC。在一些情况下，DAC元件测量方案的时序失配误差还可应用于独立式高速DAC。结果表明，本文所描述的实施方案对于高速高性能低通以及带通连续时间德尔塔西格玛调制器，尤其是对于具有低过采样率(OSR)的多GHz范围内的高速系统(其中来自反馈DAC的动态误差变得更重要)而言是有吸引力的校准技术。
在一个示例性的实施方案中，图中的任一数量的电路可以实现在相关联的电子设备的板上。该板可以是能够保持电子设备的内部电子系统的各个组件且进一步提供用于其它外围组件的连接器的普通电路板。更具体地，该板能够提供电连接，通过该电连接，系统的其它组件可以电通信。任何适合的处理器(包含数字信号处理器、微处理器、支持芯片组等)、计算机可读非暂态存储器元件等，能够适当地基于特定配置需要、处理需求、计算机设计等而与板耦合。如外部存储、附加传感器、用于音频/视频显示器的控制器和外围设备的其它组件可以作为插入卡附接到板上，经由电缆附接到板上，或者集成到板本身中。在各个实施方案中，本文所描述的功能可以仿真的形式实现为运行在布置于支持这些功能的结构内的一个或多个可配置(例如，可编程)元件内的软件或固件。提供仿真的软件或固件可设在包括允许处理器实施那些功能的指令的非暂态计算机可读存储介质上。
在另一示例性实施方案中，图中的电路可以实现为独立式模块(例如，具有被配置为执行具体的应用或功能的相关联的组件和电路的设备)或者作为插入模块实现到电子设备的专用硬件中。注意，本公开的特定的实施方案可以容易地部分地或者完全地包含在片上系统(SOC)封装件中。SOC代表了将计算机或其它电子系统的组件集成到单个芯片内的IC。其可以包含数字、模拟、混合信号，并且经常包含射频功能：全部可以设置在单芯片基板上。其它实施方案可以包括多芯片模块(MCM)，多个单独的IC位于单个电子封装件内且被配置为彼此通过电子封装件来密切地交互。在各个其它的实施方案中，数字滤波器可实现在专用集成电路(ASIC)、现场可编程门阵列(FPGA)和其它半导体芯片中的一个或多个硅核中。
还需要注意的是，本文所列出的全部的规格、尺寸和关系(例如，处理器的数量、逻辑操作等)仅为了实施例且仅为教导的目的而提供。这些信息可以有相当地改变，而不背离本公开的主旨、或者随附权利要求的范围。规格仅应用于一个非限制性的实施例，并且相应地，它们应当进行如此解释。在前面的说明中，已经参考特定的处理器和/或组件布置描述了示例性的实施方案。可以对这些实施方案做出各种修改和变化，而不偏离随附权利要求的范围。说明符和附图因此应视为示例性的而不是限制性的意义。
用于DAC时序失配误差测量和校准的本体系结构尤其适合于使用MASH ADC的高速、连续时间的高精度应用。会极大受益于该体系结构的应包括：仪器测量、测试、谱分析、军师用途、雷达、有线或无线通信、移动电话(尤其是因为对于更高速应用标准持续推出)，以及基站。
注意，利用本文提供的若干实施例，描述了两个、三个、四个或更多个电组件方面的交互。然而，这样做仅为了清晰和示例的目的。应当意识到，系统可以通过任何适合的方式合并。在类似的设计可选方案中，图中全部图示的组件、模块和元件可以在各种可能的构造中组合，所有这些都明确地在本说明书的宽泛的范围内。在一些情况下，可能仅通过参考有限数量的电气元件而更易于描述给定一组流程的功能中的一个或多个。应当意识到，图中的电路及其教导能轻易升级且能够适应大量的组件，以及更复杂/精致的布置和构造。相应地，所提供的实施例不应限制范围或抑制可能应用众多其它体系结构的电路的宽泛教导。
注意，在本说明书中，包含在“一个实施方案”、“示例性的实施方案”、“实施方案”、“另一实施方案”、“一些实施方案”、“各个实施方案”、“其它实施方案”、“可替代实施方案”等所包含的各特征(例如，元件、结构、模块、组件、步骤、操作、特性等)的提及旨在表示，任何这样的结构包含在本公开的一个或多个实施方案中，但是可以或者可以不一定组合在同一实施方案中。
还值得注意的是，诸如图6和图8所示的过程的有关DAC时序失配误差测量和校准的功能仅图示说明了可以由图4所示的系统执行或者在图4所示的系统内执行的可能的功能中的一些功能。这些操作中的一些操作可以恰当地删除或去除，或者这些操作可以进行大幅地修改或改变，而不偏离本公开的范围。另外，这些操作的时序可以大幅地改动。前述操作流已经为了示例和论述的目的而提供。本文所描述的实施方案提供了实质上的灵活性，因为可以提供任何适合的布置、时间顺序、构造和时序机制，而不背离本公开的教导。
本领域技术人员可以确认若干其它的变化、替代、变型例、改动和修改，并且希望本公开涵盖落入随附权利要求的范围内的所有这样的变化、替代、变型例、改动和修改。注意，上文所描述的装置的全部任选的特征也可以相对于本文所述的方法或过程来实现，并且实施例中的细节可用在一个或多个实施方案中的任何地方。

Claims (20)

1.测量时序失配误差的方法，包括：
将伪随机抖动信号应用于反馈数模转换器(DAC)的测试中的元件的输入，其中所述反馈DAC具有输出和输入，所述输出与具有反馈环路构造的模数转换器(ADC)的模拟输入耦合，所述输入与所述ADC的数字输出耦合；
确定所述伪随机抖动信号与所述ADC的数字输出之间的互相关；以及
基于所述互相关来确定与所述反馈数模转换器的测试中的元件相关联的时序失配误差。
2.如权利要求1所述的方法，还包括：
将所述ADC的模拟输入与地短接。
3.如权利要求1所述的方法，其中所述伪随机抖动信号是伪随机化位序列。
4.如权利要求1所述的方法，还包括：
在所述伪随机抖动信号应用于所述测试中的元件的输入的同时，所述ADC的数字输出应用于所述反馈DAC的其它元件。
5.如权利要求1所述的方法，其中确定所述时序失配误差还包括：基于峰值和靠近所述互相关的峰值的抽头的值来确定所述时序失配误差。
6.如权利要求1所述的方法，其中确定所述时序失配误差还包括：确定靠近所述互相关的峰值的抽头的值和所述峰值与靠近所述峰值的抽头的值的和值的比值。
7.如权利要求1所述的方法，还包括：
重复所述反馈DAC的另一测试中的元件的所述应用和所述测量。
8.用于测量时序失配的电路，包括：
互相关块，其用于执行应用于反馈数模转换器(DAC)中的元件的输入的伪随机抖动信号和具有所述反馈DAC的模数转换器(ADC)的数字输出的互相关；以及
比值函数块，其基于由所述互相关块所确定的互相关函数中的峰值和互相关函数中的邻近与所述峰值的抽头的值所定义的比值来确定时序失配误差。
9.如权利要求8所述的电路，还包括：
缓冲器，其用于所述伪随机抖动信号的样本和当所述伪随机抖动信号应用于测试中的元件的输入时所采集的ADC的数字输出的样本。
10.如权利要求8所述的电路，还包括：
选择电路，其用于将所述伪随机抖动信号和所述ADC的数字输出的对应部分应用于测试中的元件的输入。
11.如权利要求8所述的电路，其中所述比值被定义为邻近所述峰值的抽头的值与所述峰值和邻近所述峰值的抽头的值的和值的比值。
12.如权利要求8所述的电路，还包括：
查找表，其用于存储根据所述反馈DAC中的多个DAC元件的比值块所确定的比值所确定的时序失配误差。
13.如权利要求8所述的电路，还包括：
开关，其用于将所述ADC的模拟输入与地短接。
14.如权利要求8所述的电路，还包括：
伪随机数发生器，其用于将伪随机化位序列提供作为所述伪随机抖动信号。
15.装置，包括：
量化器，其将模拟输入数字化且生成数字输出；
反馈数模转换器(DAC)，其接受所述数字输出作为输入且提供反馈信号给所述模拟输入；
用于将伪随机抖动信号应用于所述反馈DAC的测试中的DAC元件而所述反馈DAC的其余的DAC元件接受所述数字输出的器件；
用于确定所述伪随机抖动信号与所述数字输出的互相关的器件；以及
用于根据所述互相关来确定时序失配误差的器件。
16.如权利要求15所述的装置，还包括：
基于时序失配误差来校准所述反馈DAC的器件。
17.如权利要求15所述的装置，其中根据所述互相关来确定时序失配误差的器件包括：
确定所述伪随机抖动信号和所述数字输出的滑动点积的器件。
18.如权利要求15所述的装置，其中用于根据所述互相关来确定时序失配误差的器件包括：
确定所述互相关的峰值和所述互相关中邻近所述峰值的抽头的值的器件。
19.如权利要求18所述的装置，其中根据所述互相关确定时序失配误差的器件还包括：
确定邻近所述峰值的抽头的值与所述峰值和邻近所述峰值的抽头的值的和值的比值的器件。
20.如权利要求15所述的装置，其中所述装置是多级德尔塔西格玛模数转换器中的连续时间德尔塔西格玛调制器。
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