CN103414329A

CN103414329A - 一种电压峰值锁定电路

Info

Publication number: CN103414329A
Application number: CN2013103015362A
Authority: CN
Inventors: 方健; 谷洪波; 王贺龙; 彭宜建; 贾姚瑶; 程春云
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2013-07-18
Filing date: 2013-07-18
Publication date: 2013-11-27
Anticipated expiration: 2033-07-18
Also published as: CN103414329B

Abstract

本发明涉及集成电路技术，具体的说是涉及一种带去除电压初始尖峰的电压峰值锁定保存电路。本发明所述的一种电压峰值锁定电路，其特征在于，包括延时电路、控制电路和电压锁定电路，所述延时电路包括两个输入端并分别与第一输入信号Vin和第二输入信号Vcontrol连接、输出端与控制电路的第一输入端连接，所述控制电路的第二输入端与第二输入信号Vcontrol连接、输出端与电压锁定电路的输入端连接，所述电压锁定电路的输出端输出电压峰值锁定电路的输出信号Vout。本发明的有益效果为，能有效的去除开关电路开关初始时刻的尖峰电压，提高系统响应速度，锁定输出电压恒定。本发明尤其适用于电压峰值锁定保存电路。

Description

一种电压峰值锁定电路

技术领域

本发明涉及集成电路技术，具体的说是涉及一种带去除电压初始尖峰的电压峰值锁定保存电路。

背景技术

在开关电源中经常需要跟踪电压信号，检测电压峰值并将其锁定保存，供后续运算模块使用，并同时将其优化后输入到PWM/PFC比较器模块中作为比较值。在开关电源的工作过程中，当开关管导通，初级绕组上的电流会从零开始线性增加直至达到峰值。通过在功率管的源端和地之间串联一个小电阻可以简单的取得这个电流的波形，从而转化成电压进行采样。但是由于在实际应用中的功率开关管的宽长比非常大，所以往往具有几个纳法的栅极电容。当栅端的信号由低变高使开关管导通时，这个变化也会通过栅源之间的电容传输到功率开关管的源端，会在初始时刻产生一个电压尖峰。而这个电压尖峰会造成内部逻辑电路的紊乱，使电路系统无法正常工作，本发明正是为了去除这个尖峰电压，并锁定保存所需要的电压。

现有的一种电压锁定电路如图1所示，包括输入电压V_in，输出电压V_out，NMOS差分对管NM1和NM2，电流镜像管PM1、PM2和PM3，输出NMOS管NM3，电阻R，电容C，尾电流源ISS，电源电压VDD，接地端GND。该电路通过对电容C充电来取得输入电压的峰值，当输入电压V_in上升时，第三NMOS管NM3漏电流对电容C充电，抬高输出电压V_out使其与V_in相等，而当V_in下降时，V_out并不能跟随变化。并且当输入电压V_in产生一个尖峰电压时，该电路只会锁定其尖峰电压的峰值电压，而这个尖峰电压的峰值电压并不是需要的，基于以上原因，本发明提出了一种结构新颖的电压锁定电路。

发明内容

本发明所要解决的技术问题，就是针对上述问题，提出一种电压峰值锁定电路。

本发明解决上述技术问题所采用的技术方案是：一种电压峰值锁定电路，其特征在于，包括延时电路、控制电路和电压锁定电路，所述延时电路包括两个输入端并分别与第一输入信号Vin和第二输入信号Vcontrol连接、输出端与控制电路的第一输入端连接，所述控制电路的第二输入端与第二输入信号Vcontrol连接、输出端与电压锁定电路的输入端连接，所述电压锁定电路的输出端输出电压峰值锁定电路的输出信号Vout。

具体的，所述延时电路包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第一偏置电流源Ibias和第一电容C1，所述控制电路包括第三PMOS管P3、第四PMOS管P4、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第一反向器INV1、第二反向器INV2、第一或非门NOR1和第二或非门NOR2，所述电压锁定电路包括第五PMOS管P5、第六PMOS管P6、第六NMOS管N6、第七NMOS管N7、第一电阻R1、第二电容C2和运算放大器AMP；

第一PMOS管P1的栅极和漏极短接并连接第二PMOS管P2的栅极和第一偏置电流源Ibias的正极，第二PMOS管P2的漏极与第一NMOS管N1的漏极连接后与第一电容C1的一端和第三PMOS管P3的栅极、第二NMOS管N2的栅极、第三NMOS管N3的栅极连接，第二输入信号Vcontrol连接第一NMOS管N1的栅极、第一或非门NOR1的一个输入端和第二或非门NOR2的一个输入端，第三PMOS管P3的漏极和第二NMOS管N2的漏极连接后与第四PMOS管P4的栅极和第四NMOS管N4的栅极连接，第二NMOS管N2的源极与第三NMOS管N3的漏极连接后与第五NMOS管N5的漏极连接，第四PMOS管P4的漏极、第四NMOS管N4的漏极和第五NMOS管N5的栅极连接到第一反向器INV1的输入端，第一反向器INV1的输出端连接第一或非门NOR1的另一个输入端和第二或非门NOR2的另一个输入端，第一或非门NOR1的输出端与第二反向器INV2的输入端连接，第二反向器INV2的输出端与第五PMOS管P5的栅极和第六PMOS管P6的栅极连接，第二或非门NOR2的输出端与第六NMOS管N6的栅极和第七NMOS管N7的栅极连接，第五PMOS管P5的漏极和第六PMOS管P6的漏极与第一输入信号Vin连接，第六NMOS管N6的漏极和第七NMOS管N7的漏极与第一电阻R1的一端连接，第一电阻R1的另一端与第二电容C2的一端和运算放大器AMP的同向输入端连接，运算放大器AMP的反向输入端与输出端连接作为电压峰值锁定电路的输出信号端输出信号Vout，第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极、第四PMOS管P4的源极、第五PMOS管P5的源极、第六PMOS管P6的源极以及所有PMOS管的衬底均连接电源VDD，第一偏置电流源Ibias的负极、第一NMOS管N1的源极、第三NMOS管N3的源极、第四NMOS管N4的源极、第五NMOS管N5的源极、第六NMOS管N6的源极、第七NMOS管N7的源极、第一电容C1的另一端、第二电容C2的另一端和所有NMOS管的衬底均接地GND。

具体的，所述运算放大器AMP包括第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十PMOS管P10、第十一PMOS管P11、第十二PMOS管P12、第十三PMOS管P13、第十四PMOS管P14、第十五PMOS管P15、第十六PMOS管P16、第八NMOS管N8、第九NMOS管N9、第十 NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13、第十四NMOS管N14、第二电阻R2、第二偏置电流源Ibias2、第三偏置电流源Ibias3和第三电容C3；

第七PMOS管P7的栅极连接运算放大器AMP的同向输入端、漏极连接第八NMOS管N8的源极和第九NMOS管N9的漏极，第八PMOS管P8的栅极连接运算放大器AMP的反向输入端、漏极连接第十NMOS管N10的源极和第十一NMOS管N11的漏极，第八NMOS管N8的漏极连接第二电阻R2的一端、第九NMOS管N9的栅极和第十NMOS管N10的栅极，第二电阻R2的另一端连接第八NMOS管N8的栅极、第十一NMOS管N11的栅极和第九PMOS管P9的漏极，第十一NMOS管N11的漏极连接第十PMOS管P10的漏极和第十二NMOS管N12的栅极，第九PMOS管P9的栅极、第十PMOS管P10的栅极和第十四PMOS管P14的栅极和漏极以及偏置电流源Ibias2的正极第二连接，第十四PMOS管P14的源极与第十三PMOS管P13的漏极和栅极、第十五PMOS管P15的栅极、第十一PMOS管P11的栅极和第十二PMOS管P12的栅极连接，第十五PMOS管P15的漏极和第十六PMOS管P16的源极连接，第十六PMOS管P16的漏极与第七PMOS管P7的源极和第八PMOS管P8的源极连接，第三偏置电流源Ibias3的负极与第十三NMOS管N13的漏极和栅极、第十四NMOS管N14的栅极连接，第十四NMOS管N14的漏极与第十二NMOS管N12的源极和第三电容C3的一端连接作为运算放大器AMP的输出端，第十一PMOS管P11的源极、第十二PMOS管P12的源极、第十三PMOS管P13的源极、第十五PMOS管P15的源极、第三偏置电流源Ibias3的正极、第十二NMOS管N12的漏极和所有PMOS管的衬底均连接电源VDD，第二偏置电流源Ibias2的负极、第九NMOS管N9的源极、第十NMOS管N10的源极、第十三NMOS管N13的源极、第十四NMOS管N14的源极、第三电容C3的另一端和所有NMOS管的衬底均接地GND。

具体的，所述或非门包括第十七PMOS管P17、第十八PMOS管P18、第十五NMOS管N15和第十六NMOS管N16，所述第十七PMOS管P17的栅极和第十五NMOS管N15栅极连接作或非门的第一输入端V1，第十八PMOS管P18的栅极和第十六NMOS管N16的栅极连接作或非门的第二输入端V2，第十七PMOS管P17的漏极与第十八PMOS管P18的源极连接，第十八PMOS管P18的漏极与第十五NMOS管N15的漏极和第十六NMOS管N16的漏极连接作或非门的输出端OUT1，第十七PMOS管P17的源极连接电源VDD，第十五NMOS管N15的源极和第十六NMOS管N16的源极接地GND。

具体的，所述反向器包括第十九PMOS管P19和第十七NMOS管N17，所述第十九PMOS管P19的栅极和第十七NMOS管N17的栅极连接作反向器的输入端V3，第十九PMOS管P19的漏极和第十七NMOS管N17的漏极连接作反向器的输出端OUT2，第十九PMOS管P19的源极连接电源VDD，第十七NMOS管N17的源极接地GND。

本发明的有益效果为，能够实时检测电压信号幅度变化，将其峰值快速保存锁定，并且能有效的去除开关电路开关初始时刻的尖峰电压，并且在不同应用场合根据尖峰电压的宽度可自行设定延时时间以有效去除尖峰电压，提高系统响应速度，锁定输出电压恒定。

附图说明

图1为现有的一种电压锁定电路示意图；

图2为本发明的电压峰值锁定电路示意框图；

图3为本发明的电压峰值锁定电路的原理示意图；

图4为本发明的电压峰值锁定电路中运算放大器原理示意图；

图5为本发明的电压峰值锁定电路中逻辑门电路原理示意图；

图6为本发明的电压峰值锁定电路中反向器电路原理示意图；

图7为本发明的电压峰值锁定电路的仿真示意图。

具体实施方式

下面结合附图和实施例，详细描述本发明的技术方案：

如图2所示，本发明所述的一种电压峰值锁定电路，包括延时电路、控制电路和电压锁定电路，所述延时电路包括两个输入端并分别与第一输入信号Vin和第二输入信号Vcontrol连接、输出端与控制电路的第一输入端连接，所述控制电路的第二输入端与第二输入信号Vcontrol连接、输出端与电压锁定电路的输入端连接，所述电压锁定电路的输出端输出电压峰值锁定电路的输出信号Vout。

如图3所示，本发明所述的一种电压峰值锁定电路的具体电路为：延时电路包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第一偏置电流源Ibias和第一电容C1，所述控制电路包括第三PMOS管P3、第四PMOS管P4、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第一反向器INV1、第二反向器INV2、第一或非门NOR1和第二或非门NOR2，所述电压锁定电路包括第五PMOS管P5、第六PMOS管P6、第六NMOS管N6、第七NMOS管N7、第一电阻R1、第二电容C2和运算放大器AMP；

第一PMOS管P1的栅极和漏极短接并连接第二PMOS管P2的栅极和第一偏置电流源Ibias 的正极，第二PMOS管P2的漏极与第一NMOS管N1的漏极连接后与第一电容C1的一端和第三PMOS管P3的栅极、第二NMOS管N2的栅极、第三NMOS管N3的栅极连接，第二输入信号Vcontrol连接第一NMOS管N1的栅极、第一或非门NOR1的一个输入端和第二或非门NOR2的一个输入端，第三PMOS管P3的漏极和第二NMOS管N2的漏极连接后与第四PMOS管P4的栅极和第四NMOS管N4的栅极连接，第二NMOS管N2的源极与第三NMOS管N3的漏极连接后与第五NMOS管N5的漏极连接，第四PMOS管P4的漏极、第四NMOS管N4的漏极和第五NMOS管N5的栅极连接到第一反向器INV1的输入端，第一反向器INV1的输出端连接第一或非门NOR1的另一个输入端和第二或非门NOR2的另一个输入端，第一或非门NOR1的输出端与第二反向器INV2的输入端连接，第二反向器INV2的输出端与第五PMOS管P5的栅极和第六PMOS管P6的栅极连接，第二或非门NOR2的输出端与第六NMOS管N6的栅极和第七NMOS管N7的栅极连接，第五PMOS管P5的漏极和第六PMOS管P6的漏极与第一输入信号Vin连接，第六NMOS管N6的漏极和第七NMOS管N7的漏极与第一电阻R1的一端连接，第一电阻R1的另一端与第二电容C2的一端和运算放大器AMP的同向输入端连接，运算放大器AMP的反向输入端与输出端连接作为电压峰值锁定电路的输出信号端输出信号Vout，其中，运算放大器AMP的反向输入端与输出端Vout相连作为单位增益缓冲器，第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极、第四PMOS管P4的源极、第五PMOS管P5的源极、第六PMOS管P6的源极以及所有PMOS管的衬底均连接电源VDD，第一偏置电流源Ibias的负极、第一NMOS管N1的源极、第三NMOS管N3的源极、第四NMOS管N4的源极、第五NMOS管N5的源极、第六NMOS管N6的源极、第七NMOS管N7的源极、第一电容C1的另一端、第二电容C2的另一端和所有NMOS管的衬底均接地GND。

如图4所示，所述运算放大器AMP包括第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十PMOS管P10、第十一PMOS管P11、第十二PMOS管P12、第十三PMOS管P13、第十四PMOS管P14、第十五PMOS管P15、第十六PMOS管P16、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13、第十四NMOS管N14、第二电阻R2、第二偏置电流源Ibias2、第三偏置电流源Ibias3和第三电容C3；

如图5所示，第一或非门NOR1与第二或非门NOR2的结构完全相同，所述或非门包括第十七PMOS管P17、第十八PMOS管P18、第十五NMOS管N15和第十六NMOS管N16，所述第十七PMOS管P17的栅极和第十五NMOS管N15栅极连接作或非门的第一输入端V1，第十八PMOS管P18的栅极和第十六NMOS管N16的栅极连接作或非门的第二输入端V2，第十七PMOS管P17的漏极与第十八PMOS管P18的源极连接，第十八PMOS管P18的漏极与第十五NMOS管N15的漏极和第十六NMOS管N16的漏极连接作或非门的输出端OUT1，第十七PMOS管P17的源极连接电源VDD，第十五NMOS管N15的源极和第十六NMOS管N16的源极接地GND。

如图6所示，第一反向器INV1和第二反向器INV2的结构完全相同，所述反向器包括第十九PMOS管P19和第十七NMOS管N17，所述第十九PMOS管P19的栅极和第十七NMOS管N17的栅极连接作反向器的输入端V3，第十九PMOS管P19的漏极和第十七NMOS管N17的漏极连接作反向器的输出端OUT2，第十九PMOS管P19的源极连接电源VDD，第十七NMOS管N17的源极接地GND。

本发明中所有的PMOS管衬底均接电源VDD，所有的NMOS管衬底均接GND。

本发明的工作原理为：

延时电路中第一PMOS管P1和第二PMOS管P2构成比例电流镜电路，将Ibias偏置电流放大并镜像后，作为第一电容C₁的充电电流，即是图中所标示的电流I。第一NMOS管N1的栅信号是锁定电路的输入控制信号V_control，是一个逻辑信号。当V_control为高时，第一NMOS管N1导通，第一电容C₁两端的电压差为零。当V_control由高变低时，第一NMOS管N1截止，这时电流I开始给第一电容C₁充电，a点电压线性上升，延时开始。

控制电路从a点至c点实现的是一个施密特触发器的功能。当a点电压为电源电压VDD时，第三PMOS管P3截止，第二NMOS管N2和第三NMOS管N3导通，b点电平为低，c点电平为高，第四PMOS管P4导通，这时第三NMOS管N3被短路，只有第二NMOS管N2与第三PMOS管P3构成第一级反相器。所以在a点电压下降的过程中，当第二NMOS管N2电流小于第三PMOS管P3电流时，b点和c点电平会发生翻转，这时的a点电压为：

其中g_p3和g_n2分别为第三PMOS管P3和第二NMOS管N2的跨导。当a点电压为零时，第三PMOS管P3导通，第二NMOS管N2和第三NMOS管N3截止，b点电平为高，c点电平为低，第四NMOS管N4导通，第四PMOS管P4和第五NMOS管N5管截止，这时第二NMOS管N2和第三NMOS管N3是串联关系，它们与第三PMOS管P3一同构成第一级反相器。所以在a点电压升高的过程中，当第二NMOS管N2和第三NMOS管N3串联管的电流大于第三PMOS管P3电流时，b点和c点电平会发生翻转，这时的a点电压为：

其中g_n3表示第三NMOS管N3的跨导。而此表达式的上升翻转电压V_a2实际上是一个近似值，是在假设第三NMOS管N3的过驱动电压可以忽略不计的基础上得到的。但是由于翻转电压点的电压值一般来说都比较高，所以这个近似比较准确。

而上升翻转电压V_a2大于下降翻转电压V_a1，由此可实现施密特触发器的滞回功能。

根据实际应用电路中的经验可知输入电压V_in尖峰存在的时间一般为开关管初导通的200ns时间之内，根据这一经验，一般可设置延时电路延时为300ns。从输入控制信号V_control为低电平，第一NMOS管N1关断，电流I开始给C₁电容充电，直至a点电压线性上升到V_a2 的这段时间是延迟时间，延迟时间：

当输入控制信号V_control为低电平，延时时间t_delay过后，结点d的电压为低电平，结点e的电压为高电平，由第五PMOS管P5、第六PMOS管P6、第六NMOS管N6和第七NMOS管N7组成的传输门开启，通过对第二电容C₂充放电，结点f的电平跟随输入电压V_in变化，通过由运算放大器AMP组成的电压跟随缓冲器跟随输入信号V_in。当V_in达到所要比较的电压时，通过后续电路使输入控制信号V_control变成高电平，从而关断传输门，锁定电路保存V_in的电压。

如图7所示本发明的电压锁定电路仿真波形，设置延时时间t_delay为305ns，当控制信号V_control为低电平，t_delay时间过后，V_out开始跟随V_in变化，当控制信号V_control为高电平时，V_out锁定保持V_in电压。

综上所述，相比于现有的电压锁定电路，本发明的电压峰值锁定电路有效的结合控制信号V_control，实时检测电压信号幅度变化并快速锁定保存，同时能有效的去除开关电路中开关初始时刻的尖峰脉冲电压。

Claims

1.一种电压峰值锁定电路，其特征在于，包括延时电路、控制电路和电压锁定电路，所述延时电路包括两个输入端并分别与第一输入信号Vin和第二输入信号Vcontrol连接、输出端与控制电路的第一输入端连接，所述控制电路的第二输入端与第二输入信号Vcontrol连接、输出端与电压锁定电路的输入端连接，所述电压锁定电路的输出端输出电压峰值锁定电路的输出信号Vout。

2.根据权利要求1所述的一种电压峰值锁定电路，其特征在于，所述延时电路包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第一偏置电流源Ibias和第一电容C1，所述控制电路包括第三PMOS管P3、第四PMOS管P4、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第一反向器INV1、第二反向器INV2、第一或非门NOR1和第二或非门NOR2，所述电压锁定电路包括第五PMOS管P5、第六PMOS管P6、第六NMOS管N6、第七NMOS管N7、第一电阻R1、第二电容C2和运算放大器AMP；

第一PMOS管P1的栅极和漏极短接并连接第二PMOS管P2的栅极和第一偏置电流源Ibias的正极，第二PMOS管P2的漏极与第一NMOS管N1的漏极连接后与第一电容C1的一端和第三PMOS管P3的栅极、第二NMOS管N2的栅极、第三NMOS管N3的栅极连接，第二输入信号Vcontrol连接第一NMOS管N1的栅极、第一或非门NOR1的一个输入端和第二或非门NOR2的一个输入端，第三PMOS管P3的漏极和第二NMOS管N2的漏极连接后与第四PMOS管P4的栅极和第四NMOS管N4的栅极连接，第二NMOS管N2的源极与第三NMOS管N3的漏极连接后与第五NMOS管N5的漏极连接，第四PMOS管P4的漏极、第四NMOS管N4的漏极和第五NMOS管N5的栅极连接到第一反向器INV1的输入端，第一反向器INV1的输出端连接第一或非门NOR1的另一个输入端和第二或非门NOR2的另一个输入端，第一或非门NOR1的输出端与第二反向器INV2的输入端连接，第二反向器INV2的输出端与第五PMOS管P5的栅极和第六PMOS管P6的栅极连接，第二或非门NOR2的输出端与第六NMOS管N6的栅极和第七NMOS管N7的栅极连接，第五PMOS管P5的漏极和第六PMOS管P6的漏极与第一输入信号Vin连接，第六NMOS管N6的漏极和第七NMOS管N7的漏极与第一电阻R1的一端连接，第一电阻R1的另一端与第二电容C2的一端和运算放大器AMP的同向输入端连接，运算放大器AMP的反向输入端与输出端连接作为电压峰值锁定电路的输出信号端输出信号Vout，其中，运算放大器AMP的反向输入端与输出端Vout相连作为单位增益缓冲器，第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极、第四PMOS管P4的源极、第五PMOS管P5的源极、第六PMOS管P6的源极以及所有PMOS管的衬底均连接电源VDD，第一偏置电流源Ibias的负极、第一NMOS管N1的源极、第三NMOS管N3的源极、第四NMOS管N4的源极、第五NMOS管N5的源极、第六NMOS管N6的源极、第七NMOS管N7的源极、第一电容C1的另一端、第二电容C2的另一端和所有NMOS管的衬底均接地GND。

3.根据权利要求2所述的一种电压峰值锁定电路，其特征在于，所述运算放大器AMP包括第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十PMOS管P10、第十一PMOS管P11、第十二PMOS管P12、第十三PMOS管P13、第十四PMOS管P14、第十五PMOS管P15、第十六PMOS管P16、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13、第十四NMOS管N14、第二电阻R2、第二偏置电流源Ibias2、第三偏置电流源Ibias3和第三电容C3；

4.根据权利要求3所述的一种电压峰值锁定电路，其特征在于，所述或非门包括第十七PMOS管P17、第十八PMOS管P18、第十五NMOS管N15和第十六NMOS管N16，所述第十七PMOS管P17的栅极和第十五NMOS管N15栅极连接作或非门的第一输入端V1，第十八PMOS管P18的栅极和第十六NMOS管N16的栅极连接作或非门的第二输入端V2，第十七PMOS管P17的漏极与第十八PMOS管P18的源极连接，第十八PMOS管P18的漏极与第十五NMOS管N15的漏极和第十六NMOS管N16的漏极连接作或非门的输出端OUT1，第十七PMOS管P17的源极连接电源VDD，第十五NMOS管N15的源极和第十六NMOS管N16的源极接地GND。

5.根据权利要求4所述的一种电压峰值锁定电路，其特征在于，所述反向器包括第十九PMOS管P19和第十七NMOS管N17，所述第十九PMOS管P19的栅极和第十七NMOS管N17的栅极连接作反向器的输入端V3，第十九PMOS管P19的漏极和第十七NMOS管N17的漏极连接作反向器的输出端OUT2，第十九PMOS管P19的源极连接电源VDD，第十七NMOS管N17的源极接地GND。