CN105024354A

CN105024354A - 一种具有低功耗特性的欠压锁定电路

Info

Publication number: CN105024354A
Application number: CN201510477019.XA
Authority: CN
Inventors: 方健; 任少东; 刘力荣; 姚易寒; 钟皓月
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2015-08-06
Filing date: 2015-08-06
Publication date: 2015-11-04
Anticipated expiration: 2035-08-06
Also published as: CN105024354B

Abstract

本发明属于电子电路技术领域，具体的说涉及一种具有低功耗特性的欠压锁定电路。本发明的电路，相对于传统高侧欠压锁定电路结构，本发明利用已有的由NMOS管M1，M2和电阻R1组成的电流镜启动电路为PMOS管M9提供的栅压对M9管的关断和开启来控制电阻串的连接状态，使得在深度欠压状态下可以对电阻串结构关断来降低电路的功耗。本发明的有益效果为，结构简单，能够有效降低欠压锁定电路的功耗。

Description

一种具有低功耗特性的欠压锁定电路

技术领域

本发明属于电子电路技术领域，具体的说涉及一种具有低功耗特性的欠压锁定电路。

背景技术

高压集成电路(HVIC)是高压逆变器必不可少的的一部分，比如电机驱动器，电灯镇流器等，在高压应用中，集成电路的功率消耗一直是一个关键的问题。电源通过升压转换器来为高压集成电路供电，在中低频应用中，长时间工作会使自举电容两端的电压差小与15v，因此在电路的高端设计了欠压封锁模块，实时检测高端电源VB和高端浮置地VS之间的电压差，一旦低于设计的阈值电压，则电路发出信号，锁定电路，使高端停止工作。因为传统高侧片的UVLO电路在工作电压下和欠压锁定状态下都处于工作状态因此会有大量的功耗，所以为了降低电池的电量损耗应该最大限度限度的降低高侧片UVLO(under voltage lock out，欠压锁定)电路的功耗。

传统的HVIC电路如图1所示，传统HVIC电路包括由PMOS管P1、P2、P3、P4，NMOS管N1、N2、N3、N4，电阻R1、R2组成的电流镜电路。电阻R3、R4、R5组成的电阻串。NMOS管N5、N6、N7、N8，PMOS管P6、P7、P8、P9、P10以及齐纳二极管Z1组成的比较器电路，NMOS管N9组成的反馈回路。

传统欠压锁定电路中电流产生电路提供镜像电流，为比较器等单元提供偏置，电阻串R2、R3、R4检测电源电压V-输入到比较器的负端，齐纳二极管提供参考电压VREF接到比较器正端。两路电压进行比较。如图2所示，具体工作过程为：

当电源电压正常时，V-比VREF高，比较器输出低电平，UVLO为低，NMOS管N9关断。当电源电压开始下降时V-由公式决定，V_BS为电路中VB端和VS端之间的电压；达到欠压值后V_UVLO-后，V-比VREF低，比较器输出高电平，UVLO为高，NMOS管N9管开启，将R5两端电位拉低，V-进一步降低，反馈到比较器后，锁定电路状态，保持输出不变。

当电压慢慢恢复时，V-由公式决定，达到恢复值V_UVLO+后，V-比VREF高，比较器输出电压翻转，UVLO为低，NMOS管N9管关断，反馈环路切断。传统高侧欠压锁定电路在整个电压VBS变化过程中，电阻串结构一直处于导通状态，所以其会消耗大量功耗，所以增大了高侧片UVLO电路的功耗导致大的电池的电量损耗。

发明内容

本发明所要解决的，就是针对现有的欠压锁定电路存在功耗较大存在的缺陷，提出一种具有低功耗特性的欠压锁定电路。

为实现上述目的，本发明采用如下技术方案：

一种具有低功耗特性的欠压锁定电路，如图3所示，包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十PMOS管P10、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5和齐纳二极管Z1；其中，第一PMOS管P1的源极接电源，其栅极与漏极互连，其栅极接第二PMOS管P2的栅极，其漏极接第三PMOS管P3的源极；第二PMOS管P2的源极接电源，其漏极接第四PMOS管P4的源极；第三PMOS管P3的栅极与漏极互连，其栅极接第四PMOS管P4的栅极，其漏极接第三NMOS管N3的漏极和第一NMOS管N1的漏极，其源极通过第二电阻R2后接地；第四PMOS管P4的漏极接第四NMOS管N4的漏极；第四NMOS管N4的栅极和漏极互连，其栅极接第二NMOS管N2的栅极，其源极接地；第二NMOS管N2的漏极接第一NMOS管N1的栅极，其漏极通过第一电阻R1后接电源，其源极接地；第一NMOS管N1的源极接地；第二NMOS管N2漏极与第一电阻R1的连接点接第五PMOS管P5的栅极；第五PMOS管的源极接电源，其漏极通过第三电阻R3后接第五NMOS管N5的栅极；第三电阻R3与第五NMOS管N5栅极的连接点通过第四电阻R4后接第九NMOS管N9的漏极；第四电阻R4与第九NMOS管N9的连接点通过第五电阻R5后接地；第九NMOS管N9的源极接地；第五NMOS管N5的漏极接第六PMOS管P6的漏极，其源极接第七NMOS管N7的漏极和第六NMOS管N6的源极；第六PMOS管P6的源极接电源，其栅极和漏极互连，其栅极接第七PMOS管P7的栅极；第七PMOS管P7的源极接电源，其漏极接第六NMOS管N6的漏极；第七NMOS管N7的栅极接第四NMOS管N4的栅极，其源极接地；第六NMOS管N6的栅极接第八PMOS管P8的漏极和齐纳二极管Z1的正极；第八PMOS管P8的栅极接第二PMOS管P2的栅极，其源极接电源；齐纳二极管Z1的负极接地；第七PMOS管P7漏极与第六NMOS管N6漏极的连接点接第九PMOS管P9的栅极和第八NMOS管N8的栅极；第九PMOS管P9的源极接电源，其漏极接第八NMOS管N8的漏极；第八NMOS管N8的源极接地；第十PMOS管P10的源极接电源，其栅极接第七NMOS管N7的栅极；第九PMOS管P9的漏极、第八NMOS管N8的漏极、第九NMOS管N9的栅极和第十PMOS管P10的漏极的连接点为欠压锁定输出端。

本发明总的技术方案，相对于传统高侧欠压锁定电路结构，本发明利用已有的由NMOS管M1，M2和电阻R1组成的电流镜启动电路为PMOS管M9提供的栅压对M9管的关断和开启来控制电阻串的连接状态，使得在深度欠压状态下可以对电阻串结构关断来降低电路的功耗。

本发明的有益效果为，结构简单，能够有效降低欠压锁定电路的功耗。

附图说明

图1为传统欠压锁定电路结构示意图；

图2为传统欠压锁定电路原理示意图；

图3为本发明提供的具有低功耗特性的欠压锁定电路的电路结构示意图；

图4为本发明提供的具有低功耗特性的欠压锁定电路的电路原理示意图；

具体实施方式

下面结合附图，详细描述本发明的技术方案：

本发明的一种具有低功耗特性的欠压锁定电路，如图3所示，包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十PMOS管P10、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5和齐纳二极管Z1；其中，第一PMOS管P1的源极接电源，其栅极与漏极互连，其栅极接第二PMOS管P2的栅极，其漏极接第三PMOS管P3的源极；第二PMOS管P2的源极接电源，其漏极接第四PMOS管P4的源极；第三PMOS管P3的栅极与漏极互连，其栅极接第四PMOS管P4的栅极，其漏极接第三NMOS管N3的漏极和第一NMOS管N1的漏极，其源极通过第二电阻R2后接地；第四PMOS管P4的漏极接第四NMOS管N4的漏极；第四NMOS管N4的栅极和漏极互连，其栅极接第二NMOS管N2的栅极，其源极接地；第二NMOS管N2的漏极接第一NMOS管N1的栅极，其漏极通过第一电阻R1后接电源，其源极接地；第一NMOS管N1的源极接地；第二NMOS管N2漏极与第一电阻R1的连接点接第五PMOS管P5的栅极；第五PMOS管的源极接电源，其漏极通过第三电阻R3后接第五NMOS管N5的栅极；第三电阻R3与第五NMOS管N5栅极的连接点通过第四电阻R4后接第九NMOS管N9的漏极；第四电阻R4与第九NMOS管N9的连接点通过第五电阻R5后接地；第九NMOS管N9的源极接地；第五NMOS管N5的漏极接第六PMOS管P6的漏极，其源极接第七NMOS管N7的漏极和第六NMOS管N6的源极；第六PMOS管P6的源极接电源，其栅极和漏极互连，其栅极接第七PMOS管P7的栅极；第七PMOS管P7的源极接电源，其漏极接第六NMOS管N6的漏极；第七NMOS管N7的栅极接第四NMOS管N4的栅极，其源极接地；第六NMOS管N6的栅极接第八PMOS管P8的漏极和齐纳二极管Z1的正极；第八PMOS管P8的栅极接第二PMOS管P2的栅极，其源极接电源；齐纳二极管Z1的负极接地；第七PMOS管P7漏极与第六NMOS管N6漏极的连接点接第九PMOS管P9的栅极和第八NMOS管N8的栅极；第九PMOS管P9的源极接电源，其漏极接第八NMOS管N8的漏极；第八NMOS管N8的源极接地；第十PMOS管P10的源极接电源，其栅极接第七NMOS管N7的栅极；第九PMOS管P9的漏极、第八NMOS管N8的漏极、第九NMOS管N9的栅极和第十PMOS管P10的漏极的连接点为欠压锁定输出端。

本发明的工作原理为：

在上述的本发明的技术方案中，第一NOMS管N1、第二NMOS管N2以及第一电阻R1构成启动电路；

第一PMOS管P1、第二PMOS管P2、第三PMOS管P4、第四PMOS管P5、第三NMOS管N3、第四NMOS管N4和第二电阻R2构成电流镜电路；

第五PMOS管P5、第三电阻R3、第四电阻R4和第五电阻R5构成具有深度欠压状态检测功能的分压模块电路；

第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十PMOS管P10、第五NOMS管N5、第六NOMS管N6、第七NMOS管N7、第八NMOS管N8和齐纳管Z1构成比较器电路；

第九NMOS管N9形成反馈回路；

启动电路确保电流镜电路正常启动，电流镜电路为比较器电路等提供偏置，带有PMOS管P5的电阻串进行电压检测并且在深度欠压状态时减小电阻串的泄漏电流，比较器比较电源采样电压和参考电压并输出比较结果，反馈电路模块使电路在电压低于正常工作电压时锁定欠压状态。

在VBS变化过程中，启动电路中NMOS管N2的漏端电压会发生变化，当VBS较低时，电流镜电路不导通，NMOS管N2管的漏端电压会随着VBS的增大而增加，当电流镜电路开始工作后，NMOS管N2的栅极电压大于其阈值电压，NMOS管N2导通，此时NMOS管N2的漏端电压会开始降低，当NMOS管N2工作在饱和状态后，NMOS管N2的漏端电压将会基本保持恒定不变。此时NMOS管N2的漏端电压相当于NMOS管N2导通电阻的分压，所以可以通过改变电阻R1的值来控制NMOS管N2的漏端电压的大小，而PMOS管P5的栅极连接NMOS管N2的漏端，所以当NMOS管N2的漏端电压变化时，PMOS管P5会随着该电压的变化关断或开启，从而控制电阻串的断开和连接来减小电阻串的功率消耗。

如图4所示，PMOS管P5开启时的电源电压的临界电压设为V_FUVLO。

当电源电压小于V_FUVLO时，NMOS管N2不导通，PMOS管P5的栅极电压等于电源电压，所以PMOS管P5关断，此时电阻串断开与VB的连接，相当于比较器电路的负端直接接到VS,所以V-比V_REF低，比较器输出高电平，UVLO为高，NMOS管N9开启，将电阻R5两端电位拉低，V-进一步降低，反馈到比较器后，锁定电路状态，保持输出不变。

当电源电压比V_FUVLO高时，PMOS管P5栅极电压与源极电压差大于PMOS管P5的阈值电压，PMOS管P5导通，电阻串连通，此时电路的工作与传统的电路相同，具体过程为：

当电源电压正常时，V-比V_REF高，比较器输出低电平，UVLO为低，NMOS管N9管关断。当电源电压开始下降时，V-由公式决定，其中R_ON为PMOS管P5饱和状态时的导通电阻，达到欠压值后V_UVLO-后，V-比V_REF低，比较器输出高电平，UVLO为高，NMOS管N9管开启，将电阻R5两端电位拉低，V-进一步降低，反馈到比较器后，锁定电路状态，保持输出不变。

当电压慢慢恢复时，V-由公式决定，达到恢复值V_UVLO+后，V-比V_REF高，比较器输出电压翻转，UVLO为低，NMOS管N9管关断，反馈环路切断。

经过cadence软件仿真，相对于传统高压侧欠压锁定电路，本发明欠压锁定电路的功耗可以降低30％。

综上可以看出，相比较于传统的高侧欠压锁定电路，本发明只增加了一个MOS管，利用不同电路状态下MOS管栅压的变化对MOS管进行开启或关断，使得电阻串在不同工作状态下的开启和关断，使得电路在深度欠压状态时电阻串处于关断状态，比较器负端输入为低电位，比较器输出可以被拉低为VS，使得其后电路功耗也降低。其他状态时，电阻串连通。此发明降低电路整个工作过程中的功耗，从而达到减小电池电量损耗的目的。

Claims

1.一种具有低功耗特性的欠压锁定电路，包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十PMOS管P10、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5和齐纳二极管Z1；其中，第一PMOS管P1的源极接电源，其栅极与漏极互连，其栅极接第二PMOS管P2的栅极，其漏极接第三PMOS管P3的源极；第二PMOS管P2的源极接电源，其漏极接第四PMOS管P4的源极；第三PMOS管P3的栅极与漏极互连，其栅极接第四PMOS管P4的栅极，其漏极接第三NMOS管N3的漏极和第一NMOS管N1的漏极，其源极通过第二电阻R2后接地；第四PMOS管P4的漏极接第四NMOS管N4的漏极；第四NMOS管N4的栅极和漏极互连，其栅极接第二NMOS管N2的栅极，其源极接地；第二NMOS管N2的漏极接第一NMOS管N1的栅极，其漏极通过第一电阻R1后接电源，其源极接地；第一NMOS管N1的源极接地；第二NMOS管N2漏极与第一电阻R1的连接点接第五PMOS管P5的栅极；第五PMOS管的源极接电源，其漏极通过第三电阻R3后接第五NMOS管N5的栅极；第三电阻R3与第五NMOS管N5栅极的连接点通过第四电阻R4后接第九NMOS管N9的漏极；第四电阻R4与第九NMOS管N9的连接点通过第五电阻R5后接地；第九NMOS管N9的源极接地；第五NMOS管N5的漏极接第六PMOS管P6的漏极，其源极接第七NMOS管N7的漏极和第六NMOS管N6的源极；第六PMOS管P6的源极接电源，其栅极和漏极互连，其栅极接第七PMOS管P7的栅极；第七PMOS管P7的源极接电源，其漏极接第六NMOS管N6的漏极；第七NMOS管N7的栅极接第四NMOS管N4的栅极，其源极接地；第六NMOS管N6的栅极接第八PMOS管P8的漏极和齐纳二极管Z1的正极；第八PMOS管P8的栅极接第二PMOS管P2的栅极，其源极接电源；齐纳二极管Z1的负极接地；第七PMOS管P7漏极与第六NMOS管N6漏极的连接点接第九PMOS管P9的栅极和第八NMOS管N8的栅极；第九PMOS管P9的源极接电源，其漏极接第八NMOS管N8的漏极；第八NMOS管N8的源极接地；第十PMOS管P10的源极接电源，其栅极接第七NMOS管N7的栅极；第九PMOS管P9的漏极、第八NMOS管N8的漏极、第九NMOS管N9的栅极和第十PMOS管P10的漏极的连接点为欠压锁定输出端。