JP4527416B2 - 差動増幅器及び半導体装置 - Google Patents
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Description
この発明は、IEEE1394.b等のインターフェース回路として使用するレールトゥレールアンプを搭載した半導体装置に関するものである。
IEEE1394.bで使用するインターフェース回路では、入力電圧範囲が０〜３．０Ｖであるとき、例えば入力信号の振幅が８０ｍＶ未満は信号無しとして判定し、２００ｍＶ以上では信号有りとして判定する必要がある。このような仕様を満足させるために、上記インターフェース回路では入力段回路としてレールトゥレールアンプが使用される。このレールトゥレールアンプは、入力信号が入力電圧範囲の高電位側であるとき動作する差動対と、入力信号が入力電圧範囲の低電位側であるとき動作する差動対とを備え、高電位側電源と低電位側電源との間で変化する入力電圧に対し安定して動作するように構成されている。
IEEE1394.bで使用するインターフェース回路では、入力電圧範囲が０〜３．０Ｖであるとき、例えば入力信号の振幅が８０ｍＶ未満は信号無しとして判定し、２００ｍＶ以上では信号有りとして判定する必要がある。このような仕様を満足させるために、上記インターフェース回路では入力段回路としてレールトゥレールアンプが使用される。このレールトゥレールアンプは、入力信号が入力電圧範囲の高電位側であるとき動作する差動対と、入力信号が入力電圧範囲の低電位側であるとき動作する差動対とを備え、高電位側電源と低電位側電源との間で変化する入力電圧に対し安定して動作するように構成されている。
図３は、従来のレールトゥレールアンプの一例を示す。入力差動対をなすＮチャネルＭＯＳトランジスタＴr1，Ｔr2のうち、トランジスタＴr1のゲートには、入力信号Ｖin1が入力され、トランジスタＴr2のゲートには入力信号Ｖin2が入力される。
同じく入力差動対をなすＰチャネルＭＯＳトランジスタＴr3，Ｔr4のうち、トランジスタＴr3ゲートには入力信号Ｖin2が入力され、トランジスタＴr4のゲートには入力信号Ｖin1が入力される。前記入力信号Ｖin1，Ｖin2は、図５（ａ）に示すように、例えば８０ｍＶ程度の振幅を有する相補信号である。
前記トランジスタＴr3，Ｔr4のソースには電流源１が接続され、その電流源１には電源ＶDDが供給される。従って、トランジスタＴr3，Ｔr4には入力信号Ｖin2，Ｖin1に基づく動作電流Ｉp1，Ｉp2が流れる。
前記トランジスタＴr1，Ｔr2のソースは、電流源２に接続され、その電流源２は電源Ｖssに接続される。前記トランジスタＴr1のドレインはＰチャネルＭＯＳトランジスタＴr5のドレイン及びゲートに接続され、同トランジスタＴr5のソースは電源ＶDDに接続される。
また、前記トランジスタＴr2のドレインはＰチャネルＭＯＳトランジスタＴr6のドレイン及びゲートに接続され、同トランジスタＴr6のソースは電源ＶDDに接続される。
従って、トランジスタＴr1，Ｔr2には入力信号Ｖin1，Ｖin2に基づく動作電流Ｉn1，Ｉn2が流れる。
従って、トランジスタＴr1，Ｔr2には入力信号Ｖin1，Ｖin2に基づく動作電流Ｉn1，Ｉn2が流れる。
前記トランジスタＴr5のゲートには、ＰチャネルＭＯＳトランジスタＴr7のゲートが接続され、そのトランジスタＴr7のソースは電源ＶDDに接続され、ドレインはＮチャネルＭＯＳトランジスタＴr9のドレイン及びゲートに接続される。また、前記トランジスタＴr9のドレインは前記トランジスタＴr3のドレインに接続され、ソースは電源Ｖssに接続される。
前記トランジスタＴr6のゲートには、ＰチャネルＭＯＳトランジスタＴr8のゲートが接続され、そのトランジスタＴr8のソースは電源ＶDDに接続され、ドレインはＮチャネルＭＯＳトランジスタＴr10のドレイン及びゲートに接続される。また、前記トランジスタＴr10のドレインは前記トランジスタＴr4のドレインに接続され、ソースは電源Ｖssに接続される。
従って、トランジスタＴr5，Ｔr7及びトランジスタＴr6，Ｔr8はカレントミラー動作を行い、トランジスタＴr7のドレイン電流がトランジスタＴr9に流れ、トランジスタＴr8のドレイン電流がトランジスタＴr10に流れる。
このように構成されたレールトゥレールアンプでは、図４に示すように、入力信号Ｖin1，Ｖin2の中心電圧が電源ＶDD付近で推移する場合には、主にＮチャネルＭＯＳトランジスタで構成される入力差動対、すなわちトランジスタＴr1，Ｔr2が動作する。そして、その動作電流Ｉn1，Ｉn2に相当する電流がトランジスタＴr9，Ｔr10に出力電流Ｉo1，Ｉo2として流れる。
また、入力信号Ｖin1，Ｖin2の中心電圧が電源Ｖss付近で推移する場合には、主にＮチャネルＭＯＳトランジスタで構成される入力差動対、すなわちトランジスタＴr3，Ｔr4が動作し、その動作電流Ｉp1，Ｉp2に相当する電流がトランジスタＴr9，Ｔr10に出力電流Ｉo1，Ｉo2として流れる。
そして、トランジスタＴr9，Ｔr10のサイズとその他のトランジスタのサイズの設定に基づいて、例えば増幅率が「２」に設定されると、図５（ａ）に示す８０ｍＶの振幅で入力される入力信号Ｖin1，Ｖin2が、図５（ｂ）に示す１６０ｍＶの振幅を有する出力電圧Ｖout1，Ｖout2としてトランジスタＴr9，Ｔr10のドレインから出力される。
このような構成により、トランジスタＴr9，Ｔr10は入力差動対の出力電流を合成して出力電圧Ｖout1，Ｖout2を生成する電流合成部として動作する。
一方、入力信号Ｖin1，Ｖin2中心電圧が電源ＶDDと電源Ｖssとの中間レベルに近づくにつれて、トランジスタＴr1，Ｔr2及びトランジスタＴr3，Ｔr4はともに動作状態となり、トランジスタＴr9，Ｔr10に流れる出力電流Ｉo1，Ｉo2が増大する。そして、入力信号Ｖin1，Ｖin2の中心電圧が電源ＶDDと電源Ｖssとの中間レベルとなったとき、トランジスタＴr1，Ｔr2及びトランジスタＴr3，Ｔr4はほぼ飽和状態で動作し、図４に示すように、トランジスタＴr9，Ｔr10に流れる出力電流Ｉo1，Ｉo2が最大となる。
一方、入力信号Ｖin1，Ｖin2中心電圧が電源ＶDDと電源Ｖssとの中間レベルに近づくにつれて、トランジスタＴr1，Ｔr2及びトランジスタＴr3，Ｔr4はともに動作状態となり、トランジスタＴr9，Ｔr10に流れる出力電流Ｉo1，Ｉo2が増大する。そして、入力信号Ｖin1，Ｖin2の中心電圧が電源ＶDDと電源Ｖssとの中間レベルとなったとき、トランジスタＴr1，Ｔr2及びトランジスタＴr3，Ｔr4はほぼ飽和状態で動作し、図４に示すように、トランジスタＴr9，Ｔr10に流れる出力電流Ｉo1，Ｉo2が最大となる。
すると、入力信号Ｖin1，Ｖin2の振幅が８０ｍＶであるにも関わらず、図５（ｃ）に示すように、出力電圧Ｖout1，Ｖout2の振幅は３２０ｍＶまで増大することになる。
このような動作により、入力信号Ｖin1，Ｖin2の中心電圧が電源ＶDDと電源Ｖssとの中間レベル近傍で推移するとき増幅率が増大し、入力信号Ｖin1，Ｖin2の振幅が８０ｍＶ未満であったとしても、出力電圧Ｖout1，Ｖout2の振幅が増大し、次段の回路では８０ｍＶ未満の入力信号Ｖin1，Ｖin2に基づく出力電圧Ｖout1，Ｖout2についても信号有りと判定してしまうという問題点がある。
このような動作により、入力信号Ｖin1，Ｖin2の中心電圧が電源ＶDDと電源Ｖssとの中間レベル近傍で推移するとき増幅率が増大し、入力信号Ｖin1，Ｖin2の振幅が８０ｍＶ未満であったとしても、出力電圧Ｖout1，Ｖout2の振幅が増大し、次段の回路では８０ｍＶ未満の入力信号Ｖin1，Ｖin2に基づく出力電圧Ｖout1，Ｖout2についても信号有りと判定してしまうという問題点がある。
図６は、上記のような入力信号Ｖin1，Ｖin2の中心電圧の変化に対して、出力電圧の変動を抑制する手段を備えた入力段回路の一例を示す。この入力段回路において、ＮチャネルＭＯＳトランジスタＴr11，Ｔr12及びＰチャネルＭＯＳトランジスタＴr13，Ｔr14は入力差動対を構成し、トランジスタＴr11，Ｔr12には電流源３により動作電流が供給され、トランジスタＴr13，Ｔr14には電流源４により動作電流が供給される。
トランジスタＴr15〜Ｔr18及び抵抗Ｒ１〜Ｒ４は、前記入力差動対の出力電流を合成して、出力電圧Ｖoutを出力する出力部である。
電流スイッチとして動作するＮチャネルＭＯＳトランジスタＴr19及びＰチャネルＭＯＳトランジスタＴr20と、定電圧源５，６と、カレントミラー回路７，８は、入力信号Ｖin1，Ｖin2の電源電圧に対する電圧変化に対して出力電圧Ｖoutの変動を抑制するテール電流制御部を構成する。
電流スイッチとして動作するＮチャネルＭＯＳトランジスタＴr19及びＰチャネルＭＯＳトランジスタＴr20と、定電圧源５，６と、カレントミラー回路７，８は、入力信号Ｖin1，Ｖin2の電源電圧に対する電圧変化に対して出力電圧Ｖoutの変動を抑制するテール電流制御部を構成する。
すなわち、トランジスタＴr20は入力信号Ｖin1，Ｖin2の中心電圧が電源ＶDDに近いレベルとなったときオンされ、カレントミラー回路８を動作させる。カレントミラー回路８を構成するＮチャネルＭＯＳトランジスタＴr21，Ｔr22は、そのサイズが１：３に設定され、トランジスタＴr21に流れるドレイン電流の３倍の電流がトランジスタＴr11，Ｔr12に供給される。
また、トランジスタＴr19は入力信号Ｖin1，Ｖin2中心電圧が電源Ｖssに近いレベルとなったときオンされ、カレントミラー回路７を動作させる。カレントミラー回路７を構成するＰチャネルＭＯＳトランジスタＴr23，Ｔr24は、そのサイズが１：３に設定され、トランジスタＴr23に流れるドレイン電流の３倍の電流がトランジスタＴr13，Ｔr14に供給される。
このような動作により、入力信号Ｖin1，Ｖin2の中心電圧の変化に対しても、トランジスタＴr11〜Ｔr14に流れる動作電流を平準化して、出力電圧Ｖoutの変動を抑制するようにしている。
また、特許文献１には、類似のレールトゥレールアンプにおいて、入力信号の変動に基づく動作不良を抑止し、かつ差動対に入力される入力信号に電位差がない場合には、入力信号の中心電圧の変化に対して、出力電圧を変動させないようにする構成が開示されている。
特開２００２−４３８７１号公報（第７頁 図１）
図３に示すレールトゥレールアンプでは、入力信号Ｖin1，Ｖin2の中心電圧が電源ＶDDと電源Ｖssとの間で変動すると、出力電圧Ｖout1，Ｖout2の振幅も変動する。従って、入力信号の振幅が信号無しと判定すべき振幅であっても、信号有りとして判定される振幅の出力電圧を出力してしまうことがあるという問題点がある。
図６に示す入力段回路では、入力信号Ｖin1，Ｖin2の中心電圧の変動に関わらず、入力差動対に流れる動作電流を平準化して、トランスコンダクタンスの変動を抑制可能であるが、カレントミラー回路を構成するトランジスタのサイズ比はあらかじめ設定された固定値であるため、入力差動対に流れる動作電流を完全に平準化することはできない。従って、入力信号の中心電圧の変動に対する出力電圧の変動を完全に抑えることができない。
また、入力信号Ｖin1，Ｖin2の中心電圧が電源ＶDD，Ｖssの中間レベルにあるとき、すなわち入力差動対に流れる動作電流の総和が最も大きくなるときの電流値に合わせてカレントミラー回路から入力差動対に供給する電流を設定するため、入力差動対に流れる動作電流が常時増大されることとなり、消費電流が増大するという問題点がある。
また、特許文献１には入力信号の電圧レベルの変動に基づく、出力電圧の振幅変動を抑制する思想は開示されていない。
この発明の目的は、入力信号の中心電圧の変動に関わらず、入力信号の振幅を一定の増幅率で出力し得る差動増幅器を提供することにある。
この発明の目的は、入力信号の中心電圧の変動に関わらず、入力信号の振幅を一定の増幅率で出力し得る差動増幅器を提供することにある。
上記目的を達成するために、本発明に係る差動増幅器では、相補入力信号が入力され、該相補入力信号が、電源電圧の中間レベル以上となるとき主に動作する第一の差動対と、前記相補入力信号が入力され、該相補入力信号が、前記電源電圧の中間レベル以下となるとき主に動作する第二の差動対と、前記第一及び第二の差動対の出力電流を合成して出力電圧を生成する電流合成部とを備え、前記相補入力信号に基づいて、前記電流合成部で合成された電流値が前記第一及び第二の差動対のいずれかの出力電流となるように、一方の差動対の出力電流に相当する電流を前記電流合成部において相殺させる出力電流相殺回路を備えた。また、前記電流合成部は、前記第一及び第二の差動対のうちの一方の差動対の出力電流が供給される出力トランジスタと、他方の差動対の出力電流と等しい電流を生成して前記出力トランジスタに供給する第一のカレントミラー回路とを備えた。そして、前記出力電流相殺回路は、前記入力信号に基づいて前記一方の差動対の出力電流と等しい相殺電流を生成する相殺電流生成回路と、前記相殺電流を前記他方の差動対に供給して、前記第一のカレントミラー回路の出力電流を相殺する相殺電流供給回路とを備えた。
本発明によれば、入力信号の中心電圧の変動に関わらず、入力信号の振幅を一定の増幅率で出力し得る差動増幅器を提供することができる。
（第一の実施の形態）
以下、本発明をインターフェース回路に使用する差動増幅器に具体化した第一の実施の形態を図１に従って説明する。前記従来例と同一構成部分は、同一符号を付して説明する。トランジスタＴr1〜Ｔr10及び電流源１，２の構成は、図３に示す構成と同様であり、電流合成部である出力トランジスタＴr9，Ｔr10がＰチャネル側の入力差動対と電源Ｖss（低電位側電源）との間に配設される。そして、この実施の形態は、出力トランジスタＴr9，Ｔr10に流れる出力電流を、入力信号の中心電圧の変動に関わらず一定とする出力電流相殺回路を備えるものである。
以下、本発明をインターフェース回路に使用する差動増幅器に具体化した第一の実施の形態を図１に従って説明する。前記従来例と同一構成部分は、同一符号を付して説明する。トランジスタＴr1〜Ｔr10及び電流源１，２の構成は、図３に示す構成と同様であり、電流合成部である出力トランジスタＴr9，Ｔr10がＰチャネル側の入力差動対と電源Ｖss（低電位側電源）との間に配設される。そして、この実施の形態は、出力トランジスタＴr9，Ｔr10に流れる出力電流を、入力信号の中心電圧の変動に関わらず一定とする出力電流相殺回路を備えるものである。
その出力電流相殺回路について説明すると、ＰチャネルＭＯＳトランジスタＴr31のソースは電源ＶDD（高電位側電源）に接続され、ドレインは前記トランジスタＴr5のドレインに接続される。従って、トランジスタＴr31はトランジスタＴr5に対し並列に接続される。
ＰチャネルＭＯＳトランジスタＴr32のソースは電源ＶDDに接続され、ドレインは前記トランジスタＴr6のドレインに接続される。従って、トランジスタＴr32はトランジスタＴr6に対し並列に接続される。
前記トランジスタＴr31，Ｔr32のゲートには、入力信号Ｖin1，Ｖin2の中心電圧が電源ＶDD，Ｖssの中間レベル近傍となって、出力トランジスタＴr9，Ｔr10に流れる出力電流Ｉo1，Ｉo2が増大しようとするとき、その増大分を相殺するための制御信号ＣＬ１，ＣＬ２が入力される。
次に、前記制御信号ＣＬ１，ＣＬ２を生成する制御信号生成回路１１ａについて説明する。
ＰチャネルＭＯＳトランジスタＴr33，Ｔr34のソースは電流源１２に接続され、その電流源１１には電源ＶDDが供給される。前記トランジスタＴr33のゲートには入力信号Ｖin2が入力され、前記トランジスタＴr34のゲートにはＶin1が入力される。
ＰチャネルＭＯＳトランジスタＴr33，Ｔr34のソースは電流源１２に接続され、その電流源１１には電源ＶDDが供給される。前記トランジスタＴr33のゲートには入力信号Ｖin2が入力され、前記トランジスタＴr34のゲートにはＶin1が入力される。
前記トランジスタＴr33のドレインは、ＮチャネルＭＯＳトランジスタＴr35のドレイン及びゲートに接続されるとともに、ＮチャネルＭＯＳトランジスタＴr37のゲートに接続される。前記トランジスタＴr35，Ｔr37のソースは電源Ｖssに接続される。従って、トランジスタＴr35，Ｔr37はカレントミラー回路として動作する。また、トランジスタＴr33は前記トランジスタＴr3と同一サイズで形成され、同トランジスタＴr33，Ｔr35，Ｔr37には、入力信号Ｖin2に基づいて、トランジスタＴr3に流れる動作電流Ｉp1と同一の動作電流Ｉpr1が流れる。
前記トランジスタＴr37のドレインは、ＰチャネルＭＯＳトランジスタＴr38のドレイン及びゲートに接続され、そのトランジスタＴr38のソースは電源ＶDDに接続される。従って、トランジスタＴr37の動作に基づいて、トランジスタＴr38からトランジスタＴr37に動作電流Ｉpr1が供給される。
前記トランジスタＴr38のゲートは、前記トランジスタＴr31のゲートに接続される。従って、トランジスタＴr38のゲート電圧が前記制御信号ＣＬ１としてトランジスタＴr31に入力され、同トランジスタＴr38，Ｔr31がカレントミラー動作を行う。
このような構成により、入力信号Ｖin2に基づいてトランジスタＴr33に動作電流Ｉpr1が流れると、トランジスタＴr35，Ｔr37のカレントミラー動作に基づいて、トランジスタＴr38に同一の動作電流Ｉpr1が流れる。
すると、トランジスタＴr38，Ｔr31のカレントミラー動作により、同トランジスタＴr31に動作電流Ｉpr1に等しい動作電流Ｉpc1が流れるようになっている。
前記トランジスタＴr34のドレインは、ＮチャネルＭＯＳトランジスタＴr36のドレイン及びゲートに接続されるとともに、ＮチャネルＭＯＳトランジスタＴr39のゲートに接続される。前記トランジスタＴr36，Ｔr39のソースは電源Ｖssに接続される。従って、トランジスタＴr36，Ｔr39はカレントミラー回路として動作する。また、トランジスタＴr34は前記トランジスタＴr4と同一サイズで形成され、同トランジスタＴr34，Ｔr36，Ｔr39には、入力信号Ｖin1に基づいて、トランジスタＴr4に流れる動作電流Ｉp2と同一の動作電流Ｉpr2が流れる。
前記トランジスタＴr34のドレインは、ＮチャネルＭＯＳトランジスタＴr36のドレイン及びゲートに接続されるとともに、ＮチャネルＭＯＳトランジスタＴr39のゲートに接続される。前記トランジスタＴr36，Ｔr39のソースは電源Ｖssに接続される。従って、トランジスタＴr36，Ｔr39はカレントミラー回路として動作する。また、トランジスタＴr34は前記トランジスタＴr4と同一サイズで形成され、同トランジスタＴr34，Ｔr36，Ｔr39には、入力信号Ｖin1に基づいて、トランジスタＴr4に流れる動作電流Ｉp2と同一の動作電流Ｉpr2が流れる。
前記トランジスタＴr39のドレインは、ＰチャネルＭＯＳトランジスタＴr40のドレイン及びゲートに接続され、そのトランジスタＴr40のソースは電源ＶDDに接続される。従って、トランジスタＴr39の動作に基づいて、トランジスタＴr40からトランジスタＴr39に動作電流Ｉpr2が供給される。
前記トランジスタＴr40のゲートは、前記トランジスタＴr32のゲートに接続される。従って、トランジスタＴr40のゲート電圧が前記制御信号ＣＬ２としてトランジスタＴr32に入力され、同トランジスタＴr40，Ｔr32（第二のカレントミラー回路）がカレントミラー動作を行う。
このような構成により、入力信号Ｖin1に基づいてトランジスタＴr34に動作電流Ｉpr2が流れると、トランジスタＴr36，Ｔr39のカレントミラー動作に基づいて、トランジスタＴr40に同一の動作電流Ｉpr2が流れる。
すると、トランジスタＴr40，Ｔr32のカレントミラー動作により、同トランジスタＴr32に動作電流Ｉpr2に等しい動作電流Ｉpc2が流れるようになっている。
このような構成により、トランジスタＴr33，Ｔr34は相殺電流生成回路として動作し、トランジスタＴr31，Ｔr32及びトランジスタＴr33，Ｔr34を除く制御信号生成回路１１ａが相殺電流供給回路として動作する。
このような構成により、トランジスタＴr33，Ｔr34は相殺電流生成回路として動作し、トランジスタＴr31，Ｔr32及びトランジスタＴr33，Ｔr34を除く制御信号生成回路１１ａが相殺電流供給回路として動作する。
次に、上記のように構成されたレールトゥレールアンプの動作を説明する。
入力信号Ｖin1，Ｖin2の中心電圧が、電源ＶDD，電源Ｖssの中間レベルであるとき、入力差動対であるトランジスタＴr1，Ｔr2及びトランジスタＴr3，Ｔr4が飽和状態で動作し、トランジスタＴr1，Ｔr2の動作電流Ｉn1，Ｉn2及びトランジスタＴr3，Ｔr4の動作電流Ｉp1，Ｉp2は飽和電流となる。
入力信号Ｖin1，Ｖin2の中心電圧が、電源ＶDD，電源Ｖssの中間レベルであるとき、入力差動対であるトランジスタＴr1，Ｔr2及びトランジスタＴr3，Ｔr4が飽和状態で動作し、トランジスタＴr1，Ｔr2の動作電流Ｉn1，Ｉn2及びトランジスタＴr3，Ｔr4の動作電流Ｉp1，Ｉp2は飽和電流となる。
このとき、トランジスタＴr33，Ｔr34に流れる動作電流Ｉpr1，Ｉpr2も飽和電流となり、トランジスタＴr38，Ｔr40にも同様の動作電流Ｉpr1，Ｉpr2が流れる。すると、トランジスタＴr31，Ｔr32にも同様な動作電流Ｉpc1，Ｉpc2(相殺電流)が流れる。
この動作電流Ｉpc1，Ｉpc2はトランジスタＴr1，Ｔr2に流れる動作電流Ｉn1，Ｉn2に等しいため、第一のカレントミラー回路を構成するトランジスタＴr5，Ｔr7及び同トランジスタＴr6，Ｔr8はそのゲート電位が上昇し、ドレイン電流が流れない状態となる。
この結果、出力電圧Ｖout1，Ｖout2を生成するトランジスタＴr9，Ｔr10には、トランジスタＴr3，Ｔr4に流れる動作電流Ｉp1，Ｉp2のみが出力電流Ｉo1，Ｉo2として流れる。
また、相補信号である入力信号Ｖin1，Ｖin2の中心電圧が、電源ＶDD，電源Ｖssの中間レベルより低下すると、トランジスタＴr33，Ｔr34は飽和領域に維持され、トランジスタＴr31，Ｔr32にはそれぞれ電流Ｉn1，Ｉn2と等しい電流が流れ、トランジスタＴr7，Ｔr8の動作電流は０となる。
また、相補信号である入力信号Ｖin1，Ｖin2の中心電圧が、電源ＶDD，電源Ｖssの中間レベルより低下すると、トランジスタＴr33，Ｔr34は飽和領域に維持され、トランジスタＴr31，Ｔr32にはそれぞれ電流Ｉn1，Ｉn2と等しい電流が流れ、トランジスタＴr7，Ｔr8の動作電流は０となる。
従って、出力電圧Ｖout1，Ｖout2を生成するトランジスタＴr9，Ｔr10には、トランジスタＴr3，Ｔr4に流れる動作電流Ｉp1，Ｉp2のみが出力電流Ｉo1，Ｉo2として流れる。
一方、入力信号Ｖin1，Ｖin2の中心電圧が、電源ＶDD，電源Ｖssの中間レベルより上昇して、トランジスタＴr33，Ｔr34が非飽和領域で動作するとき、トランジスタＴr1，Ｔr2は飽和領域で動作する。
一方、入力信号Ｖin1，Ｖin2の中心電圧が、電源ＶDD，電源Ｖssの中間レベルより上昇して、トランジスタＴr33，Ｔr34が非飽和領域で動作するとき、トランジスタＴr1，Ｔr2は飽和領域で動作する。
すると、トランジスタＴr33，Ｔr34に流れる動作電流Ｉpr1，Ｉpr2、すなわちトランジスタＴr31，Ｔr32に流れる動作電流Ｉpc1，Ｉpc2がトランジスタＴr1，Ｔr2の動作電流Ｉn1，Ｉn2より小さくなる。そして、トランジスタＴr7の動作電流は(Ｉn1−Ｉpc1)となり、トランジスタＴr8の動作電流は(Ｉn2−Ｉpc2)となる。
また、トランジスタＴr3，Ｔr4の動作電流Ｉp1，Ｉp2は、動作電流Ｉpc1，Ｉpc2と等しくなる。従って、トランジスタＴr9，Ｔr10には、トランジスタＴr1，Ｔr2に流れる動作電流Ｉn1，Ｉn2に相当する電流のみが出力電流Ｉo1，Ｉo2として流れる。
上記のように構成されたレールトゥレールアンプでは、次に示す作用効果を得ることができる。
（１）入力信号Ｖin1，Ｖin2の中心電圧が、電源ＶDD，電源Ｖssの範囲で変動しても、出力電圧Ｖout1，Ｖout2を生成する出力トランジスタＴr9，Ｔr10に流れる出力電流Ｉo1，Ｉo2を入力差動対であるトランジスタＴr1，Ｔr2の動作電流Ｉn1，Ｉn2あるいはトランジスタＴr3，Ｔr4の動作電流Ｉp1，Ｉp2に相当する電流とすることができる。従って、入力信号Ｖin1，Ｖin2の中心電圧の変動に関わらず、増幅率を一定とすることができる。
（２）入力信号Ｖin1，Ｖin2の中心電圧が、電源ＶDD，電源Ｖssの中間レベルであるとき、前記制御信号ＣＬ１，ＣＬ２を生成する制御信号生成回路１１ａと、その制御信号ＣＬ１，ＣＬ２に基づいて動作するトランジスタＴr31，Ｔr32の動作により、Ｎチャネル側の入力差動トランジスタＴr1，Ｔr2の動作電流分を出力トランジスタＴr9，Ｔr10に流れないようにすること、すなわち相殺することができる。従って、出力電圧Ｖout1，Ｖout2の振幅の増大を防止することができる。
（３）入力信号Ｖin1，Ｖin2の中心電圧が、電源ＶDD，電源Ｖssの中間レベルより低い場合には、トランジスタＴr1，Ｔr2の動作電流分を相殺して、Ｐチャネル側の入力差動トランジスタＴr3，Ｔr4に流れる動作電流Ｉp1，Ｉp2のみに基づいて出力電圧Ｖout1，Ｖout2を生成することができる。
（４）入力信号Ｖin1，Ｖin2の中心電圧が、電源ＶDD，電源Ｖssの中間レベルより高い場合には、Ｐチャネル側の入力差動トランジスタＴr3，Ｔr4の動作電流分を相殺して、Ｎチャネル側の入力差動トランジスタＴr1，Ｔr2に流れる動作電流Ｉn1，Ｉn2に相当する電流のみに基づいて出力電圧Ｖout1，Ｖout2を生成することができる。
（５）制御信号生成回路１１ａを構成するＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタと、出力電圧Ｖout1，Ｖout2を生成する出力トランジスタＴr9，Ｔr10を除く他のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタのサイズを揃えることにより、上記のような電流相殺動作を正確にかつ容易に行うことができる。
（６）制御信号生成回路１１ａで消費する動作電流Ｉpr1，Ｉpr2は、入力信号Ｖin1，Ｖin2の中心電圧が電源ＶDDと電源Ｖssとの中間レベルから電源Ｖssまでの範囲にあるときに限り増大するので、図６に示す従来例に比して消費電流を低減することができる。
（第二の実施の形態）
図２は、第二の実施の形態を示す。この実施の形態は、電流合成部をＮチャネル側の入力差動対と電源ＶDDとの間に配設し、それに対応して制御信号生成回路１１ｂの入力差動対をＮチャネルＭＯＳトランジスタで構成したものであり、第一の実施の形態と同一構成部分は同一符号を付して説明する。
（１）入力信号Ｖin1，Ｖin2の中心電圧が、電源ＶDD，電源Ｖssの範囲で変動しても、出力電圧Ｖout1，Ｖout2を生成する出力トランジスタＴr9，Ｔr10に流れる出力電流Ｉo1，Ｉo2を入力差動対であるトランジスタＴr1，Ｔr2の動作電流Ｉn1，Ｉn2あるいはトランジスタＴr3，Ｔr4の動作電流Ｉp1，Ｉp2に相当する電流とすることができる。従って、入力信号Ｖin1，Ｖin2の中心電圧の変動に関わらず、増幅率を一定とすることができる。
（２）入力信号Ｖin1，Ｖin2の中心電圧が、電源ＶDD，電源Ｖssの中間レベルであるとき、前記制御信号ＣＬ１，ＣＬ２を生成する制御信号生成回路１１ａと、その制御信号ＣＬ１，ＣＬ２に基づいて動作するトランジスタＴr31，Ｔr32の動作により、Ｎチャネル側の入力差動トランジスタＴr1，Ｔr2の動作電流分を出力トランジスタＴr9，Ｔr10に流れないようにすること、すなわち相殺することができる。従って、出力電圧Ｖout1，Ｖout2の振幅の増大を防止することができる。
（３）入力信号Ｖin1，Ｖin2の中心電圧が、電源ＶDD，電源Ｖssの中間レベルより低い場合には、トランジスタＴr1，Ｔr2の動作電流分を相殺して、Ｐチャネル側の入力差動トランジスタＴr3，Ｔr4に流れる動作電流Ｉp1，Ｉp2のみに基づいて出力電圧Ｖout1，Ｖout2を生成することができる。
（４）入力信号Ｖin1，Ｖin2の中心電圧が、電源ＶDD，電源Ｖssの中間レベルより高い場合には、Ｐチャネル側の入力差動トランジスタＴr3，Ｔr4の動作電流分を相殺して、Ｎチャネル側の入力差動トランジスタＴr1，Ｔr2に流れる動作電流Ｉn1，Ｉn2に相当する電流のみに基づいて出力電圧Ｖout1，Ｖout2を生成することができる。
（５）制御信号生成回路１１ａを構成するＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタと、出力電圧Ｖout1，Ｖout2を生成する出力トランジスタＴr9，Ｔr10を除く他のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタのサイズを揃えることにより、上記のような電流相殺動作を正確にかつ容易に行うことができる。
（６）制御信号生成回路１１ａで消費する動作電流Ｉpr1，Ｉpr2は、入力信号Ｖin1，Ｖin2の中心電圧が電源ＶDDと電源Ｖssとの中間レベルから電源Ｖssまでの範囲にあるときに限り増大するので、図６に示す従来例に比して消費電流を低減することができる。
（第二の実施の形態）
図２は、第二の実施の形態を示す。この実施の形態は、電流合成部をＮチャネル側の入力差動対と電源ＶDDとの間に配設し、それに対応して制御信号生成回路１１ｂの入力差動対をＮチャネルＭＯＳトランジスタで構成したものであり、第一の実施の形態と同一構成部分は同一符号を付して説明する。
トランジスタＴr1，Ｔr2のソースには電流源２が接続され、その電流源２には電源Ｖssが供給される。
前記トランジスタＴr3，Ｔr4のソースは、電流源１に接続され、その電流源１は電源ＶDDに接続される。前記トランジスタＴr3のドレインはＰチャネルＭＯＳトランジスタＴr40のドレイン及びゲートに接続され、同トランジスタＴr40のソースは電源Ｖssに接続される。
前記トランジスタＴr3，Ｔr4のソースは、電流源１に接続され、その電流源１は電源ＶDDに接続される。前記トランジスタＴr3のドレインはＰチャネルＭＯＳトランジスタＴr40のドレイン及びゲートに接続され、同トランジスタＴr40のソースは電源Ｖssに接続される。
また、前記トランジスタＴr4のドレインはＮチャネルＭＯＳトランジスタＴr42のドレイン及びゲートに接続され、同トランジスタＴr42のソースは電源Ｖssに接続される。
前記トランジスタＴr40のゲートには、ＮチャネルＭＯＳトランジスタＴr41のゲートが接続され、そのトランジスタＴr41のソースは電源Ｖssに接続され、ドレインはＰチャネルＭＯＳトランジスタで構成される出力トランジスタＴr44のドレイン及びゲートに接続される。また、前記トランジスタＴr44のドレインは前記トランジスタＴr1のドレインに接続され、ソースは電源ＶDDに接続される。
前記トランジスタＴr40のゲートには、ＮチャネルＭＯＳトランジスタＴr41のゲートが接続され、そのトランジスタＴr41のソースは電源Ｖssに接続され、ドレインはＰチャネルＭＯＳトランジスタで構成される出力トランジスタＴr44のドレイン及びゲートに接続される。また、前記トランジスタＴr44のドレインは前記トランジスタＴr1のドレインに接続され、ソースは電源ＶDDに接続される。
前記トランジスタＴr42のゲートには、ＮチャネルＭＯＳトランジスタＴr43のゲートが接続され、そのトランジスタＴr43のソースは電源Ｖssに接続され、ドレインはＰチャネルＭＯＳトランジスタで構成される出力トランジスタＴr45のドレイン及びゲートに接続される。また、前記トランジスタＴr45のドレインは前記トランジスタＴr2のドレインに接続され、ソースは電源ＶDDに接続される。
従って、トランジスタＴr40，Ｔr41及びトランジスタＴr42，Ｔr43はカレントミラー動作を行い、トランジスタＴr41のドレイン電流がトランジスタＴr44に流れ、トランジスタＴr43のドレイン電流がトランジスタＴr45に流れる。そして、トランジスタＴr44，Ｔr45のドレインからそれぞれ出力電圧Ｖout1，Ｖout2が出力される。
次に、入力信号Ｖin1，Ｖin2の中心電圧の変動にともなう出力電圧Ｖout1，Ｖout2の振幅の変動を防止する出力電流相殺回路について説明する。
ＮチャネルＭＯＳトランジスタＴr46のソースは電源Ｖssに接続され、ドレインは前記トランジスタＴr40のドレインに接続される。従って、トランジスタＴr46はトランジスタＴr40に対し並列に接続される。
ＮチャネルＭＯＳトランジスタＴr46のソースは電源Ｖssに接続され、ドレインは前記トランジスタＴr40のドレインに接続される。従って、トランジスタＴr46はトランジスタＴr40に対し並列に接続される。
ＮチャネルＭＯＳトランジスタＴr47のソースは電源Ｖssに接続され、ドレインは前記トランジスタＴr42のドレインに接続される。従って、トランジスタＴr47はトランジスタＴr42に対し並列に接続される。
前記トランジスタＴr46，Ｔr47のゲートには、制御信号生成回路１１ｂで生成される制御信号ＣＬ３，ＣＬ４が入力される。その制御信号生成回路１１ｂを説明すると、ＮチャネルＭＯＳトランジスタＴr48，Ｔr49のソースは電流源１３に接続され、その電流源１３には電源Ｖssが供給される。前記トランジスタＴr48のゲートには入力信号Ｖin1が入力され、前記トランジスタＴr49のゲートには入力信号Ｖin2が入力される。
前記トランジスタＴr48のドレインは、ＰチャネルＭＯＳトランジスタＴr50のドレイン及びゲートに接続されるとともに、ＰチャネルＭＯＳトランジスタＴr52のゲートに接続される。前記トランジスタＴr50，Ｔr52のソースは電源ＶDDに接続される。従って、トランジスタＴr50，Ｔr52はカレントミラー回路として動作する。また、トランジスタＴr48は前記トランジスタＴr1と同一サイズで形成され、同トランジスタＴr48，Ｔr50，Ｔr52には、入力信号Ｖin1に基づいて、トランジスタＴr1に流れる動作電流Ｉn1と同一の動作電流Ｉnr1が流れる。
前記トランジスタＴr52のドレインは、ＮチャネルＭＯＳトランジスタＴr53のドレイン及びゲートに接続され、そのトランジスタＴr53のソースは電源Ｖssに接続される。従って、トランジスタＴr52の動作に基づいて、トランジスタＴr52からトランジスタＴr53に動作電流Ｉnr1が供給される。
前記トランジスタＴr53のゲートは、前記トランジスタＴr46のゲートに接続される。従って、トランジスタＴr53のゲート電圧が前記制御信号ＣＬ３としてトランジスタＴr46のゲートに入力され、同トランジスタＴr53，Ｔr46がカレントミラー動作を行う。
このような構成により、入力信号Ｖin1に基づいてトランジスタＴr48に動作電流Ｉnr1が流れると、トランジスタＴr50，Ｔr52のカレントミラー動作に基づいて、トランジスタＴr53に同一の動作電流Ｉnr1が流れる。
すると、トランジスタＴr53，Ｔr46のカレントミラー動作により、同トランジスタＴr46に動作電流Ｉnr1に等しい動作電流Ｉnc1が流れるようになっている。
前記トランジスタＴr49のドレインは、ＰチャネルＭＯＳトランジスタＴr51のドレイン及びゲートに接続されるとともに、ＰチャネルＭＯＳトランジスタＴr54のゲートに接続される。前記トランジスタＴr51，Ｔr54のソースは電源ＶDDに接続される。従って、トランジスタＴr51，Ｔr54はカレントミラー回路として動作する。また、トランジスタＴr49は前記トランジスタＴr2と同一サイズで形成され、同トランジスタＴr49，Ｔr51，Ｔr54には、入力信号Ｖin2に基づいて、トランジスタＴr2に流れる動作電流Ｉn2と同一の動作電流Ｉnr2が流れる。
前記トランジスタＴr49のドレインは、ＰチャネルＭＯＳトランジスタＴr51のドレイン及びゲートに接続されるとともに、ＰチャネルＭＯＳトランジスタＴr54のゲートに接続される。前記トランジスタＴr51，Ｔr54のソースは電源ＶDDに接続される。従って、トランジスタＴr51，Ｔr54はカレントミラー回路として動作する。また、トランジスタＴr49は前記トランジスタＴr2と同一サイズで形成され、同トランジスタＴr49，Ｔr51，Ｔr54には、入力信号Ｖin2に基づいて、トランジスタＴr2に流れる動作電流Ｉn2と同一の動作電流Ｉnr2が流れる。
前記トランジスタＴr54のドレインは、ＮチャネルＭＯＳトランジスタＴr55のドレイン及びゲートに接続され、そのトランジスタＴr55のソースは電源Ｖssに接続される。従って、トランジスタＴr54の動作に基づいて、トランジスタＴr54からトランジスタＴr55に動作電流Ｉnr2が供給される。
前記トランジスタＴr55のゲートは、前記トランジスタＴr47のゲートに接続される。従って、トランジスタＴr55のゲート電圧が前記制御信号ＣＬ４としてトランジスタＴr47のゲートに入力され、同トランジスタＴr55，Ｔr47がカレントミラー動作を行う。
このような構成により、入力信号Ｖin2に基づいてトランジスタＴr49に動作電流Ｉnr2が流れると、トランジスタＴr51，Ｔr54のカレントミラー動作に基づいて、トランジスタＴr55に同一の動作電流Ｉnr2が流れる。
すると、トランジスタＴr55，Ｔr47のカレントミラー動作により、同トランジスタＴr47に動作電流Ｉnr2に等しい動作電流Ｉnc2が流れるようになっている。
次に、上記のように構成されたレールトゥレールアンプの動作を説明する。
次に、上記のように構成されたレールトゥレールアンプの動作を説明する。
入力信号Ｖin1，Ｖin2の中心電圧が、電源ＶDD，電源Ｖssの中間レベルとあるとき、入力差動対であるトランジスタＴr1，Ｔr2及びトランジスタＴr3，Ｔr4が飽和状態で動作し、トランジスタＴr1，Ｔr2の動作電流Ｉn1，Ｉn2及びトランジスタＴr3，Ｔr4の動作電流Ｉp1，Ｉp2は飽和電流となる。
このとき、トランジスタＴr48，Ｔr49に流れる動作電流Ｉnr1，Ｉnr2も飽和電流となり、トランジスタＴr53，Ｔr55にも同様の動作電流Ｉnr1，Ｉnr2が流れる。すると、トランジスタＴr47，Ｔr46にも同様な動作電流Ｉnc1，Ｉnc2が流れる。
この動作電流Ｉnc1，Ｉnc2はトランジスタＴr3，Ｔr4に流れる動作電流Ｉp1，Ｉp2に等しいため、トランジスタＴr40，Ｔr41及び同トランジスタＴr42，Ｔr43はそのゲート電位が低下し、ドレイン電流が流れない状態となる。
この結果、出力電圧Ｖout1，Ｖout2を生成する出力トランジスタＴr44，Ｔr45には、トランジスタＴr1，Ｔr2に流れる動作電流Ｉn1，Ｉn2のみが出力電流Ｉo1，Ｉo2として流れる。
また、相補信号である入力信号Ｖin1，Ｖin2の中心電圧が、電源ＶDD，電源Ｖssの中間レベルより上昇すると、トランジスタＴr48，Ｔr49は飽和領域に維持され、トランジスタＴr46，Ｔr47にはそれぞれ電流Ｉp1，Ｉp2と等しい電流が流れ、トランジスタＴr41，Ｔr43の動作電流は０となる。
従って、出力電圧Ｖout1，Ｖout2を生成する出力トランジスタＴr44，Ｔr45には、トランジスタＴr1，Ｔr2に流れる動作電流Ｉn1，Ｉn2のみが出力電流Ｉo1，Ｉo2として流れる。
一方、入力信号Ｖin1，Ｖin2の中心電圧が、電源ＶDD，電源Ｖssの中間レベルより低下して、トランジスタＴr48，Ｔr49が非飽和領域で動作するとき、トランジスタＴr3，Ｔr4は飽和領域で動作する。
すると、トランジスタＴr48，Ｔr49に流れる動作電流Ｉnr1，Ｉnr2すなわちトランジスタＴr46，Ｔr47に流れる動作電流Ｉnc1，Ｉnc2がトランジスタＴr3，Ｔr4の動作電流Ｉp1，Ｉp2より小さくなる。そして、トランジスタＴr41の動作電流は(Ｉp1−Ｉnc1)となり、トランジスタＴr43の動作電流は(Ｉp2−Ｉnc2)となる。
また、トランジスタＴr1，Ｔr2の動作電流Ｉn1，Ｉn2は、動作電流Ｉnc1，Ｉnc2と等しくなる。従って、トランジスタＴr44，Ｔr45には、トランジスタＴr3，Ｔr4に流れる動作電流Ｉp1，Ｉp2に相当する電流のみが出力電流Ｉo1，Ｉo2として流れる。
このような動作により、前記第一の実施の形態で得られた作用効果に相当する作用効果を得ることができる。
また、上記各実施の形態のレールトゥレールアンプは、バイポーラトランジスタで構成してもよい。
また、上記各実施の形態のレールトゥレールアンプは、バイポーラトランジスタで構成してもよい。
Ｖin1，Ｖin2 相補入力信号
ＶDD，Vss 電源
Ｔr1，Ｔr2 第一の差動対
Ｔr3，Ｔr4 第二の差動対
Vout1，Vout2 出力電圧
Ｔr5〜Ｔr10 電流合成部Ｔr31，Ｔr32，１１ａ
Ｔr31，Ｔr32，１１ａ 出力電流相殺回路
ＶDD，Vss 電源
Ｔr1，Ｔr2 第一の差動対
Ｔr3，Ｔr4 第二の差動対
Vout1，Vout2 出力電圧
Ｔr5〜Ｔr10 電流合成部Ｔr31，Ｔr32，１１ａ
Ｔr31，Ｔr32，１１ａ 出力電流相殺回路
Claims (7)
- 相補入力信号が入力され、該相補入力信号が、電源電圧の中間レベル以上となるとき主に動作する第一の差動対と、
前記相補入力信号が入力され、該相補入力信号が、前記電源電圧の中間レベル以下となるとき主に動作する第二の差動対と、
前記第一及び第二の差動対の出力電流を合成して出力電圧を生成する電流合成部と
を備えた差動増幅器であって、
前記相補入力信号に基づいて、一方の差動対の出力電流に相当する電流を前記電流合成部において相殺させる出力電流相殺回路を備え、
前記電流合成部は、前記第一及び第二の差動対のうちの一方の差動対の出力電流が供給される出力トランジスタと、
他方の差動対の出力電流と等しい電流を生成して前記出力トランジスタに供給する第一のカレントミラー回路とを備え、
前記出力電流相殺回路は、
前記入力信号に基づいて前記一方の差動対の出力電流と等しい相殺電流を生成する相殺電流生成回路と、
前記相殺電流を前記他方の差動対に供給して、前記第一のカレントミラー回路の出力電流を相殺する相殺電流供給回路と
を備えたことを特徴とする差動増幅器。 - 前記相殺電流生成回路は、前記一方の差動対と同一構成の差動対で前記相殺電流を生成することを特徴とする請求項１記載の差動増幅器。
- 前記第一の差動対を、前記相補入力信号がゲートに入力される一対のＮチャネルＭＯＳトランジスタで構成し、前記第二の差動対を前記相補入力信号がゲートに入力される一対のＰチャネルＭＯＳトランジスタで構成し、前記相殺電流生成回路は第二の差動対と同一サイズのＰチャネルＭＯＳトランジスタで構成される相殺電流生成用差動対を備え、前記相殺電流供給回路は前記相殺電流生成用差動対の出力電流を前記第一の差動対に供給して、前記第一のカレントミラー回路の出力電流の少なくとも一部を相殺する第二のカレントミラー回路を備えたことを特徴とする請求項１又は２記載の差動増幅器。
- 前記第一の差動対を、前記相補入力信号がゲートに入力される一対のＮチャネルＭＯＳトランジスタで構成し、前記第二の差動対を前記相補入力信号がゲートに入力される一対のＰチャネルＭＯＳトランジスタで構成し、前記相殺電流生成回路は第一の差動対と同一サイズのＮチャネルＭＯＳトランジスタで構成される相殺電流生成用差動対を備え、前記相殺電流供給回路は前記相殺電流生成用差動対の出力電流を前記第二の差動対に供給して、前記第一のカレントミラー回路の出力電流の少なくとも一部を相殺する第二のカレントミラー回路を備えたことを特徴とする請求項１又は２記載の差動増幅器。
- 前記第一の差動対を、前記相補入力信号がゲートに入力される一対のＮチャネルＭＯＳトランジスタで構成し、前記第二の差動対を前記相補入力信号がゲートに入力される一対のＰチャネルＭＯＳトランジスタで構成し、前記電流合成部は前記第二の差動対と低電位側電源との間に接続されるＮチャネルＭＯＳトランジスタで構成し、前記第一のカレントミラー回路は前記第一の差動対の出力電流に基づいて動作するＰチャネルＭＯＳトランジスタで構成し、前記相殺電流生成回路は第二の差動対と同一サイズのＰチャネルＭＯＳトランジスタで構成される相殺電流生成用差動対を備え、前記相殺電流供給回路は前記相殺電流生成用差動対の出力電流を前記第一の差動対に供給して、前記第一のカレントミラー回路の出力電流の少なくとも一部を相殺する第二のカレントミラー回路を備えたことを特徴とする請求項１又は２記載の差動増幅器。
- 前記第一の差動対を、前記相補入力信号がゲートに入力される一対のＮチャネルＭＯＳトランジスタで構成し、前記第二の差動対を前記相補入力信号がゲートに入力される一対のＰチャネルＭＯＳトランジスタで構成し、前記電流合成部は前記第一の差動対と高電位側電源との間に接続されるＰチャネルＭＯＳトランジスタで構成し、前記第一のカレントミラー回路は前記第二の差動対の出力電流に基づいて動作するＰチャネルＭＯＳトランジスタで構成し、前記相殺電流生成回路は第一の差動対と同一サイズのＮチャネルＭＯＳトランジスタで構成される相殺電流生成用差動対を備え、前記相殺電流供給回路は前記相殺電流生成用差動対の出力電流を前記第二の差動対に供給して、前記第一のカレントミラー回路の出力電流の少なくとも一部を相殺する第二のカレントミラー回路を備えたことを特徴とする請求項１又は２記載の差動増幅器。
- 請求項１乃至４のいずれか１項に記載の差動増幅器をインターフェース回路として搭載したことを特徴とする半導体装置。
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