JP2005183513A - マクロセル、集積回路装置、及び電子機器 - Google Patents

Abstract

【課題】 種々の場所に配置しても差動信号の信号特性等を維持できるマクロセル、これを含む集積回路装置及び電子機器を提供すること。
【解決手段】物理層の回路を含むマクロセルＭＣ１は、ＤＰ、ＤＭ用のパッドに接続される送信回路１０と受信回路３０を含む。送信回路１０はＤＰの信号ラインを駆動する送信ドライバ１２とＤＭの信号ラインを駆動する送信ドライバ１４を含む。マクロセルＭＣ１の辺ＳＤ１から辺ＳＤ３へと向かう方向を第１の方向ＤＲ１とした場合に、送信ドライバ１２、１４がＤＰ、ＤＭのパッドのＤＲ１側に配置されると共にラインＳＹＬを対称軸として線対称に配置され、受信回路３０が送信回路１０のＤＲ１側に配置される。受信回路３０とＤＰ、ＤＭのパッドを接続するための信号ラインＳＬＲ１、ＳＬＲ２の配線領域６０が送信ドライバ１２、１４の間の領域に設けられる。
【選択図】 図１３

Description

本発明は、マクロセル、集積回路装置、及び電子機器に関する。

近年、電子機器間を接続するためのインターフェース規格として、ＵＳＢ（Universal Serial Bus)が注目を集めている。このＵＳＢでは１２Ｍｂｐｓでデータ転送が行われるＦＳ（Full Speed）モードが定義されている。そしてＦＳモードは、ＵＳＢ２．０で定義される４８０ＭｂｐｓのＨＳ（High Speed）モードに比べて転送レートが遅い。従って、ＦＳモード用の物理層回路（アナログフロントエンド回路）は、キャドツールなどを用いた手作業で配置されることはなく、ゲートアレイなどの自動配置配線手法により配置されていた。このため、物理層回路を構成する回路の配置位置が、集積回路装置（半導体チップ）の色々な場所に散在してしまうと共にその散在する配置位置も集積回路装置の機種毎に変化してしまう。この結果、ＵＳＢの差動信号（ＤＰ、ＤＭ）の信号特性も集積回路装置の機種毎に変化してしまうという問題があることが判明した。
特開２０００−１４８７１６号公報

本発明の目的は、種々の場所に配置しても差動信号の信号特性等を維持できるマクロセル、これを含む集積回路装置及び電子機器を提供することにある。

本発明は、差動信号を用いてデータ転送を行う所与のインターフェース規格の物理層の回路を少なくとも含むマクロセルであって、差動信号を構成する第１の信号用の第１のパッドと、差動信号を構成する第２の信号用の第２のパッドに接続される送信回路と、前記第１、第２のパッドに接続される受信回路とを含み、前記送信回路が、前記第１のパッドに接続される信号ラインを駆動する第１の送信ドライバと、前記第２のパッドに接続される信号ラインを駆動する第２の送信ドライバとを含み、マクロセルの第１の辺から対向する第３の辺へと向かう方向を第１の方向とした場合に、前記送信回路の前記第１、第２の送信ドライバが、前記第１、第２のパッドの前記第１の方向側に配置されると共に前記第１の方向に沿った第１のラインを対称軸として線対称に配置され、前記受信回路が、前記送信回路の前記第１の方向側に配置されるマクロセルに関係する。

本発明のマクロセルは、差動信号を用いてデータ転送を行う物理層（例えば最下位層）の回路として送信回路や受信回路を含む。そして送信回路の第１、第２の送信ドライバが第１、第２のパッドの第１の方向側に線対称に配置され、受信回路が送信回路の第１の方向側に配置される。これにより、種々の場所に配置しても差動信号の信号特性等を維持できるマクロセルの提供や、マクロセルの小面積化を図ることが可能になる。

また本発明では、前記受信回路と前記第１、第２のパッドとを接続する信号ラインを前記第１の方向に沿って配線するための配線領域が、前記第１、第２の送信ドライバの間の領域に設けられるようにしてもよい。

このようにすれば、線対称に配置される第１、第２の送信ドライバ間の空きスペースを有効活用して、受信回路と第１、第２のパッドとを接続する信号ラインを配線することが可能になる。

また本発明では、前記配線領域の前記信号ラインが、前記送信回路と前記第１、第２のパッドとを接続する信号ラインよりも細い線幅で配線されるようにしてもよい。

このようにすれば、送信回路に大きな電流供給能力が要求される場合に、送信回路と第１、第２のパッドとを接続する信号ラインがエレクトロンマイグレーションにより切断されるなどの事態を防止できる。一方、受信回路と第１、第２のパッドとを接続する信号ラインについては、その線幅が細くなるため、第１、第２の送信ドライバ間の距離を近づけることが可能になり、マクロセルの小面積化等を図れる。

また本発明では、前記配線領域には、前記信号ラインに沿ってシールドラインが配線されるようにしてもよい。

このようにすれば、周囲の回路からの信号ノイズが信号ラインに重畳してしまう事態などを防止できる。

また本発明では、前記第１、第２のパッドが、前記第１のラインを対称軸として線対称に配置されるようにしてもよい。

このようにすれば、第１のパッドと送信回路や受信回路とを接続する信号ラインの寄生容量や寄生抵抗と、第２のパッドと送信回路や受信回路とを接続する信号ラインの寄生容量や寄生抵抗とを同等にすることが容易になる。

また本発明では、前記送信回路が、前記第１、第２のパッドに接続される第１、第２のダンピング抵抗を含み、前記第１、第２のダンピング抵抗が、前記第１のラインを対称軸として線対称に配置されるようにしてもよい。

このようにすれば、差動信号の信号特性の維持等が可能になる
また本発明では、前記受信回路が、前記第１、第２のパッドに接続される差動レシーバと、前記第１のパッドに接続される第１のシングルエンドレシーバと、前記第２のパッドに接続される第２のシングルエンドレシーバを含むようにしてもよい。

また本発明では、前記第１、第２の送信ドライバの制御用の第１、第２の送信制御回路が、前記送信回路の前記第１の方向側に配置され、前記受信回路が、前記第１、第２の送信制御回路の間の領域に配置されるようにしてもよい。

このようにすれば、例えば送信回路に比べて受信回路の回路面積が小さい場合に、空きスペースの有効活用等が可能になる。

また本発明では、前記物理層よりも上位層の回路を含む第２のマクロセルと前記受信回路との間で信号をインターフェースするための受信インターフェース領域と、前記第２のマクロセルと前記第１、第２の送信制御回路との間で信号をインターフェースするための送信インターフェース領域とが、マクロセルの前記第３の辺に沿って設けられるようにしてもよい。

このようにすれば、マクロセルと第２のマクロセルとの間でやり取りされる信号のタイミングの設計を容易化できる。また例えば第２のマクロセルが、その配線及び回路セル配置が自動配置配線されるマクロセルであった場合には、第２のマクロセルの自動配置配線の配線効率の向上等を図れる。

また本発明では、前記第１のパッドに接続されるプルアップ用の第１の抵抗回路と、前記第２のパッドに接続されるダミー用の第２の抵抗回路とを含み、マクロセルの第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１、第２の抵抗回路が、前記送信回路の前記第２の方向側に配置されるようにしてもよい。

また本発明は、差動信号を用いてデータ転送を行う所与のインターフェース規格の物理層の回路を少なくとも含むマクロセルであって、差動信号を構成する第１の信号用の第１のパッドと、差動信号を構成する第２の信号用の第２のパッドに接続される送信回路と、前記第１、第２のパッドに接続される受信回路と、前記第１のパッドに接続されるプルアップ用の第１の抵抗回路と、前記第２のパッドに接続されるダミー用の第２の抵抗回路とを含み、前記送信回路が、前記第１のパッドに接続される信号ラインを駆動する第１の送信ドライバと、前記第２のパッドに接続される信号ラインを駆動する第２の送信ドライバとを含み、マクロセルの第１の辺から対向する第３の辺へと向かう方向を第１の方向とした場合に、前記送信回路の前記第１、第２の送信ドライバが、前記第１、第２のパッドの前記第１の方向側に配置されると共に前記第１の方向に沿った第１のラインを対称軸として線対称に配置され、マクロセルの第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１、第２の抵抗回路が、前記送信回路の前記第２の方向側に配置されるマクロセルに関係する。

このようにすれば第１、第２の抵抗回路を近づけて配置することが可能になり、製造プロセスのバラツキによる悪影響などを低減することが可能になる。

また本発明では、前記第１のパッドに接続されるプルダウン用の第３の抵抗回路と、前記第２のパッドに接続されるプルダウン用の第４の抵抗回路とを含み、前記第３、第４の抵抗回路が、前記送信回路の前記第２の方向側に配置されるようにしてもよい。

このようにすれば第３、第４の抵抗回路を近づけて配置することが可能になり、製造プロセスのバラツキによる悪影響などを低減することが可能になる。

また本発明では、前記第３、第４の抵抗回路は、ＵＳＢ（Universal Serial Bus）のＯＴＧ（On-The-Go）用の抵抗回路であってもよい。

また本発明では、前記第１、第２の抵抗回路の制御用の第１、第２の抵抗制御回路が、前記第１、第２の抵抗回路の前記第１の方向側に配置されるようにしてもよい。

このようにすれば、空きスペースを有効活用でき、レイアウト効率を向上できる。

また本発明では、前記物理層よりも上位層の回路を含む第２のマクロセルと前記第１、第２の抵抗制御回路との間で信号をインターフェースするための抵抗制御インターフェース領域が、マクロセルの前記第３の辺に沿って設けられるようにしてもよい。

このようにすれば、マクロセルと第２のマクロセルとの間でやり取りされる信号のタイミングの設計を容易化できる。また例えば第２のマクロセルが、その配線及び回路セル配置が自動配置配線されるマクロセルであった場合には、第２のマクロセルの自動配置配線の配線効率の向上等を図れる。

また本発明では、前記所与のインターフェース規格が、ＵＳＢ（Universal Serial Bus）規格であり、前記送信回路及び前記受信回路がＵＳＢのフルスピードモード用の回路であってもよい。

また本発明では、前記物理層よりも上位層の回路を含む第２のマクロセルのＩ／Ｏ領域の一部に対して、マクロセルのＩ／Ｏ領域の全体がオーバラップするように配置される場合において、マクロセルの前記第１の辺の長さをＬとし、前記第２のマクロセルのＩ／Ｏ領域に配置されるＩ／Ｏセルのピッチ幅をＰＬとした場合に、Ｌ＝ＰＬ×Ｎ（Ｎは２以上の整数）であってもよい。

このようにすれば、マクロセルを色々な場所に配置できるようになり、利便性を向上できる。そして、このようにマクロセルを色々な場所に配置した場合にも、差動信号の信号特性等を維持することが可能になる。

また本発明は、複数のマクロセルを含む物理層回路であって、上記のいずれかのマクロセルと、前記物理層よりも上位層の回路を含む第２のマクロセルとを含む集積回路装置に関係する。

また本発明は、上記のいずれかの集積回路装置と、前記集積回路装置を制御する処理部とを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．集積回路装置の構成
図１に本実施形態のマクロセルが適用される集積回路装置の構成例を示す。この集積回路装置は、マクロセルＭＣ１と第２のマクロセルＭＣ２を含む。なお、これらのマクロセルＭＣ１、ＭＣ２（メガセル、マクロブロック）は、論理機能を有する中規模又は大規模な回路の単位である。また、本実施形態の集積回路装置は３個以上のマクロセルを含むようにしてもよい。

図１においてマクロセルＭＣ１は、差動信号（シリアルバス）を用いてデータ転送を行うインターフェース規格（例えばＵＳＢ又はＩＥＥＥ１３９４等）の物理層の回路を少なくとも含むマクロセルである。この物理層回路は、例えばＵＳＢのＦＳ（フルスピード）モードを実現する送信回路（第１、第２の送信ドライバ）や受信回路（差動レシーバ、第１、第２のシングルエンドレシーバ）や抵抗回路（プルアップ用抵抗回路、プルダウン用抵抗回路）などを含むことができる。なおマクロセルＭＣ１は、物理層回路以外の回路（論理層回路等）を含むこともできる。

マクロセルＭＣ１は、例えばその配線及び回路セル配置が固定化されるハードマクロになっている。より具体的には、例えば、配線や回路セル配置が手作業のレイアウトにより行われる（配線、配置の一部を自動化してもよい）。

一方、マクロセルＭＣ２は、物理層よりも上位層（論理層、リンク層、トランザクション層又はアプリケーション層等）の回路を含むマクロセルである。ＵＳＢを例にとれば、マクロセルＭＣ２は、ＳＩＥ（Serial Interface Engine）やユーザロジック（デバイス固有の回路）などの論理層回路（ＭＣ１が含む論理層回路の他の部分）を含むことができる。

マクロセルＭＣ２は、例えばその配線及び回路セル配置が自動配置配線されるソフトマクロになっている。より具体的には、例えば、ゲートアレイの自動配置配線ツールにより基本セル間の配線等が自動的に行われる（配置、配線の一部を固定化してもよい）。

なお、図１において、マクロセルＭＣ１として、物理層の回路のみを含むマクロセルを用いてもよい。またマクロセルＭＣ２は、少なくとも物理層よりも上位の層の回路を含むものであればよい。

図１では集積回路装置の四辺に沿ってＩ／Ｏ領域が設けられている。このＩ／Ｏ領域には複数のＩ／Ｏセル（入力専用セル、出力専用セル、入出力兼用セル）が並んで配置される。またＩ／Ｏ領域の外側には、差動信号ＤＰ（Ｄ＋）、ＤＭ（Ｄ−）用のパッド（端子）を含む複数のパッドが並んで配置される。そして図１ではマクロセルＭＣ１のＩ／Ｏ領域の全体がマクロセルＭＣ２のＩ／Ｏ領域の一部にオーバラップするようにＭＣ１が配置される。なおパッドをＩ／Ｏ領域内（Ｉ／Ｏセル内）に設ける構成としてもよい。

２．データ転送制御装置の構成
図２に、図１の集積回路装置により実現されるデータ転送制御装置の構成例を示す。なお本実施形態の集積回路装置により実現される装置は図２の構成に限定されない。例えば図２とは異なる構成のデータ転送制御装置を実現してもよい。或いは図２の構成にアプリケーション層デバイスやＣＰＵ（広義にはプロセッサ）などの構成を加えて、集積回路装置として１チップ化してもよい。

図２のデータ転送制御装置（集積回路装置）は、トランシーバ２００と転送コントローラ２１０とバッファコントローラ２２０とデータバッファ２３０とインターフェース回路２４０を含む。なおこれらの回路ブロックの一部を省略したり、これらの回路ブロック間の接続形態を変更してもよい。

トランシーバ２００は、差動信号ＤＰ、ＤＭ（差動データ信号）を用いてデータを送受信するための回路である。このトランシーバ２００は、例えばＵＳＢ（広義には所与のインターフェース規格）の物理層回路（アナログフロントエンド回路）を含むことができる。なおトランシーバ２００に物理層以外の層の回路を含めてもよい。

転送コントローラ２１０は、ＵＳＢを介したデータ転送を制御するためのコントローラであり、いわゆるＳＩＥ（Serial Interface Engine）の機能などを実現するためのものである。例えば転送コントローラ２１０は、パケットハンドル処理、サスペンド＆レジューム制御、或いはトランザクション管理などを行う。

バッファコントローラ２２０は、データバッファ２３０に記憶領域（エンドポイント領域等）を確保したり、データバッファ２３０の記憶領域に対するアクセス制御を行う。より具体的にはバッファコントローラ２２０は、インターフェース回路２４０を介したアプリケーション層デバイス側からのアクセスや、インターフェース回路２４０を介したＣＰＵ側からのアクセスや、ＵＳＢ（転送コントローラ２１０）側からのアクセスを制御したり、これらのアクセスの調停を行ったり、アクセス・アドレスの生成・管理を行う。

データバッファ２３０（パケットバッファ）は、ＵＳＢを介して転送されるデータ（送信データ又は受信データ）を一時的に格納（バッファリング）するためバッファ（ＦＩＦＯ）である。このデータバッファ２３０はＲＡＭなどのメモリにより構成できる。

インターフェース回路２４０は、アプリケーション層デバイスが接続されるＤＭＡ（Direct Memory Access）バスや、ＣＰＵが接続されるＣＰＵバスを介したインターフェースを実現するための回路である。このインターフェース回路２４０には、ＤＭＡ転送のためのＤＭＡハンドラ回路などを含めることができる。

図１のマクロセルＭＣ１は、図２のトランシーバ２００の一部又は全部を含むことができる。またマクロセルＭＣ２は、転送コントローラ２１０、バッファコントローラ２２０、データバッファ２３０、インターフェース回路２４０の一部又は全部を含むことができる。なおマクロセルＭＣ２にアプリケーション層デバイスなどの回路を含ませてもよい。

３．トランシーバの構成
図３にトランシーバ２００（物理層回路）の詳細な構成例を示す。

図３において送信回路１０は、例えばＵＳＢのＦＳモードにおいて差動信号ＤＰ、ＤＭを用いてデータの送信処理を行うための回路である。この送信回路１０は、差動信号を構成する信号ＤＰ（広義には第１の信号）のパッドに接続される信号ラインを駆動する第１の送信ドライバ１２と、差動信号を構成する信号ＤＭ（広義には第２の信号）のパッドに接続される信号ラインを駆動する第２の送信ドライバ１４を含む。これらの送信ドライバ１２、１４によりＤＰ、ＤＭのパッドの信号ラインを駆動することで、ＤＰ、ＤＭのパッド（データ端子）を用いた差動信号の伝送が可能になる。

また送信回路１０は、ＤＰ、ＤＭのパッド（広義には第１、第２のパッド）に接続される第１のダンピング抵抗ＲＤＰ１と第２のダンピング抵抗ＲＤＰ２を含む。これらのダンピング抵抗ＲＤＰ１、ＲＤＰ２の一端は送信ドライバ１２、１４の出力に接続され、他端はＤＰ、ＤＭのパッドに接続される。なお送信回路１０（集積回路装置）にダンピング抵抗ＲＤＰ１、ＲＤＰ２を含ませない構成としてもよい。この場合には、ダンピング抵抗ＲＤＰ１、ＲＤＰ２を外付けのパーツで実現すればよい。

第１、第２の送信制御回路２２、２４は、第１、第２の送信ドライバ１２、１４の制御用の回路である。具体的には送信制御回路２２は、前段の回路（例えばマクロセルＭＣ２内の回路）から送信データ信号ＤＯＵＴ１とアウトプットディスイネーブル信号ＯＵＴＤＩＳを受け、制御信号ＯＰ１、ＯＮ１を送信ドライバ１２に出力する。送信制御回路２４は、前段の回路から信号ＤＯＵＴ２とＯＵＴＤＩＳを受け、制御信号ＯＰ２、ＯＮ２を送信ドライバ１４に出力する。

受信回路３０は、例えばＵＳＢのＦＳモードにおいて差動信号ＤＰ、ＤＭを用いてデータの受信処理を行うための回路である。この受信回路３０は、差動レシーバ３２と第１、第２のシングルエンドレシーバ３４、３６を含む。

差動レシーバ３２（差動コンパレータ）は、ＤＰ、ＤＭのパッドを介して入力される差動信号を差動増幅して、データ信号ＤＩＮとして後段の回路（例えばマクロセルＭＣ２内の回路）に出力する。この差動レシーバ３２は、差動信号ＤＰ、ＤＭがその第１、第２の差動入力に入力される演算増幅回路により実現できる。なお差動レシーバ３２は、イネーブル信号ＣＯＭＰＥＮＢにより、その動作がイネーブル又はディスエーブルされる。

シングルエンドレシーバ３４は、ＤＰのパッドを介して入力されるシングルエンドの信号を増幅して、データ信号ＳＥＤＩＮ１として後段の回路（例えばマクロセルＭＣ２内の回路）に出力する。シングルエンドレシーバ３６は、ＤＭのパッドを介して入力されるシングルエンドの信号を増幅して、データ信号ＳＥＤＩＮ２として後段の回路に出力する。これらのシングルエンドレシーバ３４、３６は、例えば入力電圧の立ち上がり時と立ち下がり時とでしきい値が異なるヒステリシス特性を有するバッファ回路などにより実現できる。またシングルエンドレシーバ３４、３６は、イネーブル信号ＳＥＥＮＢ１、ＳＥＥＮＢ２により、その動作がイネーブル又はディスエーブルされる。

プルアップ用の抵抗回路４０は、ＤＰの信号ラインをプルアップするための回路であり、ＤＰのパッド（第１のパッド）に接続される。この抵抗回路４０は、トランジスタ等で実現されるスイッチ素子ＳＵＰ１と、例えば１．５Ｋオームのプルアップ用の抵抗ＲＵＰ１を含む。具体的にはスイッチ素子ＳＵＰ１の一端はＤＰのパッドに接続され、他端は抵抗ＲＵＰ１の一端に接続される。また抵抗ＲＵＰ１の他端は電源ＶＤＤに接続される。

抵抗回路４２は、抵抗回路４０がＤＰの信号ラインに接続されることで形成される寄生容量と等価な寄生容量等を、ＤＭの信号ラインに形成するためのダミーの抵抗回路であり、ＤＭの信号ラインに接続される。この抵抗回路４２は、抵抗回路４０のスイッチ素子ＳＵＰ１、抵抗ＲＵＰ１と同一構成（同一のゲート長・ゲート幅、同一の抵抗）のスイッチ素子ＳＵＰ２、抵抗ＲＵＰ２を含む。具体的にはスイッチ素子ＳＵＰ２の一端はＤＭのパッドに接続され、他端は抵抗ＲＵＰ２の一端に接続される。

なお図３では抵抗ＲＵＰ１、ＲＵＰ２が電源ＶＤＤ側に設けられているが、スイッチ素子ＳＵＰ１、ＳＵＰ２の方を電源ＶＤＤ側に設けるようにしてもよい。

抵抗制御回路５０、５２は抵抗回路４０、４２の制御用の回路である。具体的には抵抗制御回路５０、５２は、スイッチ素子ＳＵＰ１、ＳＵＰ２のオン・オフを制御する信号ＲＵＰＳＷ１、ＲＵＰＳＷ２を生成して抵抗回路４０、４２に出力する。

なお抵抗制御回路５０は、前段の回路（例えばマクロセルＭＣ２内の回路）からのプルアップイネーブル信号ＲＵＰＥＮＢに基づいて信号ＲＵＰＳＷ１を出力する。具体的には信号ＲＵＰＥＮＢがアクティブになった場合に、信号ＲＵＰＳＷ１をアクティブにして、スイッチ素子ＳＵＰ１をオンさせる。一方、抵抗制御回路５２は、信号ＲＵＰＥＮＢの電圧レベルに依らずに常に信号ＲＵＰＳＷ２をアクティブにするようにしてもよいし、信号ＲＵＰＥＮＢに基づいて信号ＲＵＰＳＷ２をアクティブにするようにしてもよい。

図４（Ａ）に送信回路１０（ＦＳ用）の具体的な回路構成例を示す。送信ドライバ１２は、電源ＶＤＤ、ＶＳＳ（広義には第１、第２の電源）間に直列接続されたＰ型トランジスタＴＰＴＲ１とＮ型トランジスタＴＮＴＲ１を含む。そしてその出力ノードＴＮ１とＤＰのノードとの間にダンピング抵抗ＲＤＰ１が設けられる。送信ドライバ１４は、電源ＶＤＤ、ＶＳＳ間に直列接続されたＰ型トランジスタＴＰＴＲ２とＮ型トランジスタＴＮＴＲ２を含む。そしてその出力ノードＴＮ２とＤＭのノードとの間にダンピング抵抗ＲＤＰ２が設けられる。

送信制御回路２２は、前段の回路から信号ＤＯＵＴ１、ＯＵＴＤＩＳを受け、図４（Ｂ）に示す真理値表にしたがった論理演算を行って、送信ドライバ１２に信号ＯＰ１、ＯＮ１を出力する。送信制御回路２４は、前段の回路から信号ＤＯＵＴ２、ＯＵＴＤＩＳを受け、図４（Ｂ）に示す真理値表にしたがった論理演算を行って、送信ドライバ１４に信号ＯＰ２、ＯＮ２を出力する。例えばＯＵＴＤＩＳがローレベル（Ｌレベル）であるとする。すると、ＤＯＵＴ１がローレベルの場合はＤＰがローレベルになり、ＤＯＵＴ１がハイレベル（Ｈレベル）の場合はＤＰがハイレベルになる。またＤＯＵＴ２がローレベルの場合はＤＭがローレベルになり、ＤＯＵＴ２がハイレベルの場合はＤＭがハイレベルになる。一方、ＯＵＴＤＩＳがハイベルの場合には、ＤＰ、ＤＭは共にハイインピーダンス状態になる。

４．マクロセルＭＣ１のレイアウト
図５に本実施形態のマクロセルＭＣ１のレイアウト例を示す。なおマクロセルＭＣ１のレイアウトは図５の例に限定されず、種々の変形実施が可能である。

図５のマクロセルＭＣ１は、複数（Ｎ個）のＩ／Ｏセルが配置されるＩ／Ｏ領域を含む。これらの複数のＩ／ＯセルはＩ／Ｏ領域の長手方向に沿って並んで配置される。またＩ／Ｏ領域の外側にはＤＰ、ＤＭのパッドを含む複数のパッドが配置される。なおＩ／Ｏ領域（Ｉ／Ｏセル）がパッドを含む構成にしてもよい。

マクロセルＭＣ１の第１の辺ＳＤ１から、ＳＤ１に対向する第３の辺ＳＤ３へと向かう方向を第１の方向ＤＲ１としたとする。すると、送信回路１０が含む送信ドライバ１２、１４は、ＤＰ、ＤＭのパッド（Ｉ／Ｏ領域）の第１の方向ＤＲ１側に配置される。具体的にＩ／Ｏ領域に隣接するように送信ドライバ１２、１４が配置される。

また第１の方向ＤＲ１に沿ったラインを第１のラインＳＹＬとする。すると送信ドライバ１２、１４は、ラインＳＹＬを対称軸として線対称（実質的に線対称である場合も含む）に配置される。また送信回路１０（集積回路装置）がダンピング抵抗ＲＤＰ１、ＲＤＰ２を内蔵する場合には、ダンピング抵抗ＲＤＰ１、ＲＤＰ２もラインＳＹＬを対称軸として線対称に配置される。また、ＤＰ、ＤＭのパッドもラインＳＹＬを対称軸として線対称に配置することができる。

また本実施形態では受信回路３０が、送信回路１０（送信ドライバ１２、１４）の第１の方向ＤＲ１側に配置される。より具体的には送信回路１０の第１の方向ＤＲ１側に隣接するように受信回路３０が配置される。この受信回路３０は、差動レシーバ３２やシングルエンドレシーバ３４、３６を含む。なお受信回路３０を、送信回路１０の第１の方向ＤＲ１側に配置しない構成にすることもできる。例えば第１の方向ＤＲ１の逆方向を第３の方向ＤＲ３とした場合に、送信回路１０の第３の方向ＤＲ３側（ＤＰ、ＤＭのパット側）に受信回路３０を配置する構成にしたり、送信ドライバ１２、１４の間の領域に受信回路３０を配置する構成にすることもできる。

また本実施形態では、送信ドライバ１２、１４の制御用の送信制御回路２２、２４も、送信回路１０の第１の方向ＤＲ１側に配置される。より具体的には送信回路１０の第１の方向ＤＲ１側に隣接するように送信制御回路２２、２４が配置される。そして受信回路３０は、これらの送信制御回路２２、２４の間の領域に配置される。

なお送信制御回路２２と受信回路３０との間の領域や、送信制御回路２４と受信回路３０との間の領域に、他の回路ブロック（例えば信号のレベルを変換するレベルシフタ等）を配置してもよい。また送信回路１０と、受信回路３０、送信制御回路２２、２４との間の領域に他の回路ブロックを配置することも可能である。

また本実施形態では、受信回路３０とＤＰ、ＤＭのパッド（第１、第２のパッド）とを接続する信号ラインを配線するための配線領域６０が、送信ドライバ１２と送信ドライバ１４との間の領域に設けられている。なお配線領域６０を他の場所（例えば送信ドライバ１２の左側や送信ドライバ１４の右側）に設ける構成とすることもできる。

またマクロセルＭＣ１の第２の辺ＳＤ２から、ＳＤ２に対向する第４の辺ＳＤ４へと向かう方向を第２の方向ＤＲ２としたとする。すると本実施形態では、プルアップ用（或いはプルダウン用）の抵抗回路４０とダミー用の抵抗回路４２が、送信回路１０（送信ドライバ１２、１４）の第２の方向ＤＲ２側に配置される。そして抵抗制御回路５０、５２が、抵抗回路４０、４２の第１の方向ＤＲ１側に配置される。

なお図５ではマクロセルＭＣ１の左側辺が第２の辺ＳＤ２となり、右側辺が第４の辺ＳＤ４になっているが、左側辺を第４の辺ＳＤ４、右側辺を第２の辺ＳＤ２としてもよい。この場合には、送信回路１０の左側に抵抗回路４０、４２が配置されることになる。また送信回路１０と抵抗回路４０、４２との間の領域や、抵抗回路４０、４２と抵抗制御回路５０、５２の間の領域に、他の回路ブロックを配置してもよい。また抵抗回路４０（及び抵抗制御回路５０）と、抵抗回路４２（及び抵抗制御回路５２）とを、第１のラインＳＹＬを対称軸として線対称に配置することも可能である。また受信回路３０を、送信回路１０の第１の方向ＤＲ１側に配置せず（例えば送信回路１０の第３の方向ＤＲ３側や領域６０に受信回路３０を配置し）、抵抗回路４０、４２を送信回路１０の第２の方向ＤＲ２側に配置する構成にすることも可能である。

さて、従来ではＦＳモード用の物理層回路は、ゲートアレイ（シーオブゲート）などの自動配置配線手法により配置されていた。従って、送信回路１０や受信回路３０を構成する回路セルが、集積回路装置の色々な場所に散在してしまうと共にその散在する配置位置も集積回路装置の機種毎に変化してしまう。この結果、差動信号ＤＰ、ＤＭの信号特性も集積回路装置の機種毎に変化してしまい、新たな集積回路装置を製品化する毎にＤＰ、ＤＭの信号特性を再評価しなければならないという課題があった。

これに対して本実施形態では図５に示すように、送信回路１０、受信回路３０などの物理層回路が、その配線及び回路セル配置が固定化されるハードマクロとしてマクロセル化されている。従って、送信回路１０や受信回路３０を構成する回路セルの配置位置が集積回路装置内で散在してしまう事態を防止でき、差動信号ＤＰ、ＤＭの信号特性を機種間で一定に保つことが容易になる。この結果、ＡＳＩＣとして新たな集積回路装置を製品化した場合に、ＤＰ、ＤＭの信号特性を再評価しなくても済むようになり、開発コストの低減化や開発期間の短縮化を図れる。

またダンピング抵抗ＲＤＰ１、ＲＤＰ２や、抵抗回路４０内のプルアップ抵抗ＲＵＰ１を、集積回路装置の外付けパーツで実現する手法では、ユーザによって千差万別の種類の抵抗が使われる可能性があるため、ＤＰ、ＤＭの信号特性を保証することが難しくなる。これに対して本実施形態では、ダンピング抵抗ＲＤＰ１、ＲＤＰ２やプルアップ抵抗ＲＵＰ１がオンチップの抵抗としてマクロセルＭＣ１内に内蔵される。従って、これらの抵抗を集積回路装置の外付けパーツで実現する手法に比べて、ＤＰ、ＤＭの信号特性を保証することが容易になる。

なおダンピング抵抗ＲＤＰ１、ＲＤＰ２は、例えば所定の極性の不純物が導入された拡散領域により構成される拡散抵抗により実現できる。このようにすれば、拡散抵抗を構成する拡散領域と基板との間に形成される寄生ダイオードを、ＤＰ、ＤＭの信号ラインの静電保護回路として活用でき、集積回路装置の信頼性を向上できる。即ち拡散抵抗で構成されるダンピング抵抗ＲＤＰ１、ＲＤＰ２を集積回路装置に内蔵することで、ＤＰ、ＤＭの信号特性の保証と集積回路装置の信頼性の向上とを両立できるという利点がある。

また本実施形態では、送信ドライバ１２、１４を、ラインＳＹＬを対称軸として対称に配置している。従って、ＤＰ、ＤＭのパッドからの信号ラインについても、ラインＳＹＬを対称軸として線対称に配線でき、これらの信号ラインの配線長を同等にできる。この結果、ＤＰの信号ラインの寄生容量や寄生抵抗とＤＭの信号ラインの寄生容量や寄生抵抗を同等（実質的に同等の場合も含む）にすることができ、ＤＰ、ＤＭの信号特性を向上できる。

例えば図６（Ａ）は、送信回路１０や受信回路３０をゲートアレイなどの自動配置配線手法で配置した場合のＤＰ、ＤＭの信号特性（アイパターン）である。図６（Ａ）では、Ｃ１、Ｃ２に示すようにＤＰ、ＤＭの信号波形の対称性を維持できず、これらの信号のクロスポイントが理想値（例えばフルスイング電圧である３．３Ｖの半分の１．６５Ｖ）からずれてしまう。この結果、例えばＣ３、Ｃ４に示すように、ＤＰ、ＤＭの信号波形と禁止領域（六角形の領域）との間の余裕が少なくなってしまい、良好な信号特性を得ることができない。

一方、図６（Ｂ）は、本実施形態の手法で送信回路１０や受信回路３０を配置した場合のＤＰ、ＤＭの信号特性である。図６（Ｂ）では、Ｃ５、Ｃ６に示すようにＤＰ、ＤＭの信号波形の対称性が維持され、これらの信号のクロスポイントを理想値に近づけることができる。この結果、例えばＣ７、Ｃ８に示すように、ＤＰ、ＤＭの信号波形と禁止領域との間の余裕が大きくなり、良好な信号特性を得ることができる。

また本実施形態では送信回路１０がＤＰ、ＤＭのパッドの第１の方向ＤＲ１側に配置され、受信回路３０が送信回路１０の第１の方向ＤＲ１側に配置されており、これにより、マクロセルＭＣ１のレイアウト面積を格段に小さくできる。

即ち送信回路１０の送信ドライバ１２、１４は、ＵＳＢのＤＰ、ＤＭラインを駆動する必要があるため、一定の電流駆動能力（例えば１８ｍＡ）が必要になる。従ってＤＰ、ＤＭのパッドと送信回路１０とを接続する信号ラインＳＬＴ１、ＳＬＴ２の線幅が細いと、エレクトロンマイグレーションにより信号ラインが切断されてしまうおそれがある。このため、信号ラインＳＬＴ１、ＳＬＴ２の線幅についてはなるべく太くすることが望ましい。

一方、受信回路３０側においては、ＤＰ、ＤＭの信号は、受信回路３０を構成するＣＭＯＳトランジスタのゲートに入力される。従ってＤＰ、ＤＭのパッドと受信回路３０とを接続する配線領域６０内の信号ラインＳＬＲ１、ＳＬＲ２については、送信回路１０側の信号ラインＳＬＴ１、ＳＬＴ２に比べて、その線幅を細くできる。即ち例えばデザインルール上の最小線幅にできる。

従って例えば図５とは逆に送信回路１０の方を受信回路３０の第１の方向ＤＲ１側に配置するレイアウトにすると、太い線幅の信号ラインＳＬＴ１、ＳＬＴ２を送信回路１０に接続するための配線領域が必要になってしまう。このため、太い線幅の信号ラインＳＬＴ１、ＳＬＴ２の分だけ、マクロセルＭＣ１の幅（ＳＤ１の長さ）が太くなってしまい、集積回路装置の回路面積が大きくなり製品の高コスト化を招く。

これに対して本実施形態では図５に示すように、送信回路１０の第１の方向ＤＲ１側に受信回路３０を配置している。従って、太い線幅の信号ラインＳＬＴ１、ＳＬＴ２については、ＤＰ、ＤＭのパッドの近くに配置される送信回路１０までにだけ配線すれば済む。この結果、これらの太い線幅の信号ラインＳＬＴ１、ＳＬＴ２の配線領域が要因となってマクロセルＭＣ１の幅が太くなってしまうという事態を防止できる。そして、送信ドライバ１２、１４間に設けられる配線領域６０に配線される信号ラインＳＬＲ１、ＳＬＲ２の線幅は細くできる。従って、配線領域６０の幅が細くなるため、これらの配線領域６０を送信ドライバ１２、１４間に設けても、マクロセルＭＣ１の幅はそれほど太くならない。この結果、集積回路装置の回路面積を小さくでき、製品の低コスト化を実現できる。

また送信ドライバ１２、１４には大きな電流供給能力が要求されるため、送信ドライバ１２、１４を構成するトランジスタ（図４（Ａ）のＴＰＴＲ１、ＴＮＴＲ１、ＴＰＴＲ２、ＴＮＴＲ２）のサイズ（Ｗ／Ｌ）は大きくする必要がある。従って図５に示すように、送信ドライバ１２、１４を含む送信回路１０のレイアウト面積は、受信回路３０のレイアウト面積に比べて大きくなる。従って、図５のように送信回路１０の第１の方向ＤＲ１側に受信回路３０を配置する手法によれば、受信回路３０の両側に空きスペースを形成できる。そして受信回路３０の両側の空きスペースに送信制御回路２２、２４を配置するようにすれば、空きスペースを有効活用でき、レイアウト効率を高めることができる。

なお図５では、抵抗回路４０、４２（及び抵抗制御回路５０、５２）については、ラインＳＬＹを対称軸として線対称には配置されていない。この点、ＤＰ、ＤＭの信号ラインの寄生抵抗や寄生容量を同等にする目的のためには、抵抗回路４０、４２についてもＳＬＹに対して線対称に配置することが望ましい。しかしながら、このように線対称に配置すると、抵抗回路４０、４２間の距離が離れてしまう。このため、製造プロセスのばらつきが要因となって、抵抗回路４０の抵抗や寄生容量と抵抗回路４２の抵抗や寄生容量とが同等にならなくなり、ＤＰ、ＤＭの信号特性が劣化するおそれがある。

これに対して図５では、抵抗回路４０、４２については線対称に配置せずに、送信回路１０の第２の方向ＤＲ２側に設けている。従って、抵抗回路４０、４２が互いに近くに配置されるようになり、製造プロセスがばらついても、抵抗回路４０の抵抗や寄生容量と抵抗回路４２の抵抗や寄生容量とをほぼ同等にできる。また図５のＡ１に示すように、本来は必要の無いダミーの配線を設ければ、抵抗回路４０、４２を線対称に配置しなくても、ＤＰ、ＤＭの配線長を同等にできる。この結果、ＤＰ、ＤＭの信号特性が劣化する事態を防止できる。

５．シールドライン
図７に示すように本実施形態では、信号ラインＳＬＴ１、ＳＬＴ２に比べて信号ラインＳＬＲ１、ＳＬＲ２の線幅を細くすると共に、これらの信号ラインＳＬＲ１、ＳＬＲ２を、送信ドライバ１２、１４の間の配線領域６０に配線している。このようにすれば、信号ラインＳＬＲ１、ＳＬＲ２の線幅は細くできるため、配線領域６０の幅も細くでき、マクロセルＭＣ１のレイアウト面積を小さくできる。

しかしながら、ＤＰ、ＤＭの信号ラインＳＬＲ１、ＳＬＲ２に、送信ドライバ１２、１４などの他の回路からの信号ノイズが重畳されると、ＤＰ、ＤＭの信号特性が劣化する。

そこで図７では、配線領域６０において、信号ラインＳＬＲ１、ＳＬＲ２に沿ってシールドラインＳＤＬ１、ＳＤＬ２、ＳＤＬ３を配線している。なお、これらのシールドラインＳＤＬ１〜ＳＤＬ３は、例えば所定の電源（ＶＳＳ、ＧＮＤ）のノードに接続されている。また図７では、３本のシールドラインを配線しているが、シールドラインの本数は任意であり、１本や２本にすることができる。

このようなシールドラインＳＤＬ１〜ＳＤＬ３を配線すると、その分だけ配線領域６０が太くなってしまい、レイアウト面積が大きくなる可能性がある。しかしながら、シールドラインＳＤＬ１〜ＳＤＬ３の線幅は、信号ラインＳＬＲ１、ＳＬＲ２と同様に細くできる。従って、シールドラインＳＤＬ１〜ＳＤＬ３を配線しても、配線領域６０の幅の増加はそれほど大きくなく、レイアウト面積はそれほど大きくならないという利点がある。

６．マクロセルＭＣ１の配置
本実施形態のマクロセルＭＣ１を用いれば、図１、図８（Ａ）に示すように、マクロセルＭＣ１を集積回路装置の任意の場所（任意の四辺の任意の場所）に配置できるという利点がある。

即ち集積回路装置を使用するユーザが、マクロセルＭＣ１を図１のように集積回路装置の下辺に配置するのではなく、図８（Ａ）のように集積回路装置の右辺に配置することを要求してくる場合がある。このような要求に応えるためには、マクロセルＭＣ１は、集積回路装置の任意の四辺に配置できることが望ましい。またＤＰ、ＤＭのパッドがコーナーに配置されると、ＤＰ、ＤＭのボンディングワイヤが配線できなくなったり、ＤＰ、ＤＭのボンディングワイヤの長さに差が生じてしまいＤＰ、ＤＭの負荷バランスが崩れてしまう場合がある。従ってマクロセルＭＣ１は、集積回路装置の四辺の各辺の任意の場所に配置できることが望ましい。

この点、本実施形態では、マクロセルＭＣ２は、その配線及び回路セル配置が自動配置配線されるマクロセルとなっており、このマクロセルＭＣ２の四辺の内周には、図８（Ａ）に示すように、Ｉ／Ｏセルが並んで配置されるＩ／Ｏ領域が設けられている。そしてマクロセルＭＣ１のＩ／Ｏ領域の全体が、マクロセルＭＣ２のＩ／Ｏ領域の一部にオーバラップするように、マクロセルＭＣ１が配置される。即ち、マクロセルＭＣ１のＩ／Ｏ領域の長手方向に伸びる上下のラインと、マクロセルＭＣ２のＩ／Ｏ領域の長手方向に伸びる上下のラインとが一致するように、マクロセルＭＣ１が配置される。

そしてマクロセルＭＣ１の第１の辺ＳＤ１の長さをＬとし、マクロセルＭＣ２のＩ／Ｏ領域に配置されるＩ／Ｏセルのピッチ幅をＰＬとした場合に、Ｌ＝ＰＬ×Ｎ（Ｎは２以上の整数）の関係が成り立つようになっている。

このようにすることで、マクロセルＭＣ１を集積回路装置（マクロセルＭＣ２）の任意の四辺の任意の場所に配置することが可能になる。そしてＭＣ１は、その配線や回路セル配置が固定されたマクロセルであるため、ＭＣ１を任意の場所に配置しても、ＤＰ、ＤＭの信号特性を一定に保つことができ、信号特性の再評価が不要になるという利点がある。

特に図５のように送信ドライバ１２、１４等を線対称に配置する構成にすれば、例えば図８（Ｂ）に示すようなマクロセルＭＣ１のミラー反転配置も可能になる。即ち、ユーザによっては、ＤＰ、ＤＭのパッドの配置順番を図１とは逆にすることを要望して来る場合がある。このような場合にも、マクロセルＭＣ１（ＭＣ１のマスクデータ）をレイアウト用キャドツールなどを用いてミラー反転配置すれば、このようなユーザの要望に応えることができる。そしてこのようなミラー反転配置を行った場合にも、マクロセルＭＣ１の送信ドライバ１２、１４等は線対称に配置されているため、ＤＰ、ＤＭの信号特性を維持でき、信号特性の再評価を不要にすることができる。

７．インターフェース領域
図９に、マクロセルＭＣ１とＭＣ２との間での信号をやり取りするためのインターフェース領域ＩＦＲＸ、ＩＦＴＸ１、ＩＦＴＸ２、ＩＦＲＣの配置例を示す。これらのインターフェース領域ＩＦＲＸ、ＩＦＴＸ１、ＩＦＴＸ２、ＩＦＲＣは、マクロセルＭＣ１からの信号をバッファリングしてマクロセルＭＣ２に出力するバッファや、マクロセルＭＣ２からの信号をバッファリングしてマクロセルＭＣ１に入力するバッファなどを含む領域である。

例えば受信インターフェース領域ＩＦＲＸは、受信回路３０とマクロセルＭＣ２との間で信号をインターフェースするための領域である。この受信インターフェース領域ＩＦＲＸは、例えば図３の信号ＣＯＭＰＥＮＢ、ＤＩＮ、ＳＥＥＮＢ１、ＳＥＤＩＮ１、ＳＥＥＮＢ２、ＳＥＤＩＮ２をバッファリングしてマクロセルＭＣ２に出力するためのバッファなどを含むことができる。

また送信インターフェース領域ＩＦＴＸ１、ＩＦＴＸ２は、送信制御回路２２、２４とマクロセルＭＣ２との間で信号をインターフェースするための領域である。この送信インターフェース領域ＩＦＴＸ１、ＩＦＴＸ２は、例えば図３の信号ＤＯＵＴ１、ＤＯＵＴ２、ＯＵＴＤＩＳなどをバッファリングしてマクロセルＭＣ１に入力するためのバッファなどを含むことができる。

また抵抗制御インターフェース領域ＩＦＲＣは、抵抗制御回路５０、５２とマクロセルＭＣ２との間で信号をインターフェースするための領域である。この抵抗制御インターフェース領域ＩＦＲＣは、例えば図３の信号ＲＵＰＥＮＢをバッファリングしてマクロセルＭＣ１に入力するためバッファなどを含むことができる。

本実施形態ではこのようなインターフェース領域ＩＦＲＸ、ＩＦＴＸ１、ＩＦＴＸ２、ＩＦＲＣを、マクロセルＭＣ１の例えば第３の辺に沿って設けている。より具体的には第３の辺に沿って固定配置している。このようにすれば、マクロセルＭＣ１、ＭＣ２間でやり取りされる信号の遅延や受け渡しタイミングを許容範囲内に収めることが容易になり、マクロセルＭＣ２の回路構成や規模が変化した場合にも、安定した回路動作を保証できるようになる。

即ち、インターフェース領域ＩＦＲＸ、ＩＦＴＸ１、ＩＦＴＸ２、ＩＦＲＣの場所が固定化されていれば、マクロセルＭＣ１、ＭＣ２間の信号ラインの寄生容量を容易に見積もることが可能になる。従って、これらの信号ラインの寄生容量が許容範囲内に収まるように設定して、ソフトマクロであるマクロセルＭＣ２の自動配置配線を行うことが可能になり、信号タイミングの設計を容易化できる。またマクロセルＭＣ２の自動配置配線の際のルーティング条件の設定が容易になり、マクロセルＭＣ２の自動配置配線の配線効率を向上できる。

８．ＯＴＧ（On-The-Go）
ＵＳＢ規格は、パーソナルコンピュータなどのホストとペリフェラルとの間でデータ転送を行うための規格であり、データ転送制御の主導権はホストが有している。一方、ＵＳＢ規格においてペリフェラルであった携帯機器などの電子機器が、ホストを介在させることなくＵＳＢ規格のデータ転送を行うことができれば、ユーザの利便性が向上する。

このような背景の下、ＯＴＧ規格はＵＳＢ２．０規格の追加規格として策定された。ＯＴＧ規格では、ホスト機能をペリフェラルに持たせるデュアルロールデバイス等についての規格が新たに盛り込まれている。

ＯＴＧ規格によりデータ転送を行う場合、その両端にＭｉｎｉ−Ａプラグ及びＭｉｎｉ−Ｂプラグが設けられたＵＳＢケーブルにより、ホストとペリフェラルとが接続される。ここでＭｉｎｉ−Ａプラグは、Ｍｉｎｉ−Ａレセプタクル（receptacle）及びＭｉｎｉ−ＡＢレセプタクルに挿入可能な構造を有している。Ｍｉｎｉ−Ｂプラグは、Ｍｉｎｉ−Ｂレセプタクル及びＭｉｎｉ−ＡＢレセプタクルに挿入可能な構造を有している。デュアルロールデバイスの場合、Ｍｉｎｉ−ＡＢレセプタクルを備えておく必要がある。

図１０に示すように、ＯＴＧ規格では、Ｍｉｎｉ−Ａプラグが接続されたデュアルロールデバイス５１０は、Ａデバイスとなる。Ａデバイスは、セッション開始時においてホストとして動作する。そしてＡデバイスは、ＨＮＰ（Host Negotiation Protocol）により、Ｂデバイスにホスト機能を譲ることができる。

一方、Ｍｉｎｉ−Ｂプラグが接続されたデュアルロールデバイス５２０は、Ｂデバイスとなる。Ｂデバイスは、セッション開始時においてペリフェラルとして動作する。そしてＢデバイスは、ＡデバイスからＨＮＰによりホスト機能を譲り受けた場合には、ホストとして動作する。

なおＯＴＧでは、Ｍｉｎｉ−ＡＢレセプタクルに挿入されたプラグの種類を判別するため、これまでのコネクタの端子（ＶＢＵＳ、ＤＰ、ＤＭ、ＧＮＤ）の他に、図１０に示すようなＩＤ端子が定義されている。Ｍｉｎｉ−ＡプラグではＩＤ端子がＧＮＤに接続され、Ｍｉｎｉ−ＢプラグではＩＤ端子がオープン状態になっている。

図１０では、デュアルロールデバイス５１０にはＵＳＢケーブルのＭｉｎｉ−Ａプラグが接続され、デュアルロールデバイス５２０にはＭｉｎｉ−Ｂプラグが接続されている。従ってデュアルロールデバイス５１０、５２０は、各々、Ａデバイス、Ｂデバイスになる。そしてデュアルロールデバイス５１０、５２０は、ＩＤ検出回路５１２、５２２を含む。ＩＤ検出回路５１２、５２２は、各々、ＩＤ端子に電気的に接続される信号線を抵抗Ｒ７、Ｒ８によりプルアップし、該信号線の電圧に応じて、ＩＤ端子が接地されているか否かを検出する。図１０ではＩＤ検出回路５１２は、ＩＤ端子に接続される信号線が接地されるため、Ｍｉｎｉ−Ａプラグが接続されていることを検出できる。一方、ＩＤ検出回路５２２は、ＩＤ端子に接続される信号線がプルアップされるため、Ｍｉｎｉ−Ｂプラグが接続されていることを検出できる。

デュアルロールデバイス５１０は、ＤＰの信号線をプルアップするためのプルアップ抵抗Ｒ１及びスイッチ素子ＳＷ１と、ＤＰの信号線をプルダウンするためのプルダウン抵抗Ｒ２及びスイッチ素子ＳＷ２を有している。これらのスイッチ素子ＳＷ１、ＳＷ２は、いずれか一方がオンのときに他方がオフとなるように排他的に制御される。

デュアルロールデバイス５２０も同様に、ＤＰの信号線をプルアップするためのプルアップ抵抗Ｒ３及びスイッチ素子ＳＷ３と、ＤＰの信号線をプルダウンするためのプルダウン抵抗Ｒ４及びスイッチ素子ＳＷ４を有している。これらおＮスイッチ素子ＳＷ３、ＳＷ４は、いずれか一方がオンのときに他方がオフとなるように排他的に制御される。

なおＤＭの信号線は、抵抗Ｒ５、スイッチ素子ＳＷ５、抵抗Ｒ６、スイッチ素子ＳＷ６によりプルダウンされる。またデュアルロールデバイス５１０、５２０は共にＡデバイスになり得るため、ＶＢＵＳラインに電流を供給する電源制御回路ＶＢＡ、ＶＢＢを有している。

ＯＴＧでは、バス上でやり取りがないとき、ＡデバイスがＶＢＵＳラインへの電流供給を停止することができる。したがって、バッテリで動作する携帯機器等がホストとして動作した場合でも無駄な電力消費を削減し、低消費電力化を図ることができる。この状態でＢデバイスがセッションを開始してデータ転送を行う場合、ＳＲＰ（Session Request Protocol）と呼ばれる手順にしたがってＡデバイスに対しＶＢＵＳラインへの電流供給を要求することができる。ここで、セッションとはＶＢＵＳラインの電圧が所定のしきい値電圧を越えている期間をいう。

またＯＴＧでは、接続されたプラグによりＡデバイスかＢデバイスかが決まるが、そのプラグを差し替えることなく、ホスト機能とペリフェラル機能とを交換することができる。ＯＴＧでは、このホスト機能とペリフェラル機能とを交換するための手順として、ＨＮＰ（Host Negotiation Protocol）が定義されている。

例えばＦＳモードでは、ホスト側においてＤＰの信号線がプルダウンされ、ペリフェラル側においてＤＰの信号線がプルアップされる。そしてセッション開始時においては、Ａデバイスがホストとして動作し、Ｂデバイスがペリフェラルとして動作する。従ってセッション開始時では、Ａデバイス（５１０）側のスイッチ素子ＳＷ１、ＳＷ２が、各々、オフ、オンになり、Ｂデバイス（５２０）側のスイッチ素子ＳＷ３、ＳＷ４が、各々、オン、オフになる。

Ａデバイスは、バスの使用を終了すると、ラインステートをアイドル状態にする。ＦＳモードではアイドル状態はＪ状態である。Ｂデバイスは、Ｊ状態を検出すると、スイッチ素子ＳＷ３をオフにして、ＤＰの信号線のプルアップを無効にし、ラインステートをＳＥ０状態にする。Ａデバイスは、ＳＥ０状態を検出すると、スイッチ素子ＳＷ１をオンにして、ＤＰのプルアップを有効にする。これにより、ラインステートがＪ状態となるので、Ａデバイスはペリフェラルとして動作を開始し、Ｂデバイスはホストとして動作を開始するようになる。

図１１に、本実施形態の集積回路装置により実現されるデータ転送制御装置として、ＯＴＧのデュアルロールデバイスを実現できるデータ転送制御装置の構成例を示す。

図１１では、図２とは異なり、ＯＴＧコントローラ２５０（広義にはステートコントローラ）が更に設けられている。このＯＴＧコントローラ２５０は、ＯＴＧのＳＲＰ機能やＨＮＰ機能を実現するための回路である。即ちＯＴＧコントローラ２５０は、ホストの役割として動作するホスト動作のステートや、ペリフェラルの役割として動作するペリフェラル動作のステートなどを含む複数のステートの制御を行う。

即ちＯＴＧ規格には、デュアルロールデバイスのＡデバイス時のステート遷移やＢデバイス時のステート遷移が定義されている。ＯＴＧコントローラ２５０は、これらのステート遷移を実現するためのステートマシーンを含む。またＯＴＧコントローラ２５０は、ＵＳＢのラインステートやＶＢＵＳレベルやＩＤピンのステートを検出するための回路を含むことができる。そしてＯＴＧコントローラ２５０が含むステートマシーンは、これらの検出情報に基づいてそのステート（例えば、ホスト、ペリフェラル、サスペンド又はアイドルなどのステート）を変化させる。この場合のステートの遷移は、ハードウェア回路により実現してもよいし、ファームウェアがステートコマンドをレジスタに設定することで実現してもよい。そしてステートが遷移すると、ＯＴＧコントローラ２５０は、遷移後のステートに基づいて、ＶＢＵＳを制御したり、ＤＰ、ＤＭのプルアップ抵抗／プルダウン抵抗の接続／非接続を制御する。またＯＴＧコントローラ２５０は、ホストコントローラ２１４、ペリフェラルコントローラ２１６のイネーブル／ディスエーブルなども制御する。

転送コントローラ２１０は、切り替え回路２１２とホストコントローラ（ＨＣ）２１４とペリフェラルコントローラ（ＰＣ）２１６とレジスタ部２１８を含む。

切り替え回路２１２は、トランシーバ２００と、ホストコントローラ２１４又はペリフェラルコントローラ２１６との間の接続の切り替えを制御する。またＵＳＢのデータ（ＤＰ、ＤＭ）のラインステートの生成の指示をトランシーバ２００に対して行う。例えばＯＴＧコントローラ２５０がＨＣイネーブル信号をアサートすると、切り替え回路２１２は、トランシーバ２００とホストコントローラ２１４を接続する。一方、ＯＴＧコントローラ２５０がＰＣイネーブル信号をアサートすると、切り替え回路２１２は、トランシーバ２００とペリフェラルコントローラ２１６を接続する。

ホストコントローラ２１４は、ホスト動作時（ＨＣイネーブル信号のアサート時）にホストの役割としてのデータ転送制御を行うコントローラである。即ちホストコントローラ２１４はホスト動作時に切り替え回路２１２によりトランシーバ２００に接続される。そしてホストコントローラ２１４は、レジスタ部２１８に設定された転送条件情報に基づき、エンドポイントに対するトランザクションを自動発生する。そしてデータバッファ２３０に確保（allocate）されたパイプ領域と、そのパイプ領域に対応するエンドポイントとの間で、データ（パケット）の自動転送（処理部が介在しないハードウェア回路によるデータ転送）を行う。

より具体的にはホストコントローラ２１４は、複数のパイプ転送間の調停、フレームにおける時間管理、転送のスケジューリング、再送の管理などを行う。またパイプ転送の転送条件情報（オペレーション情報）をレジスタ部２１８を介して管理する。また、トランザクションの管理を行ったり、パケットを生成／分解したり、サスペンド／レジューム／リセット状態生成の指示を行う。

ペリフェラルコントローラ２１６はペリフェラル動作時（ＰＣイネーブル信号のアサート時）にペリフェラルの役割としてのデータ転送制御を行うコントローラである。

即ちペリフェラルコントローラ２１６は、ペリフェラル動作時に切り替え回路２１２によりトランシーバ２００に接続される。そしてレジスタ部２１８に設定された転送条件情報に基づき、データバッファ２３０に確保されたエンドポイント領域とホストとの間でのデータ転送を制御する。

図１２に、ＯＴＧのデータ転送制御装置に用いられる物理層回路（アナログフロントエンド）の構成例を示す。図３と異なるのは、図１２ではプルダウン用の抵抗回路４４、４６、抵抗制御回路５４、５６が更に設けられている点である。即ち図１０で説明したように、デュアルロールデバイスはペリフェラルとしての動作のみならず、ホストとしても動作する。そしてこのホスト動作時（ホストコントローラ２１４が動作している時）に、プルダウン用の抵抗回路４４等が必要になる。

プルダウン用の抵抗回路４４は、ＤＰの信号ラインをプルダウンするための回路であり、ＤＰのパッド（第１のパッド）に接続される。この抵抗回路４４は、トランジスタ等で実現されるスイッチ素子ＳＤＷ１と、例えば１５Ｋオームのプルダウン用の抵抗ＲＤＷ１を含む。具体的にはスイッチ素子ＳＤＷ１の一端はＤＰのパッドに接続され、他端は抵抗ＲＤＷ１の一端に接続される。また抵抗ＲＤＷ１の他端は電源ＶＳＳに接続される。

抵抗回路４６は、ＤＭの信号ラインをプルダウンするための回路であり、ＤＭのパッド（第２のパッド）に接続される。この抵抗回路４６は、トランジスタ等で実現されるスイッチ素子ＳＤＷ２と、プルダウン用の抵抗ＲＤＷ２を含む。具体的にはスイッチ素子ＳＤＷ２の一端はＤＭのパッドに接続され、他端は抵抗ＲＤＷ２の一端に接続される。また抵抗ＲＤＷ２の他端は電源ＶＳＳに接続される。

なお図１２では抵抗ＲＤＷ１、ＲＤＷ２が電源ＶＳＳ側に設けられているが、スイッチ素子ＳＤＷ１、ＳＤＷ２の方を電源ＶＳＳ側に設けるようにしてもよい。

抵抗制御回路５４、５６は抵抗回路４４、４６の制御用の回路である。具体的には抵抗制御回路５４、５６は、前段の回路（例えばマクロセルＭＣ２内の回路）から、プルダウンイネーブル信号ＲＤＷＥＮＢ１、ＲＤＷＥＮＢ２を受ける。そして、スイッチ素子ＳＤＷ１、ＳＤＷ２のオン・オフを制御する信号ＲＤＷＳＷ１、ＲＤＷＳＷ２を生成して、抵抗回路４４、４６に出力する。

図１３にＯＴＧ用のマクロセルＭＣ１のレイアウト例を示す。図５、図９と異なるのは、図１３では、プルダウン用抵抗回路４４、４６、抵抗制御回路５４、５６が更に配置されている点である。そして図１３では、プルダウン用の抵抗回路４４、４６が、送信回路１０（送信ドライバ１２、１４）の第２の方向ＤＲ２側に配置される。また抵抗制御回路５４、５６が、抵抗回路４４、４６の第１の方向ＤＲ１側に配置される。

このように、抵抗回路４４、４６（及び抵抗制御回路５４、５６）を、線対称には配置せずに、送信回路１０の第２の方向ＤＲ２側に設ければ、抵抗回路４４、４６が互いに近くに配置されるようになる。これより、製造プロセスがばらついても、抵抗回路４４の抵抗や寄生容量と抵抗回路４６の抵抗や寄生容量をほぼ同等にできる。また図１３のＤ１に示すように、本来は必要の無いダミーの配線を設ければ、抵抗回路４４、４６を線対称に配置しなくても、ＤＰ、ＤＭの配線長を同等にできる。この結果、ＤＰ、ＤＭの信号特性が劣化する事態を防止できる。

また図１３のレイアウト手法によれば、図５、図９の抵抗回路４０、４２、抵抗制御回路５０、５２に並べて、抵抗回路４４、４６、抵抗制御回路５４、５６を配置するだけで、ＵＳＢのＯＴＧに対応したマクロセルＭＣ１を簡単に作成できるという利点がある。そして図１３のように抵抗制御回路５０、５２、５４、５６が並んで配置されれば、これらの抵抗制御回路５０、５２、５４、５６の第１の方向ＤＲ１側に抵抗制御インターフェース領域ＩＦＲＣを固定配置することが可能になる。これにより、マクロセルＭＣ１、ＭＣ２間のインターフェースを簡素化でき、マクロセルＭＣ２の回路構成や規模が変化した場合にも、安定した回路動作を保証できるようになる。また自動配置配線の際のルーティング条件の設定が容易になり、マクロセルＭＣ２の自動配置配線の配線効率を向上できる。

９．電子機器
図１４に、本実施形態の集積回路装置（マクロセル）により実現されるデータ転送制御装置を含む電子機器の構成例を示す。この電子機器３００は、本実施形態で説明したデータ転送制御装置３１０（集積回路装置）、ＡＳＩＣなどで構成されるアプリケーション層デバイス３２０、ＣＰＵ３３０、ＲＯＭ３４０、ＲＡＭ３５０、表示部３６０、操作部３７０を含む。なおこれらの機能ブロックの一部を省略する構成としてもよい。

ここでアプリケーション層デバイス３２０は、例えば、携帯電話のアプリケーションエンジンを実現するデバイスや、情報記憶媒体（ハードディスク、光ディスク）のドライブを制御するデバイスや、プリンタを制御するデバイスや、ＭＰＥＧエンコーダ、ＭＰＥＧデコーダ等を含むデバイスなどである。処理部３３０（ＣＰＵ）はデータ転送制御装置３１０や電子機器全体の制御を行う。ＲＯＭ３４０は制御プログラムや各種データを記憶する。ＲＡＭ３５０は処理部３３０やデータ転送制御装置３１０のワーク領域やデータ格納領域として機能する。表示部３６０は種々の情報をユーザに表示する。操作部３７０はユーザが電子機器を操作するためのものである。

なお図１４ではＤＭＡバスとＣＰＵバスが分離されているが、これらを共通化してもよい。またデータ転送制御装置３１０を制御する処理部と、電子機器を制御する処理部とを別々に設けてもよい。また本実施形態が適用できる電子機器としては、携帯電話、光ディスクドライブ（ＣＤ−ＲＯＭ、ＤＶＤ）、光磁気ディスクドライブ（ＭＯ）、ハードディスクドライブ、ＴＶ、ＴＶチューナ、ＶＴＲ、ビデオカメラ、オーディオ機器、プロジェクタ、パーソナルコンピュータ、電子手帳、或いはワードプロセッサなどの種々のものがある。

なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

例えば明細書や図面中の記載において広義又は同義な用語（所与のインターフェース規格、第１の信号、第２の信号、第１のパッド、第２のパッド、第１の電源、第２の電源等）として引用された用語（ＵＳＢ、ＤＰ、ＤＭ、ＤＰのパッド、ＤＭのパッド、ＶＤＤ、ＶＳＳ等）は、明細書や図面中の他の記載においても広義又は同義な用語に置き換えることができる。

また本発明により実現されるデータ転送制御装置は、図２、図１１等で説明した構成に限定されるものではなく、種々の変形実施が可能である。また本発明のマクロセルのレイアウトも、図５、図９、図１３等で説明したものに限定されず、種々の変形実施が可能である。また本発明は、ＵＳＢのＦＳやＯＴＧ用の物理層回路に適用されることが望ましいが、これに限定されるものではない。

集積回路装置の構成例。 集積回路装置により実現されるデータ転送制御装置の構成例。 物理層回路の構成例。 図４（Ａ）（Ｂ）は送信回路の構成例。 マクロセルＭＣ１のレイアウト例。 図６（Ａ）（Ｂ）はＤＰ、ＤＭの信号特性の説明図。 ＤＰ、ＤＭの配線領域にシールドラインを設ける手法の説明図。 図８（Ａ）（Ｂ）はマクロセルＭＣ１の配置手法の説明図。 インターフェース領域を説明するためのマクロセルＭＣ１のレイアウト例。 ＵＳＢのＯＴＧの説明図。 集積回路装置により実現されるＯＴＧのデータ転送制御装置の構成例。 ＯＴＧでの物理層回路の構成例。 ＯＴＧでのマクロセルＭＣ１のレイアウト例。 電子機器の構成例。

符号の説明

ＭＣ１、ＭＣ２ マクロセル、ＲＤＰ１、ＲＤＰ２ ダンピング抵抗、
ＳＤ１〜ＳＤ４ 第１〜第４の辺、
１０ 送信回路、１２、１４ 送信ドライバ、２２、２４ 送信制御回路、
３０ 受信回路、３２ 差動レシーバ、３４、３６ シングルエンドレシーバ、
４０、４２、４４、４６ 抵抗回路、５０、５２、５４、５６ 抵抗制御回路、
２００ トランシーバ、２１０ 転送コントローラ、２１２ 切り替え回路、
２１４ ホストコントローラ、２１６ ペリフェラルコントローラ、
２２０ バッファコントローラ、２３０ データバッファ、
２４０ インターフェース回路、２５０ ＯＴＧコントローラ、

Claims (19)

1. 差動信号を用いてデータ転送を行う所与のインターフェース規格の物理層の回路を少なくとも含むマクロセルであって、
   差動信号を構成する第１の信号用の第１のパッドと、差動信号を構成する第２の信号用の第２のパッドに接続される送信回路と、
   前記第１、第２のパッドに接続される受信回路とを含み、
   前記送信回路が、
   前記第１のパッドに接続される信号ラインを駆動する第１の送信ドライバと、前記第２のパッドに接続される信号ラインを駆動する第２の送信ドライバとを含み、
   マクロセルの第１の辺から対向する第３の辺へと向かう方向を第１の方向とした場合に、
   前記送信回路の前記第１、第２の送信ドライバが、
   前記第１、第２のパッドの前記第１の方向側に配置されると共に前記第１の方向に沿った第１のラインを対称軸として線対称に配置され、
   前記受信回路が、
   前記送信回路の前記第１の方向側に配置されることを特徴とするマクロセル。
2. 請求項１において、
   前記受信回路と前記第１、第２のパッドとを接続する信号ラインを前記第１の方向に沿って配線するための配線領域が、前記第１、第２の送信ドライバの間の領域に設けられることを特徴とするマクロセル。
3. 請求項２において、
   前記配線領域の前記信号ラインが、前記送信回路と前記第１、第２のパッドとを接続する信号ラインよりも細い線幅で配線されることを特徴とするマクロセル。
4. 請求項２又は３において、
   前記配線領域には、
   前記信号ラインに沿ってシールドラインが配線されることを特徴とするマクロセル。
5. 請求項１乃至４のいずれかにおいて、
   前記第１、第２のパッドが、前記第１のラインを対称軸として線対称に配置されることを特徴とするマクロセル。
6. 請求項１乃至５のいずれかにおいて、
   前記送信回路が、前記第１、第２のパッドに接続される第１、第２のダンピング抵抗を含み、
   前記第１、第２のダンピング抵抗が、前記第１のラインを対称軸として線対称に配置されることを特徴とするマクロセル。
7. 請求項１乃至６において、
   前記受信回路が、
   前記第１、第２のパッドに接続される差動レシーバと、前記第１のパッドに接続される第１のシングルエンドレシーバと、前記第２のパッドに接続される第２のシングルエンドレシーバを含むことを特徴とするマクロセル。
8. 請求項１乃至７において、
   前記第１、第２の送信ドライバの制御用の第１、第２の送信制御回路が、前記送信回路の前記第１の方向側に配置され、
   前記受信回路が、前記第１、第２の送信制御回路の間の領域に配置されることを特徴とするマクロセル。
9. 請求項８において、
   前記物理層よりも上位層の回路を含む第２のマクロセルと前記受信回路との間で信号をインターフェースするための受信インターフェース領域と、前記第２のマクロセルと前記第１、第２の送信制御回路との間で信号をインターフェースするための送信インターフェース領域とが、マクロセルの前記第３の辺に沿って設けられることを特徴とするマクロセル。
10. 請求項１乃至９のいずれかにおいて、
    前記第１のパッドに接続されるプルアップ用の第１の抵抗回路と、前記第２のパッドに接続されるダミー用の第２の抵抗回路とを含み、
    マクロセルの第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、
    前記第１、第２の抵抗回路が、前記送信回路の前記第２の方向側に配置されることを特徴とするマクロセル。
11. 差動信号を用いてデータ転送を行う所与のインターフェース規格の物理層の回路を少なくとも含むマクロセルであって、
    差動信号を構成する第１の信号用の第１のパッドと、差動信号を構成する第２の信号用の第２のパッドに接続される送信回路と、
    前記第１、第２のパッドに接続される受信回路と、
    前記第１のパッドに接続されるプルアップ用の第１の抵抗回路と、前記第２のパッドに接続されるダミー用の第２の抵抗回路とを含み、
    前記送信回路が、
    前記第１のパッドに接続される信号ラインを駆動する第１の送信ドライバと、前記第２のパッドに接続される信号ラインを駆動する第２の送信ドライバとを含み、
    マクロセルの第１の辺から対向する第３の辺へと向かう方向を第１の方向とした場合に、
    前記送信回路の前記第１、第２の送信ドライバが、
    前記第１、第２のパッドの前記第１の方向側に配置されると共に前記第１の方向に沿った第１のラインを対称軸として線対称に配置され、
    マクロセルの第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、
    前記第１、第２の抵抗回路が、
    前記送信回路の前記第２の方向側に配置されることを特徴とするマクロセル。
12. 請求項１０又は１１において、
    前記第１のパッドに接続されるプルダウン用の第３の抵抗回路と、前記第２のパッドに接続されるプルダウン用の第４の抵抗回路とを含み、
    前記第３、第４の抵抗回路が、前記送信回路の前記第２の方向側に配置されることを特徴とするマクロセル。
13. 請求項１２において、
    前記第３、第４の抵抗回路は、ＵＳＢ（Universal Serial Bus）のＯＴＧ（On-The-Go）用の抵抗回路であることを特徴とするマクロセル。
14. 請求項１０乃至１３のいずれかにおいて、
    前記第１、第２の抵抗回路の制御用の第１、第２の抵抗制御回路が、前記第１、第２の抵抗回路の前記第１の方向側に配置されることを特徴とするマクロセル。
15. 請求項１４において、
    前記物理層よりも上位層の回路を含む第２のマクロセルと前記第１、第２の抵抗制御回路との間で信号をインターフェースするための抵抗制御インターフェース領域が、マクロセルの前記第３の辺に沿って設けられることを特徴とするマクロセル。
16. 請求項１乃至１５のいずれかにおいて、
    前記所与のインターフェース規格が、ＵＳＢ（Universal Serial Bus）規格であり、前記送信回路及び前記受信回路がＵＳＢのフルスピードモード用の回路であることを特徴とするマクロセル。
17. 請求項１乃至１６のいずれかにおいて、
    前記物理層よりも上位層の回路を含む第２のマクロセルのＩ／Ｏ領域の一部に対して、マクロセルのＩ／Ｏ領域の全体がオーバラップするように配置される場合において、
    マクロセルの前記第１の辺の長さをＬとし、前記第２のマクロセルのＩ／Ｏ領域に配置されるＩ／Ｏセルのピッチ幅をＰＬとした場合に、Ｌ＝ＰＬ×Ｎ（Ｎは２以上の整数）であることを特徴とするマクロセル。
18. 複数のマクロセルを含む物理層回路であって、
    請求項１乃至１７のいずれかのマクロセルと、
    前記物理層よりも上位層の回路を含む第２のマクロセルと、
    を含むことを特徴とする集積回路装置。
19. 請求項１８の集積回路装置と、
    前記集積回路装置を制御する処理部と、
    を含むことを特徴とする電子機器。

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