CN113918503A - 发送电路、电子器件、芯片和电子设备 - Google Patents

发送电路、电子器件、芯片和电子设备 Download PDF

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Abstract

本发明提供一种发送电路和包括该发送电路的电子器件。该发送电路包括：高速驱动器，为USB的高速模式的发送电路；全速驱动器，为USB的全速模式的发送电路；其中，所述高速驱动器和所述全速驱动器经由相同的终端电阻耦接到USB的输入输出端口。该发送电路在高速和全速驱动器内复用终端电阻，以减小电路面积。

Description

发送电路、电子器件、芯片和电子设备
技术领域
本申请涉及USB 2.0相关技术领域，尤其是涉及一种发送电路、电子器件、芯片和电子设备。
背景技术
USB(通用串行总线)是通过使用串行总线，在计算机间执行高速通信时的通信标准。迄今为止，在各种电子设备中USB已被广泛使用，并且随着电子产品的小型化趋势，USB已经从例如台式机、笔记本等这样较大的电子设备应用于诸如智能手机等小型设备中。我们将这种使用USB标准进行通信的电子设备称为USB设备。USB设备包括基于USB标准进行收发数据包的实际物理电路。为了适配小型设备，研发人员致力于缩减实际物理电路的面积。
发明内容
有鉴于此，本公开实施例提供一种USB的发送电路、电子器件、芯片和电子设备。
本公开实施例提供一种发送电路，包括：
高速驱动器，为USB的高速模式的发送电路；
全速驱动器，为USB的全速模式的发送电路；
其中，所述高速驱动器和所述全速驱动器经由相同的终端电阻耦接到USB的输入输出端口。
可选地，所述全速驱动器包括：
在第一电源电压和接地端之间耦接的第一类型的第一晶体管和第二类型的第二晶体管；
在所述第一电源电压和所述接地端之间耦接的第一类型的第三晶体管和第二类型的第四晶体管；
其中，所述第一晶体管和所述第二晶体管之间的中间节点经由第一终端电阻耦接到所述USB的输入输出端口，所述第三晶体管和所述第四晶体管之间的中间节点经由第二终端电阻耦接到所述USB的输入输出端口。
可选地，所述高速驱动器包括：
在第二电源电压和所述接地端之间耦接的第二类型的第五晶体管和第二类型的第六晶体管；
在第二电源电压和所述接地端之间耦接的第二类型的第七晶体管和第二类型的第八晶体管；
其中，所述第五晶体管和所述第六晶体管之间的中间节点经由所述第一终端电阻耦接到所述USB的输入输出端口，所述第七晶体管和所述第八晶体管之间的中间节点经由所述第二终端电阻耦接到所述USB的输入输出端口。
可选地，所述全速驱动器还包括：在所述第一晶体管和所述第二晶体管之间设置的至少一个第一压降管，所述第一压降管为第一类型或第二类型的晶体管；和
在所述第三晶体管和所述第四晶体管之间设置的至少一个第二压降管，所述第二压降管为第一类型或第二类型的晶体管。
可选地，在所述第五晶体管和所述第六晶体管之间的中间节点经由所述至少一个第一压降管中的一个或多个压降管连接到所述第一终端电阻；和
所述第七晶体管和所述第八晶体管之间的中间节点经由所述至少一个第二压降管中的一个或多个压降管连接到所述第二终端电阻。
可选地，通过向所述第一晶体管至所述第四晶体管的栅极提供全速或低速数据信号，同时不向所述高速驱动器提供驱动信号，以在所述USB的输入输出端口输出全速或低速数据信号。
可选地，通过向所述第五晶体管至所述第八晶体管的栅极提供高速数据信号，同时不向所述全速驱动器提供驱动信号，以在所述USB的输入输出端口输出高速数据信号。
可选地，所述第五晶体管和所述第六晶体管之间的中间节点和所述第七晶体管和所述第八晶体管之间的中间节点之间的电流路径上设置一个开关，在开关只有在所述发送电路所在的电子器件处于高速接收状态时，才闭合。
可选地，所述第一类型为P型和N型晶体管中的一个，所述第二类型为另一个。
第二方面，本公开实施例提供一种电子器件，包括：
USB的输入输出端口；
接收电路，被耦合到所述USB的输入输出端口以接收数据信号；
上述任一项所述的发送电路。
第三方面，本公开实施例提供一种芯片，包括：
USB的输入输出端口；
接收电路，被耦合到所述USB的输入输出端口以接收数据信号；
上述任一项所述的发送电路。
第四方面，本公开实施例提供一种电子设备，包括：
片上系统，所述片上系统包括：
上述任一项所述的发送电路。
本公开实施例提供的发送电路支持全速/低速模式和高速模式，并且高速模式和全速/低速的发送电路使用相同的终端电阻，如此可减小实际物理电路的电路面积。
附图说明
通过参照以下附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1是现有技术的USB设备通信的示意图；
图2是一个示例性的USB的物理层的功能分解示意图。
图3为本公开一实施例提供的USB的发送电路的电路结构图。
图4是图3提供的发送电路中的全速驱动器的等效电路图；
图5是图3提供的发送电路中的高速驱动器的等效电路图；
图6为本公开另一实施例提供的USB系统的发送电路600的电路结构图；
图7是图6中的发送电路的高速驱动器的等效电路结构图；
图8是当USB系统处于高速接收状态时，发送电路作为终端电阻的等效电路图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程没有详细叙述。另外附图不一定是按比例绘制的。
附图中的流程图、框图图示了本发明实施例的系统、方法、装置的可能的体系框架、功能和操作，流程图和框图上的方框可以代表一个模块、程序段或仅仅是一段代码，所述模块、程序段和代码都是用来实现规定逻辑功能的可执行指令。也应当注意，所述实现规定逻辑功能的可执行指令可以重新组合，从而生成新的模块和程序段。因此附图的方框以及方框顺序只是用来更好的图示实施例的过程和步骤，而不应以此作为对发明本身的限制。
通用串行总线(USB)是开发用于促进计算设备之间(如计算机、移动设备和外围电器设备之间)方便的即插即用通信的互连(串行I/O)总线规范。例如，计算机(充当USB主机)可以耦合至多个设备(如平板计算机、移动手持机和/或相机设备)。(注意，使用USB通信，链接的一组设备中的一个设备通常充当“主机设备”，由此监管或控制其自身与其他(多个)所连接的器件设备之间的通信。需要具有如主机控制器等适当的功能的设备能够称为“主机设备”。
USB总线传输差分信号，数据是由正、负信号的差值所决定。USB TXN指USB数据负信号，USB TXP指USB数据正信号，对应于下文所指的TXN和TXP以及LTXN和LTXP。
图1是现有技术的USB通信的示意图。USB系统100用于基于USB协议提供数据收发功能。如图上所示，设备200和设备300之间通过USB数据线实现物理连接，进而通过各自包含的USB系统100进行数据传输。在本示例中，设备200和设备300可以充当主机设备，例如两个设备都是计算机设备，设备200和300还可以是一个充当主机设备，另一个充当器件设备，器件设备可以为诸如U盘、USB充电器、USB鼠标、USB键盘等的USB设备。这里的USB系统100可以是单一的独立芯片，也可以是设备200和设备300中的一个集成组件。
现有技术中，将USB系统100划分为控制器101和硬件(PHY)层102。控制器101主要实现USB的协议和控制。控制器101主要包括MAC层逻辑、CSR层逻辑和FIFO控制逻辑，还有一些低功耗管理的功能等。MAC层逻辑实现按照USB协议进行数据包打包和解包，并将数据包按照指定格式规范发送给物理层102，指定格式规范在USB标准中有定义，不同版本的USB标准的格式规范不同，例如USB2.0标准规定，控制器和物理层之间使用UTMI总线格式，而USB3.0规定，控制器和物理层之间使用管道(PIPE)传输。控制器101中的CRS层逻辑包括寄存器，软件程序可向寄存器中写入指令和数据，以实现通过软件控制底层硬件。FIFO控制逻辑主要是与外部的存储单元进行数据交互的一些逻辑，例如通过内部连接从外部的存储单元搬运数据到本系统中，或将接收到的数据存储到外部的存储单元中。
图2是一个示例性的USB系统的物理层102的功能分解示意图。但应理解，该功能分解图仅用于示例描述，而不是为了限制物理层的具体组成。
结合图1所示，物理层102从其他转态(如上电、重启或挂起)转换成工作状态后，首先进行设备的连接检测(HS Detection Handshake)，检测完毕后切换成相应的工作模式，然后等待设备200和设备300传输数据包。当接收电路201在USB数据线检测到从设备300传送过来的电信号时，采用接收数据处理单元205对电信号作以下处理：首先对电信号进行时钟恢复，得到正确的同步信号后再送进缓冲区，通过NAZI(差分不归零制编码)解码及位反填充以及串行信号转换成并行信号后，经由全速传输单元207提供给总线250并经由总线传递出去。反之，要发送数据包时，通过总线250接收数据包，然后通过高速传输单元208并经过发送数据处理单元206中的并行转串行信号、位填充、NAZI编码等操作将编码后的串行数据信号经过发送电路202传输给设备300。其中，NRZI编码是一种USB2.0标准中规定的串行信号的编码方式，对于采用NRZI编码方式，在将串行信号进行NARI编码前，强制在连续的传输6个‘1’位加入跳变，即图上的位填充，相应地，在将串行信号进行NARI解码之后，采用位反填充(位填充对应的反向操作)进行处理。图上还包括例如：基本控制单元203，用于检测工作状态和接收到的信号是否有效，在信号有效时，才激活接收电路201；时钟倍频单元204，用于产生本地内部时钟和外部时钟。此外，还包括设备的连接检测装置，用于检测连接的设备为何种设备，并相应地将工作模式切换到高速、低速或全速模式下，不同模式的数据传输速率不同。例如USB 2.0支持的高速、全速和低速模式，高速模式的数据传输速率为480Mbps，全速模式的数据传输速率为12Mbps，低速模式的数据传输速率为1.5Mbps。
在USB系统中，由于发射电路和接收电路需要支持多种模式，如果每种模式都采用独立的驱动器电路，则发射电路和接收电路的电路面积会变得非常大。有鉴于此，本公开实施例提出关于发射电路和接收电路的改进方案。
图3为本公开一实施例提供的USB的发送电路的电路结构图。本设计中，该发送电路支持全速/低速模式和高速模式。
在图中，高速驱动器302是USB系统中的高速(HS，High Speed)模式的发送电路，是对TXP信号、TXN信号的信号线LTXP、LTXN进行电压驱动的电压驱动器。TXP信号、TXN信号是USB的正负差分输出信号。
在图中，全速驱动器301是USB的全速(FS,Full Speed)模式的发送电路，同样是对信号线LTXP、LTXN进行电压驱动的电压驱动器。另外，全速驱动器301是也用于低速(LS，LowSpeed)模式的发送电路，即全速驱动器是FS和LS两种模式兼用的电压驱动器。
参考图上所示，全速驱动器301包括第一类型的晶体管PM0和第二类型的晶体管NM2以及第一类型的晶体管PM3和第二类型的晶体管NM7。第一类型的晶体管PM0和PM3的源极耦合到第一电源电压VDDH3，第一类型的晶体管PM0的漏极与第二类型的晶体管NM2的漏极连接，第二类型的晶体管NM2的源极耦接到接地端GND。第一类型的晶体管PM3的漏极与第二类型的晶体管NM7的漏极连接，第二类型的晶体管NM7的源极耦接到接地端GND。第一类型的晶体管PM0的漏极与第二类型的晶体管NM2的漏极之间的中间节点MD1与电阻R0耦接，R0耦接到信号线LTXP，信号线LTXP耦接到第一差分信号输入输出端口(未示出)以输出TXP信号。第一类型的晶体管PM3的漏极与第二类型的晶体管NM7的漏极之间的中间节点MD2与电阻R1耦接，R1耦接到信号线LTXN，信号线LTXN耦接到第二差分信号输入输出端口(未示出)以输出TXN信号。
参考图上所示，高速驱动器302包括第二类型的晶体管NM3和NM8。第二类型的晶体管NM3和NM8的漏极耦接到第二电源电压VDD_HS，第二类型的晶体管NM3和NM8的源极分别与第二类型的晶体管NM2和NM7的漏极耦接，第二类型的晶体管NM2和NM7的源极耦接到接地端GND。
第二类型的晶体管NM3的源极与第二类型的晶体管NM2的漏极之间的中间节点可连接到MD1，第二类型的晶体管NM8的源极与第二类型的晶体管NM7的漏极之间的中间节点可连接到MD2。注意，这里如果全速驱动器301中不包含压降管NM0，则相当于，第二类型的晶体管NM3的源极与第二类型的晶体管NM2的漏极之间的中间节点直接连接到MD1，同理第二类型的晶体管NM8的源极与第二类型的晶体管NM7的漏极之间的中间节点直接连接到MD2。MD1和MD2分别经由电阻R1和R2连接到信号线LTXP和LTXN。
当发送电路300工作在全速/低速模式时，第一类型的晶体管PM0和第二类型的晶体管NM2的栅极分别接收全速或低速数据信号PU_P和PD_P，第一类型的晶体管PM3和第二类型的晶体管NM7的栅极分别接收数据信号PU_N和PD_N，同时第二类型的晶体管NM3的栅极接收的高速数据信号HPU_P为0，第二类型的晶体管NM8的栅极接收到的高速数据信号HPU_N为0，从而只有全速驱动器中的电流路径有效，以在差分输入输出端口输出全速或低速信号TXP和TXN。
当发送电路300工作在高速模式时，第二类型的晶体管NM3的栅极接收高速数据信号HPU_P，第二类型的晶体管NM8的栅极接收高速数据信号HPU_N，同时第一类型的晶体管PM0和第二类型的晶体管NM2的栅极接收到的全速或低速数据信号PU_P和PD_P为0，第一类型的晶体管PM3和第二类型的晶体管NM7的栅极接收到的数据信号PU_N和PD_N为0，从而只有高速驱动器中的电流路径有效，以在差分输入输出端口输出全速或低速信号TXP和TXN。
在本实施例中，全速驱动器301和高速驱动器302复用终端电阻R1和R2，从而由全速驱动器301和高速驱动器302组成的发送电路的电路面积会相应减小。
考虑到晶体管(包括第一类型的晶体管和第二类型的晶体管)的漏极和漏极之间的电压不能超过阈值电压(在高阶工艺中，一般MOS管最多只能承受2V的压降)，为了避免晶体管工作在超压状态，通过堆叠一些压降管进行降压，因此在进一步的实施例中，在全速驱动器301中的晶体管PM0和晶体管NM2之间设置至少一个压降管，该压降管可以为第一类型或第二类型的晶体管，晶体管PM3和晶体管NM7之间设置至少一个压降管，该压降管可以为第一类型或第二类型的晶体管。
参考图上所示，在全速驱动器301中的第一类型的晶体管PM0和中间节点MD1之间设置的第一类型的晶体管为PM1，在中间节点MD1和第二类型的晶体管NM2之间设置的第二类型的晶体管为NM0，在第一类型的晶体管PM3和中间节点MD2之间设置的第一类型的晶体管为PM4，在中间节点MD2和第二类型的晶体管NM7之间设置的第二类型的晶体管为NM5。
如图上所示，第一类型的晶体管PM0的漏极与第一类型的晶体管PM1的源极耦接，第一类型的晶体管PM1的漏极与第二类型的晶体管NM0的漏极耦接，第二类型的晶体管NM0的源极与第二类型的晶体管NM2的漏极耦接，第二类型的晶体管NM2的源极耦接到接地端GND。
第一类型的晶体管PM3的漏极与第一类型的晶体管PM4的源极耦接，第一类型的晶体管PM4的漏极与第二类型的晶体管NM5的漏极耦接，第二类型的晶体管NM5的源极与第二类型的晶体管NM7的漏极耦接，第二类型的晶体管NM7的源极耦接到接地端GND。
图6为本公开另一实施例提供的USB系统的发送电路的电路结构图。本设计中，该发送电路支持全速/低速模式和高速模式。
在图中，全速驱动器601是USB的全速(FS,Full Speed)模式的发送电路，是对信号线LTXP、LTXN进行电压驱动的电压驱动器。另外，全速驱动器301是也用于低速(LS，LowSpeed)的FS和LS兼用的驱动器。由于全速驱动器601与图3中的全速驱动器301的电路结构相同，可参考对全速驱动器301对本实施例中的全速驱动器601进行理解，下文将不再重复。
在图中，高速驱动器602是USB系统中的高速模式的发送电路，是对TXP信号、TXN信号的信号线LTXP、LTXN输出驱动电流的电流驱动器。TXP信号、TXN信号是USB的差分输出信号。该高速驱动器602与图3中的高速驱动器302的电路结构不同，下面详细介绍。
图7是高速驱动器602的具体电路结构图。如图上所示，高速驱动器602包括第二类型的晶体管NM3、NM8、NM5和NM0。其中，高速驱动器602与全速驱动器601共用部分晶体管。
第二类型的晶体管NM3和NM8的漏极耦接到第二电源电压VDD_HS，第二类型的晶体管NM3和NM8的源极分别与第二类型的晶体管NM2和NM7的漏极耦接，第二类型的晶体管NM2和NM7的源极耦接到接地端GND。
本领域的技术人员知道，一个高速的器件设备插入到主机设备时，需要和主机设备进行多次信号交互以实现握手成功，当握手成功后，主机设备会切换到高速模式下，然后器件设备发送高速数据信号给主机设备，主机设备以高速模式接收信号。也就是说Chirp_K信号是用于从全速低速模式切换为高速模式。在进行多次信号交互以实现握手的过程中，高速的器件设备会发送Chirp_K信号。如果采用如图5所示的发送电路，由于通常此时VDD_HS为1.6V，HPU_N和VNBIAS_N一般为1.8V，这导致NM8和NM5管进入饱和区，从而造成VDD_HS到R1的电压损失。为此，采用经过图7的电流路径发送Chirp_K信号，VNBIAS_N和HPU_N电压变为3.3V，此时NM8和NM5管都工作在线性区，VDD_HS传至TXN时不存在电压损失，此时由于接收电路有终端电阻，经分压后，TXN＝0.8V。
此外，高速驱动器602还包括一个开关S，当USB2.0(半双工)系统处于发送状态时，S全程断开。当USB2.0(半双工)系统处于高速接收状态时，开关管S处于闭合状态，NM0和NM5处于导通状态，如图8所示。此时R0和R1用作接收电路的终端电阻，这种接收电路复用发送电路的终端电阻的情况有助于减少电路面积，且R0和R1以差分形式连接，相较于R0和R1都连接至地的单端连接方法，能节省约一半功耗。这里需要指出的是，全速/低速状态下的接收电路不需要终端电阻。
一般情况下，上述实施例中的第一类型为P型晶体管，第二类型为N型晶体管，当然，特殊情况下，可能有相反的设置。
在上述实施例中，虽然USB在高速或全速/低速发送的数据信号是差分信号，但是本领域的技术人员能够理解，如果非USB系统的发送电路仅发送单一数据信号，只要把上述高速驱动器和全速驱动器减去一半即可。
本实施方式涉及包含以上记载的电路装置的电子设备。另外，本实施方式涉及包含以上记载的电路装置的移动体。另外，虽然如上述那样对本实施方式进行了详细说明，但本领域技术人员可以容易地理解，在实质上不脱离本公开的新事项和效果的情况下，可以进行多种变形。因此，所有这样的变形例都包含在本公开的范围内。例如，在说明书或者附图中，至少一次与更加广义或者同义的不同用语一同记载的用语在说明书或者附图的任意部位都可以置换为该不同用语。另外，本实施方式及变形例的全部组合也包含在本公开的范围内。另外，电路装置、电子设备、移动体的结构或动作等也不限于本实施方式中说明的内容，可实施各种变形。

Claims (12)

1.一种发送电路，包括：
高速驱动器，为USB的高速模式的发送电路；
全速驱动器，为USB的全速模式的发送电路；
其中，所述高速驱动器和所述全速驱动器经由相同的终端电阻耦接到USB的输入输出端口。
2.根据权利要求1所述的发送电路，其中，所述全速驱动器包括：
在第一电源电压和接地端之间耦接的第一类型的第一晶体管和第二类型的第二晶体管；
在所述第一电源电压和所述接地端之间耦接的第一类型的第三晶体管和第二类型的第四晶体管；
其中，所述第一晶体管和所述第二晶体管之间的中间节点经由第一终端电阻耦接到所述USB的输入输出端口，所述第三晶体管和所述第四晶体管之间的中间节点经由第二终端电阻耦接到所述USB的输入输出端口。
3.根据权利要求2所述的发送电路，所述高速驱动器包括：
在第二电源电压和所述接地端之间耦接的第二类型的第五晶体管和第二类型的第六晶体管；
在第二电源电压和所述接地端之间耦接的第二类型的第七晶体管和第二类型的第八晶体管；
其中，所述第五晶体管和所述第六晶体管之间的中间节点经由所述第一终端电阻耦接到所述USB的输入输出端口，所述第七晶体管和所述第八晶体管之间的中间节点经由所述第二终端电阻耦接到所述USB的输入输出端口。
4.根据权利要求3所述的发送电路，其中，所述全速驱动器还包括：在所述第一晶体管和所述第二晶体管之间设置的至少一个第一压降管，所述第一压降管为第一类型或第二类型的晶体管；和
在所述第三晶体管和所述第四晶体管之间设置的至少一个第二压降管，所述第二压降管为第一类型或第二类型的晶体管。
5.根据权利要求4所述的发送电路，其中，在所述第五晶体管和所述第六晶体管之间的中间节点经由所述至少一个第一压降管中的一个或多个压降管连接到所述第一终端电阻；和
所述第七晶体管和所述第八晶体管之间的中间节点经由所述至少一个第二压降管中的一个或多个压降管连接到所述第二终端电阻。
6.根据权利要求2所述的发送电路，其中，通过向所述第一晶体管至所述第四晶体管的栅极提供全速或低速数据信号，同时不向所述高速驱动器提供驱动信号，以在所述USB的输入输出端口输出全速或低速数据信号。
7.根据权利要求3所述的发送电路，其中，通过向所述第五晶体管至所述第八晶体管的栅极提供高速数据信号，同时不向所述全速驱动器提供驱动信号，以在所述USB的输入输出端口输出高速数据信号。
8.根据权利要求3所述的发送电路，其中，所述第五晶体管和所述第六晶体管之间的中间节点和所述第七晶体管和所述第八晶体管之间的中间节点之间的电流路径上设置一个开关，在开关只有在所述发送电路所在的电子器件处于高速接收状态时，才闭合。
9.根据权利要求1至8任一项所述的发送电路，其中，所述第一类型为P型和N型晶体管中的一个，所述第二类型为另一个。
10.一种电子器件，包括：
USB的输入输出端口；
接收电路，被耦合到所述USB的输入输出端口以接收数据信号；
如权利要求1至9任一项所述的发送电路。
11.一种芯片，包括：
USB的输入输出端口；
接收电路，被耦合到所述USB的输入输出端口以接收数据信号；
如权利要求1至9任一项所述的发送电路。
12.一种电子设备，包括：
片上系统，所述片上系统包括：
根据权利要求1到9中的任一项所述的发送电路。
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