KR102613449B1

KR102613449B1 - Pcie(pci(peripheral component interconnect) express) 링크에서의 측파대 시그널링

Info

Publication number: KR102613449B1
Application number: KR1020237016010A
Authority: KR
Inventors: 랄란 지 미슈라; 모힛 키쇼어 프라사드; 리차드 도미닉 위트펠트; 제임스 라이오넬 파니안
Original assignee: 퀄컴 인코포레이티드
Priority date: 2020-11-19
Filing date: 2021-10-13
Publication date: 2023-12-12
Also published as: US20220156220A1; EP4248329A1; CN116368479A; US11520727B2; KR20230073347A; TW202221519A; WO2022109511A1

Abstract

PCIE(PCI(Peripheral Component Interconnect) express) 링크 내의 대체 측파대 시그널링은 종래의 PCIE 링크 내의 기존 측파대 라인들을 통해 인에이블될 수 있다. 예컨대, PCIE의 디폴트 측파대 통신은 UART(Universal Asynchronous receiver/transmitter), LM-UART(line multiplex UART), SPI(serial peripheral interface), I2C, 또는 I3C 통신 모드로 변경될 수 있다. 이러한 변경은 통신 링크의 호스트와 슬레이브 사이에 협상될 수 있으며, 협상이 끝난 이후 트랜지션이 발생한다. 새로운 통신 모드는 종래의 PCIE 측파대 신호들을 포함하거나 또는 인코딩할 수 있다.

Description

PCIE(PCI(PERIPHERAL COMPONENT INTERCONNECT) EXPRESS) 링크에서의 측파대 시그널링

[0001] 본 출원은 "SIDEBAND SIGNALING IN A PERIPHERAL COMPONENT INTERCONNECT (PCI) EXPRESS (PCIE) LINK"라는 명칭으로 2020년 11월 19일자로 출원된 미국 특허 출원 일련 번호 제 16/952,229호에 대한 우선권을 주장하며, 상기 출원은 그 전체가 인용에 의해 본원에 포함된다.

[0002] 본 개시내용의 기술은 일반적으로 PCIE(PCI(Peripheral Component Interconnect) express) 링크에서의 측파대 시그널링을 사용하는 것에 관한 것이다.

[0003] 현대 사회에는 컴퓨팅 디바이스들이 풍부하다. 컴퓨팅 디바이스들이 널리 퍼져 있는 이유의 일부는 컴퓨팅 디바이스들이 무수히 많은 용도들로 사용될 수 있기 때문이다. 그러한 컴퓨팅 디바이스들의 용도들 및 기능은 통상적으로, 통신 링크를 통해 제2 IC와 통신하는 적어도 하나의 IC(integrated circuit)의 기능이다. 그러한 통신 링크들을 통제하는 하나의 인기 있는 프로토콜은 PCIE(PCI(Peripheral Component Interconnect) express) 프로토콜이다. PCIE는 3개의 전용 측파대 신호들을 고려한다. 최신 사용 사례들은 추가 측파대 채널들을 필요로 한다.

[0004] 상세한 설명에 개시된 양상들은 PCIE(PCI(Peripheral Component Interconnect) express) 링크에서의 측파대 시그널링을 포함한다. 특히, 종래의 PCIE 링크에서의 기존 측파대 라인들을 통해 대체 측파대 채널들이 인에이블(enable)될 수 있다. 예컨대, PCIE의 디폴트 측파대 통신은 UART(Universal Asynchronous receiver/transmitter), LM-UART(line multiplex UART), SPI(serial peripheral interface), I2C, 또는 I3C 통신 모드로 변경될 수 있다. 이러한 변경은 통신 링크의 호스트와 슬레이브 사이에 협상될 수 있으며, 협상이 끝난 이후 트랜지션(transition)이 발생한다. 새로운 통신 모드는 종래의 PCIE 측파대 신호들을 포함하거나 또는 인코딩할 수 있다. PCIE 측파대 라인들이 대체 모드들로 용도 변경(repurpose)될 수 있게 함으로써, PCIE 표준에 의해 원래 고려된 것들 이상의 최신 사용 사례들에 더 큰 유연성이 제공된다. 이러한 유연성은 핀들 또는 추가 전도성 라인들을 추가할 필요 없이 달성되어, 귀중한 실제 공간(real estate)을 절약하고 컴퓨팅 디바이스에 대한 비용 상승을 방지한다.

[0005] 이와 관련하여, 일 양상에서, IC(integrated circuit)가 개시된다. IC는 적어도 하나의 측파대 링크 인터페이스를 포함하는 통신 링크 인터페이스를 포함한다. 통신 링크 인터페이스는 측파대 라인을 포함하는 통신 링크에 커플링되도록 구성된다. 또한, IC는 통신 링크 인터페이스에 커플링된 제어 회로를 포함한다. 제어 회로는 측파대 라인의 동작 모드를 대체 모드로 변경하도록 구성된다.

[0006] 다른 양상에서, 통신 방법이 개시된다. 방법은 초기에, 디폴트 모드를 사용하여 통신 링크 내의 측파대 라인을 통해 통신하는 단계를 포함한다. 또한, 방법은 측파대 라인에 대한 모드들을 변경하는 단계를 포함한다. 또한, 방법은 후속적으로, 제2 측파대 프로토콜 내의 측파대 라인을 통해 통신하는 단계를 포함한다.

[0007] 도 1은 PCIE(PCI(Peripheral Component Interconnect) express) 버스들에 의해 커플링된 디바이스들을 갖는 예시적 컴퓨팅 시스템의 블록 다이어그램이다.
[0008] 도 2는 예시적 PCIE 엔드포인트 디바이스 및 특히, 엔드포인트 내의 구성 레지스터들의 블록 다이어그램을 예시한다.
[0009] 도 3은 본 개시내용의 예시적 양상에 따른, 레지스터들을 갖는 PCIE 하드웨어 및 프로세서를 갖는 호스트의 블록 다이어그램을 예시한다.
[0010] 도 4는 구체적으로 도시된 측파대 라인들을 갖는 PCIE 링크의 더 상세한 예시를 제공한다.
[0011] 도 5는 측파대 라인들이 상이한 프로토콜에 따라 동작하는 대체 모드로 트랜지션하기 위한 예시적 프로세스를 예시하는 흐름도이다.
[0012] 도 6은 도 5의 프로세스에 따라 동작하는 상태 머신의 가능한 상태들을 예시한다.
[0013] 도 7은 UART 또는 LM-UART 모드에서 측파대 라인들이 어떻게 사용되는지를 예시한다.
[0014] 도 8은 SPI(serial peripheral interface) 모드에서 측파대 라인들이 어떻게 사용되는지를 예시한다.
[0015] 도 9는 측파대 라인들이 I2C 또는 I3C 모드에서 어떻게 사용되는지를 예시한다.
[0016] 도 10은 본 개시내용에 따른, 대체 측파대 모드들에 의해 인에이블되는 가능한 메시징의 표를 제공한다.
[0017] 도 11은 I2C 또는 I3C 모드에서 동작할 때 리셋을 실시하기 위한 예시적 신호들을 제공한다.
[0018] 도 12는 본 개시내용에 따라 동작하는 하나 이상의 PCIE 링크들을 포함할 수 있는 예시적 모바일 컴퓨팅 디바이스의 블록 다이어그램이다.

[0019] 이제 도시된 도면들을 참조하여, 본 개시내용의 몇몇 예시적 양상들이 설명된다. "예시적"이라는 용어는, "예, 경우, 또는 예시로서 제공되는"을 의미하는 것으로 본원에서 사용된다. "예시적"으로서 본원에 설명된 임의의 양상은 반드시 다른 양상들에 비해 바람직하거나 또는 유리한 것으로서 해석되는 것은 아니다.

[0020] 상세한 설명에 개시된 양상들은 PCIE(PCI(Peripheral Component Interconnect) express) 링크에서의 측파대 시그널링을 포함한다. 특히, 종래의 PCIE 링크에서의 기존 측파대 라인들을 통해 대체 측파대 채널들이 인에이블될 수 있다. 예컨대, PCIE의 디폴트 측파대 통신은 UART(Universal Asynchronous receiver/transmitter), LM-UART(line multiplex UART), SPI(serial peripheral interface), I2C, 또는 I3C 통신 모드로 변경될 수 있다. 이러한 변경은 통신 링크의 호스트와 슬레이브 사이에 협상될 수 있으며, 협상이 끝난 이후 트랜지션이 발생한다. 새로운 통신 모드는 종래의 PCIE 측파대 신호들을 포함하거나 또는 인코딩할 수 있다. PCIE 측파대 라인들이 대체 모드들로 용도 변경될 수 있게 함으로써, PCIE 표준에 의해 원래 고려된 것들 이상의 최신 사용 사례들에 더 큰 유연성이 제공된다. 이러한 유연성은 핀들 또는 추가 전도성 라인들을 추가할 필요 없이 달성되어, 귀중한 실제 공간을 절약하고 컴퓨팅 디바이스에 대한 비용 상승을 방지한다.

[0021] 가능한 대체 모드 측파대 시그널링의 상세들을 다루기 이전에, PCIE 시스템, 루트 컴플렉스, 엔드포인트, 및 내부에 측파대 라인들을 갖는 PCIE 링크의 개요가 도 1-도 4를 참조하여 제공된다. PCIE 측파대 라인들이 대체 측파대 모드로 트랜지션될 수 있는 프로세스의 논의가 도 5를 참조하여 아래에서 시작된다.

[0022] 이와 관련하여, 도 1은 호스트(102)가 복수의 디바이스들(104(1)-104(N))에 직접적으로 커플링되고 스위치(108)를 통해 제2 복수의 디바이스들(106(1)-106(M))에 커플링되는 컴퓨팅 환경(100)을 예시한다. 호스트(102)는 복수의 PCIE 링크들(112(1)-112(N+1))에 커플링되도록 구성되는 링크 인터페이스(직접 예시되지 않음)를 포함하는 PCIE RC(root complex)(110)를 포함할 수 있다. 스위치(108)는 PCIE 링크들(114(1)-114(M))을 통해 디바이스들(106(1)-106(M))에 통신한다. 디바이스들(104(1)-104(N) 및 106(1)-106(M))은 PCIE 엔드포인트들일 수 있거나 또는 PCIE 엔드포인트들을 포함할 수 있다. 제1의 예시적 양상에서, 컴퓨팅 환경(100)은, 호스트(102)가 CPU(central processing unit)이고 디바이스들(104(1)-104(N) 및 106(1)- 106(M))이 하드 드라이브들, 디스크 드라이브들 등과 같은 내부 컴포넌트들인 컴퓨터와 같은 단일 컴퓨팅 디바이스일 수 있다. 제2의 예시적 양상에서, 컴퓨팅 환경(100)은, 호스트(102)가 보드 상의 IC(integrated circuit)이고 디바이스들(104(1)-104(N) 및 106(1)-106(M))이 컴퓨팅 디바이스 내의 다른 IC들인 컴퓨팅 디바이스일 수 있다. 제3의 예시적 양상에서, 컴퓨팅 환경(100)은, 하나 이상의 외부 메모리 드라이브들에 커플링된 서버와 같은 외부 디바이스들(104(1)-104(N) 및 106(1)-106(M))에 커플링된 내부 호스트(102)를 갖는 컴퓨팅 디바이스일 수 있다. 이 양상들은 디바이스들 중 상이한 디바이스들이 단일 호스트(102)에 대해 내부 또는 외부에 있는 IC들일 수 있다는 점에서 반드시 상호 배타적인 것은 아니라는 점에 유의한다.

[0023] PCIE 링크들(112 및 114)은 때때로 버스로 설명될 수 있지만, 링크들의 점-대-점 성질이 주어지며, 그러한 설명은 업계에서 일반적이지 않다. 추가로, 각각의 링크는 하나 이상의 물리적 전도체들을 포함할 수 있으며, 그러한 전도체들은 때때로 본원에서 라인들로 지칭된다는 것을 인식해야 한다.

[0024] 도 2는 디바이스들(104(1)-104(N)) 또는 디바이스들(106(1)-106(M)) 중 하나일 수 있는 디바이스(200)의 블록 다이어그램을 제공한다. 특히, 디바이스(200)는 PCIE 시스템에서 엔드포인트로서 역할을 하며, 예컨대, 메모리 엘리먼트(202) 및 제어 회로(204)를 포함하는 메모리 디바이스일 수 있다. 추가로, 디바이스(200)는 PCIE 링크에 커플링되도록 구성되는 링크 인터페이스를 포함하는 PCIE 하드웨어 엘리먼트(206)를 포함한다. PCIE 하드웨어 엘리먼트(206)는 PCIE 링크를 통해 통신하기 위해 통신 링크 인터페이스이거나 또는 그 통신 링크 인터페이스와 함께 작동하는 PHY(physical layer)(208)를 포함할 수 있다. 제어 회로(204)는 칩 또는 시스템 버스(210)를 통해 PCIE 하드웨어 엘리먼트(206)와 통신한다. PCIE 하드웨어 엘리먼트(206)는 추가로, 복수의 레지스터들(212)을 포함할 수 있다. 레지스터들(212)은 구성 레지스터들(214) 및 능력 레지스터들(216)로 개념적으로 분리될 수 있다. 구성 레지스터들(214) 및 능력 레지스터들(216)은 원래의 PCI 표준에 의해 정의되고, 레지스터들(214 및 216)을 포함하는 더 최근의 디바이스들은 레거시 디바이스들과 백워드 호환성이 있다.

[0025] 유사하게, 도 3은 도 1의 호스트(102)일 수 있는 호스트(300)를 예시한다. 호스트(300)는 애플리케이션 프로세서(302), 또는 함께 동작하는 운영 시스템(306)을 갖는 메모리 엘리먼트(304)와 통신하는 다른 프로세서 코어를 포함할 수 있다. 칩 또는 시스템 버스(308)는 애플리케이션 프로세서(302)를 메모리 엘리먼트(304) 및 PCIE RC(310)와 상호 연결한다. 애플리케이션 프로세서(302) 또는 PCIE RC(310)는 본 개시내용에 따라 동작하는 제어 회로(명시적으로 도시되지 않음)를 포함할 수 있다. PCIE RC(310)는 PCIE 링크에 커플링되도록 구성되는 통신 링크 인터페이스이거나 또는 그 통신 링크 인터페이스와 함께 작동하는 PHY(312)를 포함할 수 있다. PCIE RC(310)는 추가로, 복수의 레지스터들(314)을 포함한다.

[0026] 도 4는 PCIE 링크(400)(링크들(112, 114)과 동등할 수 있음)의 예시적 양상을 예시한다. PCIE 링크(400)는 PCIE RC(310)와 디바이스(200) 사이에서, 특히, 루트 복합 링크 인터페이스(402)와 엔드포인트 링크 인터페이스(404) 사이에서 확장된다. 위에서 설명된 바와 같이, PCIE RC(310)는 제어 회로(316)를 포함할 수 있고, 디바이스(200)는 제어 회로(204)를 포함할 수 있다.

[0027] 도 4를 계속 참조하면, PCIE 링크(400)는 고속 라인들(406 및 408)(예컨대, PCIE_RX_DP_DN 및 PCIE_TX_DP_DN)을 포함할 수 있는 고속 링크 및 클럭 라인(410)으로 분할될 수 있다. 잘 이해되는 바와 같이, 라인들(406, 408, 및 410)은 차동 라인들일 수 있다는 것을 인식해야 한다. 고속 링크와 더불어, PCIE 링크(400)는 PCIE 클럭 요청 라인(414), PCIE 웨이크업 요청 라인(416), 및 PCIE 주변 장치 리셋 라인(418)을 포함할 수 있는 측파대 링크(412)를 포함할 수 있다. 개개의 인터페이스들(402, 404)은 고속 라인들(406, 408)과 함께 작동하는 고속 링크 인터페이스 및 측파대 라인들(414, 416, 및 418)과 함께 작동하는 측파대 링크 인터페이스를 포함할 수 있다는 것을 인식해야 한다.

[0028] 기본 측파대 링크(412) 및 3개의 라인들(414, 416, 및 418)은 PCIE 규격에 설명된다. 본 개시내용의 예시적 양상들은, 측파대 링크(412)가, 다른 측파대 시그널링을 핸들링하도록 용도 변경될 수 있게 하고, PCIE 규격에 의해 고려되지 않는 방식들로 사용될 수 있게 한다. PCIE 규격이 제안되었을 때, 측파대 시그널링에 대한 필요성이 상대적으로 제한되었다. 따라서, 측파대 링크(412)는 측파대 시그널링 요구들을 충족시키기 위해 오직 3개의 라인들만을 포함하였다. 더 최근에는, 최신 사용 사례들이 추가 측파대 신호들을 요구한다. 예컨대, 멀티모드 리셋 신호는 멀티 레벨 리셋 기능을 구현하는 데 사용될 수 있지만, 이용 가능하지 않다. 마찬가지로, 측파대 신호로서 전송하기에 적절할 것인 특정 클럭 기어(예컨대, 주파수) 요건들이 존재할 수 있다. 또 다른 측파대 신호들이 향후에 필요할 수 있다. 측파대 링크(412)의 3개의 라인들(414, 416, 및 418)은 그러한 측파대 신호들을 지원하도록 설계되지 않았다. 하나의 솔루션은, 인터페이스들(402, 404)에 핀들을 추가하고, 측파대 링크(412)에 라인들을 추가하는 것일 것이다. 그러나, 이 솔루션은 핀들을 추가하고 추가 핀들을 수용하기 위해 IC의 사이즈를 증가시키기 때문에 비용을 증가시킨다. 추가로, 추가 라인들은 재료들 및 공간 사용에 드는 연관된 비용이 있을 수 있다. 일반적으로, 업계 동향들은 증가된 비용 또는 공간 사용과 대립하여, 이 솔루션을 상업적으로 매력적이지 않게 한다.

[0029] 본 개시내용의 예시적 양상들은 측파대 링크(412)가 용도 변경될 수 있게 하고, 동일한 3개의 라인들(414, 416, 및 418)이 UART, LM-UART, SPI, I2C, 또는 I3C와 같은 대체 시그널링 모드에서 추가 측파대 신호들을 반송(carry)할 수 있게 한다. 원하는 경우 또 다른 모드들이 사용될 수 있지만, 이 대체 모드들은 현재 요건들에 쉽게 순응(amenable)할 수 있다. 그러한 대체 모드들에서 동작하도록 측파대 링크(412)를 재구성함으로써, 추가 핀들 및 추가 라인들에 대한 필요성이 회피되어, 원하는 새로운 기능을 여전히 제공하면서 비용 및 공간 절약들을 제공한다. 예시적 양상에서, 호스트는 측파대 링크(412) 상에서 모드들을 스위칭하기 위해 고속 링크를 통해 엔드포인트와 협상한다. 측파대 링크(412)를 통한 후속 통신은 새로운 모드에서 발생한다.

[0030] 도 5는 측대역 링크(412) 상에서 모드들을 스위칭하기 위한 프로세스(500)를 예시한다. 구체적으로, 프로세스(500)는 측파대 시그널링 모드 변경을 시작하라는 판정으로 시작한다(블록(502)). 호스트(300) 또는 디바이스(200)는 메인 PCIE 메시징 채널(예컨대, 고속 링크)을 통해 모드 변경 요청 세션을 시작한다(블록(504)). 변경 요청의 형식은 변할 수 있다는 점에 유의한다. 제1 예에서, 변경 요청은 하나의 엔티티로부터 다른 엔티티로의 커맨드일 수 있으며, 여기서 커맨드는 신호의 바디(body)에 임베딩된다. 다른 예에서, 커맨드는 TLP(transaction layer packet)에 임베딩될 수 있다. 또 다른 예에서, 커맨드는 TLP 프리픽스에 임베딩될 수 있다. 이 커맨드들은 (포맷에 관계없이) 디바이스(200)로 하여금 대체 모드(예컨대, 레지스터에 비트를 세팅함)에서 동작하게 하기 위해 디바이스(200) 내의 제어 레지스터에 기록될 수 있다. 비요청 엔티티(즉, 대응부(counterpart))는 측파대 시그널링의 새로운 모드에 동의하고(블록(506)), 디바이스들(200, 300)은 시간이 지남에 따라 모드 변경을 기다린다(블록(508)). 그런 다음, 새로운 모드가 시작된다(블록(510)). 프로세스(500)가 시작되기 이전에, 호스트(300)는 초기에 디바이스(200)가 대체 모드에서 동작할 수 있는지를 확인하기 위해 체크할 수 있다는 것을 인식해야 한다. 그러한 체크는 디바이스(200) 내의 구성 또는 능력 레지스터를 판독하거나, 능력을 직접 질문(interrogation)하거나, 또는 필요하거나 또는 원하는 다른 기법들에 의해 수행될 수 있다.

[0031] 프로세스(500)에 대응하는 상태 머신(600)의 변경들은 도 6에 예시되며, 여기서 파워 온 리셋(602) 이후에, 상태 머신(600)은 초기에 디폴트 모드(604)에 있다. 정상 동작은 모드 변경을 초래하지 않지만(라인(606)), 새로운 모드 또는 제2 측파대 프로토콜이 요청되고 호스트와 슬레이브 사이에 동의된 경우(라인(608)), 상태 머신(600)은 대체 모드(610)에서 동작(예컨대, 제2 측파대 프로토콜에서 동작)한다. 상태 머신(600)은 추가적 모드 변경이 존재하지 않는 한 대체 모드(610)에 남아 있지만(라인(612)), 호스트와 슬레이브 사이에 동의될 때 디폴트 모드(604)로 리턴한다(라인(614)).

[0032] 대체 모드에서의 동작은 라인들(414, 416, 및 418)이 디폴트 모드에서와 상이하게 동작하게 한다. 예컨대, UART 또는 LM-UART 대체 모드에서, 도 7에 예시된 바와 같이, 라인(414)은 디바이스(200)가 데이터 및 커맨드들을 호스트(300)에 전송하기 위한 채널을 제공한다. 마찬가지로, 라인(416)은 호스트(300)가 데이터 및 커맨드들을 디바이스(200)에 전송하기 위한 채널을 제공한다. 즉, 측파대 링크(412)의 제1 라인은 발신(outgoing) 데이터 라인으로서 동작하고, 측파대 링크(412)의 제2 라인은 착신(incoming) 데이터 라인으로서 동작한다. PCIE 주변 장치 리셋 라인(418)은 변경되지 않은 채로 남아 있다. 예시적 양상에서, 새로운 채널들은 4 MHz(megahertz)로 동작할 수 있고, 디바이스(200)는 착신 신호들을 오버샘플링할 수 있다.

[0033] 3개의 라인들(414, 416, 418) 모두 도 8에 예시된 바와 같이 SPI 모드에서 새로운 기능들을 갖는다. 라인(414)은 MISO(master in-slave out) 채널이 되는 반면, 라인(416)은 MOSI(master out-slave in) 채널이 된다. 즉, 측파대 링크(412)의 제1 라인은 발신 데이터 라인으로서 동작하고, 측파대 링크(412)의 제2 라인은 착신 데이터 라인으로서 동작한다. 라인(418)은 호스트(300)가 MISO/MOSI 채널들에 대한 클럭 신호를 제공하는 클럭 라인으로서 동작한다. 클럭이 유휴 상태일 때, 호스트(300)는 라인(418)을 논리적 하이(high)(800)로 약하게 유지할 수 있고, 디바이스(200)는 라인(418)을 논리적 로우(low)(802)로 풀링(pull)함으로써 클럭 신호를 요청할 수 있으며, 그 이후 호스트(300)는 고정 지연 이후에 클럭을 구동하기 시작할 수 있다. 예시적 양상에서, 클럭 신호는 52 MHz로 동작할 수 있다.

[0034] 도 9는 I2C 또는 I3C 모드에서 측파대 라인 사용을 예시한다. 구체적으로, 라인(414)은 양방향 데이터 라인인 반면, 라인(416)은 클럭 신호를 라인(414)에 제공하고, 라인(418)은 주변 장치 리셋 채널로 남아 있다.

[0035] 일단 측파대 채널이 대체 모드로 변경되면, 측파대 데이터 채널들(예컨대, MISO, MOSI, SDATA)을 통해 전송되는 커맨드들 및 메시지들은 임의의 수의 형태들을 취할 수 있다는 것을 인식해야 한다. 마찬가지로, 커맨드들의 수 및 타입은 필요에 따라 또는 원하는 대로 변할 수 있다. 더 강건한 논의를 위해 그리고 예로서, 몇 가지 예시적인 커맨드들 및 그에 대한 포맷이 도 10을 참조하여 제공된다. 구체적으로, 예시적 인코딩 커맨드 세트로 파퓰레이트(populate)되는 표(1000)가 예시된다.

[0036] 측파대 채널에 의해 사용되는 대체 모드들(예컨대, I2C, I3C, SPI, UART, LM-UART) 중 임의의 모드에서, 커맨드를 포함하는 패킷은 예컨대, 8 비트(D0-D7)로부터 형성될 수 있으며, 이는 추가 예로서, 특정 클럭 기어 요청들, 웨이크업 요청, 특정 리셋 기능 등을 인코딩하도록 프로그래밍될 수 있다. 예시적 클럭 기어 요청들(1002(1)-1002(3))은 비트들 D0-D7에서 상이한 값들을 가지며, 고속 링크에 대해 상이한 주파수들을 사용하라는 요청에 대응할 수 있다. 그러한 클럭 기어 요청들은 일련의 "안전한" 또는 "느린" 속도들을 통해 협상해야 하는 대신, 원하는 기어에서 높은 주파수에서의 시그널링이 시작되도록 셋업 등의 일부로서 측파대 채널 상에서 전송될 수 있다. 또한, 표(1000)는, 많은 가능한 커맨드들이 초기에, 추후 시간에 예비되고 정의될 수 있다는 것을 나타낸다. 본 개시내용을 벗어나지 않으면서 동일한 커맨드들을 제공하는 데 비트들의 다른 어레인지먼트(arrangement)들이 사용될 수 있다.

[0037] 측파대 채널을 사용하여 디바이스를 리셋할 필요 또는 요구가 존재하는 경우들이 있을 수 있다. UART, LM-UART, I2C, 및 I3C의 경우, 이 대체 모드들 각각에서 보존되는 PCIE_PERST 라인 상에서 리셋 커맨드들이 통상적으로 전송되기 때문에, 이 기능이 쉽게 이용 가능하다. 그러나, SPI의 경우, 리셋을 시그널링하기 위한 새로운 방식이 사용된다. 도 11은 SPI 모드에 대한 예시적 리셋 신호(1100)를 제공한다. 구체적으로, 리셋 신호(1100)는 확장된 논리적 로우(1102)이며, 여기서 이 맥락에서, 확장된 것은 논리적 로우(1102)의 길이가 느린 클럭 신호(1104)의 복수의 주기들보다 길고 빠른 클럭 신호(1106)의 많은 주기들보다 길다는 것을 의미한다. 느린 클럭 신호(1104)는 SPI 모드가 지원하는 가장 느린 클럭 신호이고, 빠른 클럭 신호(1106)는 SPI 모드가 지원하는 가장 빠른 클럭 신호이다.

[0038] 본원에 개시된 양상들에 따른 PCIE 링크에서의 측파대 시그널링은 임의의 프로세서 기반 디바이스에 제공되거나 또는 임의의 프로세서 기반 디바이스로 통합될 수 있다. 예들은, 제한 없이, 셋탑 박스, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 고정 로케이션 데이터 유닛, 모바일 로케이션 데이터 유닛, GPS(global positioning system) 디바이스, 모바일 폰, 셀룰러 폰, 스마트폰, SIP(session initiation protocol) 폰, 태블릿, 패블릿, 서버, 컴퓨터, 휴대용 컴퓨터, 모바일 컴퓨팅 디바이스, 웨어러블 컴퓨팅 디바이스(예컨대, 스마트 와치(smart watch), 헬스 또는 피트니스 트랙커(health or fitness tracker), 안경류(eyewear) 등), 데스크탑 컴퓨터, PDA(personal digital assistant), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 디지털 비디오 플레이어, 비디오 플레이어, DVD(digital video disc) 플레이어, 휴대용 디지털 비디오 플레이어, 자동차, 차량 컴포넌트, 항공 전자 공학 시스템들, 드론, 및 멀티콥터를 포함한다.

[0039] 이와 관련하여, 도 12는 스마트 폰, 모바일 컴퓨팅 디바이스 태블릿 등과 같은 예시적 모바일 단말(1200)의 시스템 레벨 블록 다이어그램이다. SOUNDWIRE 버스를 갖는 모바일 단말이 특히 본 개시내용의 예시적 양상들로부터 이익을 얻을 수 있는 것으로 고려되지만, 본 개시내용은 그렇게 제한되지 않고 TDM(time division multiplexed) 버스를 갖는 임의의 시스템에서 유용할 수 있다는 것을 이해해야 한다.

[0040] 도 12를 계속 참조하면, 모바일 단말(1200)은 UFS(universal flash storage) 버스(1208)를 통해 대용량 저장 엘리먼트(1206)와 통신하는 애플리케이션 프로세서(1204)(때때로 호스트로 지칭됨)를 포함한다. 애플리케이션 프로세서(1204)는 추가로, DSI(display serial interface) 버스(1212)를 통해 디스플레이(1210)에 연결되고, CSI(camera serial interface) 버스(1216)를 통해 카메라(1214)에 연결될 수 있다. 마이크로폰(1218), 스피커(1220), 및 오디오 코덱(1222)과 같은 다양한 오디오 엘리먼트들은 SLIMbus(serial low-power interchip multimedia bus)(1224)를 통해 애플리케이션 프로세서(1204)에 커플링될 수 있다. 추가적으로, 오디오 엘리먼트들은 SOUNDWIRE 버스(1226)를 통해 서로 통신할 수 있다. 또한, 모뎀(1228)은 SLIMbus 버스(1224) 및/또는 SOUNDWIRE 버스(1226)에 커플링될 수 있다. 모뎀(1228)은 추가로, PCI(peripheral component interconnect) 또는 PCIe(PCI express) 버스(1230) 및/또는 SPMI(system power management interface) 버스(1232)를 통해 애플리케이션 프로세서(1204)에 연결될 수 있다.

[0041] 도 12를 계속 참조하면, SPMI 버스(1232)는 또한, LAN IC 또는 WLAN IC(LAN 또는 WLAN(local area network) IC)(1234), PMIC(power management integrated circuit)(1236), 컴패니언 IC(때때로 브리지 칩(bridge chip)으로 지칭됨)(1238), 및 RFIC(radio frequency IC)(1240)에 커플링될 수 있다. 별개의 PCI 버스들(1242 및 1244)이 또한 애플리케이션 프로세서(1204)를 컴패니언 IC(1238) 및 WLAN IC(1234)에 커플링될 수 있다는 것을 인식해야 한다. 애플리케이션 프로세서(1204)는 추가로, 센서 버스(1248)를 통해 센서들(1246)에 연결될 수 있다. 모뎀(1228) 및 RFIC(1240)는 버스(1250)를 사용하여 통신할 수 있다.

[0042] 도 12를 계속 참조하면, RFIC(1240)는 RFFE(radio frequency front end) 버스(1258)를 통해 안테나 튜너(1252), 스위치(1254), 및 전력 증폭기(1256)와 같은 하나 이상의 RFFE 엘리먼트들에 커플링될 수 있다. 추가적으로, RFIC(1240)는 버스(1262)를 통해 ETPS(envelope tracking power supply)(1260)에 커플링될 수 있고, ETPS(1260)는 전력 증폭기(1256)와 통신할 수 있다. 집합적으로, RFIC(1240)를 포함하는 RFFE 엘리먼트들은 RFFE 시스템(1264)으로 간주될 수 있다. RFFE 버스(1258)는 클럭 라인 및 데이터 라인(도시되지 않음)으로 형성될 수 있다는 것을 인식해야 한다.

[0043] 당업자들은 본원에 개시된 양상들과 관련하여 설명된 다양한 예시적인 논리적 블록들, 모듈들, 회로들, 및 알고리즘들이 전자 하드웨어, 메모리에 또는 다른 컴퓨터 판독 가능한 매체에 저장되어 프로세서 또는 다른 프로세싱 디바이스에 의해 실행되는 명령들, 또는 이 둘 모두의 조합들로서 구현될 수 있다는 것을 추가로 인식할 것이다. 본원에 설명된 디바이스들은, 예들로서, 임의의 회로, 하드웨어 컴포넌트, IC 또는 IC 칩에서 사용될 수 있다. 본원에 개시된 메모리는 임의의 타입 및 사이즈의 메모리일 수 있으며, 원하는 임의의 타입의 정보를 저장하도록 구성될 수 있다. 이러한 상호 교환가능성을 명확하게 예시하기 위해, 다양한 예시적 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들은 일반적으로 그들의 기능의 측면에서 위에서 설명되었다. 그러한 기능이 어떻게 구현되는지는 특정 애플리케이션, 설계 선택들 및/또는 전체 시스템 상에 부과되는 설계 제약들에 의존한다. 당업자들은 설명된 기능을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수 있지만, 그러한 구현 판정들이 본 개시내용의 범위로부터 벗어나게 하는 것으로 해석되지 않아야 한다.

[0044] 본원에 개시된 양상들과 관련하여 설명된 다양한 예시적 논리 블록들, 모듈들 및 회로들이 프로세서, DSP(Digital Signal Processor), ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array) 또는 다른 프로그래밍 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 개별 하드웨어 컴포넌트들, 또는 본원에 설명된 기능들을 수행하도록 설계되는 이들의 임의의 조합으로 구현되거나 또는 수행될 수 있다. 프로세서는 마이크로프로세서일 수 있지만, 대안적으로 프로세서는 임의의 종래의 프로세서, 컨트롤러, 마이크로컨트롤러, 또는 상태 머신일 수 있다. 또한, 프로세서는 컴퓨팅 디바이스들의 조합(예컨대, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 그러한 구성)으로서 구현될 수 있다.

[0045] 본원에 개시된 양상들은, 하드웨어 및 하드웨어에 저장된 명령들로 구현될 수 있으며, 예컨대, RAM(Random Access Memory), 플래시 메모리, ROM(Read Only Memory), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 레지스터들, 하드 디스크, 탈착식(removable) 디스크, CD-ROM, 또는 당해 기술 분야에서 알려져 있는 임의의 다른 형태의 컴퓨터 판독 가능한 매체에 상주할 수 있다. 예시적 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독할 수 있고 저장 매체에 정보를 기록할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수 있다. ASIC는 원격 스테이션에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 원격국, 기지국 또는 서버 내에 개별 컴포넌트들로서 상주할 수 있다.

[0046] 또한, 본원에서의 예시적 양상들 중 임의의 양상에서 설명된 동작 단계들이 예들 및 논의를 제공하기 위해 설명된다는 점에 유의한다. 설명된 동작들은 예시된 시퀀스들 이외의 다수의 상이한 시퀀스들로 수행될 수 있다. 게다가, 단일 동작 단계로 설명된 동작들은 실제로, 다수의 상이한 단계들로 수행될 수 있다. 추가적으로, 예시적 양상들에서 논의된 하나 이상의 동작 단계들이 조합될 수 있다. 흐름 다이어그램들에서 예시된 동작 단계들에는 당업자에게 용이하게 명백해질 바와 같은 다수의 상이한 수정들이 행해질 수 있다는 것을 이해할 것이다. 또한, 당업자는 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다는 것을 이해할 것이다. 예컨대, 위의 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압들, 전류들, 전자기파들, 자기 필드들 또는 자기 입자들, 광 필드들 또는 광 입자들, 또는 이들의 임의의 조합으로 표현될 수 있다.

[0047] 본 개시내용의 이전 설명은 임의의 당업자가 본 개시내용을 실시하거나 또는 사용하는 것을 가능하게 하도록 제공된다. 본 개시내용에 대한 다양한 수정들은 당업자들에게 자명할 것이고, 본원에서 정의된 일반적 원리들은 다른 변형들에 적용될 수 있다. 따라서, 본 개시내용은 본원에 설명된 예들 및 설계들로 제한되는 것으로 의도되는 것이 아니라, 본원에 개시된 원리들 및 신규한 피처들과 일치하는 가장 넓은 범위를 따를 것이다.

[0048] 구현 예들이 다음의 넘버링(number)된 양상들에 설명된다:

양상 1. IC(integrated circuit)는,

적어도 하나의 측파대 링크 인터페이스를 포함하는 통신 링크 인터페이스 ― 통신 링크 인터페이스는 측파대 라인을 포함하는 통신 링크에 커플링되도록 구성됨 ― ; 및

통신 링크 인터페이스에 커플링된 제어 회로를 포함하며,

제어 회로는 측파대 라인의 동작 모드를 대체 모드로 변경하도록 구성된다.

양상 2. 양상 1의 IC에 있어서, IC는 PCIE(PCI(Peripheral Component Interconnect) express) 루트 컴플렉스를 포함한다.

양상 3. 양상 1 또는 양상 2의 IC에 있어서, 통신 링크 인터페이스는 추가로, 적어도 하나의 고속 링크 인터페이스를 포함한다.

양상 4. 양상 1 내지 양상 3 중 어느 한 양상의 IC에 있어서, 제어 회로는 추가로, 적어도 하나의 측파대 링크 인터페이스를 통한 측파대 라인을 통해 커맨드를 전송하도록 구성되며, 커맨드는 대체 모드를 준수한다.

양상 5. 양상 1 내지 양상 4 중 어느 한 양상의 IC에 있어서, 제어 회로는 추가로, 원격 IC가 대체 모드에 따라 동작할 수 있음을 결정하기 위해 통신 링크에 걸쳐 원격 IC의 레지스터를 판독하도록 구성된다.

양상 6. 양상 1 내지 양상 5 중 어느 한 양상의 IC에 있어서, 제어 회로는 추가로, 원격 IC가 대체 모드에 따라 동작할 수 있음을 결정하기 위해 원격 IC에 질문(interrogate)하도록 구성된다.

양상 7. 양상 1 내지 양상 6 중 어느 한 양상의 IC에 있어서, 제어 회로는 추가로, 대체 모드에서 동작하도록 원격 IC에 명령하도록 구성된다.

양상 8. 양상 7의 IC에 있어서, 제어 회로는 제어 레지스터에서 비트를 세팅함으로써 원격 IC에 명령하도록 구성된다.

양상 9. 양상 7의 IC에 있어서, 제어 회로는 TLP(transaction layer packet) 커맨드를 발행함으로써 원격 IC에 명령하도록 구성된다.

양상 10. 양상 7의 IC에 있어서, 제어 회로는 TLP(transaction layer packet) 프리픽스에서 커맨드를 발행함으로써 원격 IC에 명령하도록 구성된다.

양상 11. 양상 1 내지 양상 10 중 어느 한 양상의 IC에 있어서, 제어 회로는 동작 모드를 UART(Universal Asynchronous receiver/transmitter), SPI(serial peripheral interface), I2C, 및 I3C 중 하나로 변경하도록 구성된다.

양상 12. 양상 1 내지 양상 11 중 어느 한 양상의 IC에 있어서, 측파대 라인의 제1 라인은 발신 데이터 라인으로서 동작하고, 측파대 라인의 제2 라인은 착신 데이터 라인으로서 동작한다.

양상 13. 양상 1의 IC에 있어서, IC는 PCIE(PCI(Peripheral Component Interconnect) express) 엔드포인트를 포함한다.

양상 14. 양상 13의 IC에 있어서, 제어 회로는 추가로, 적어도 하나의 측파대 링크 인터페이스를 통한 측파대 라인을 통해 커맨드를 수신하도록 구성되며, 커맨드는 대체 모드를 준수한다.

양상 15. 양상 13 또는 양상 14의 IC는 추가로, 대체 모드 능력을 표시하는 레지스터를 포함하며, 레지스터는 통신 링크에 걸쳐 원격 IC에 의해 판독되도록 구성된다.

양상 16. 양상 13 내지 양상 15 중 어느 한 양상의 IC에 있어서, 제어 회로는 추가로, IC가 대체 모드에 따라 동작할 수 있음을 표시하기 위해 원격 IC에 의한 질문에 응답하도록 구성된다.

양상 17. 양상 13 내지 양상 16 중 어느 한 양상의 IC에 있어서, 제어 회로는 추가로, 원격 IC로부터 대체 모드에서 동작하라는 커맨드를 수신하도록 구성된다.

양상 18. 양상 17의 IC에 있어서, 제어 회로는 레지스터에서 비트를 세팅하는 원격 IC에 의해 원격 IC로부터 커맨드를 수신하도록 구성된다.

양상 19. 양상 17의 IC에 있어서, 제어 회로는 TLP(transaction layer packet) 커맨드에서 커맨드를 수신하도록 구성된다.

양상 20. 양상 17의 IC에 있어서, 제어 회로는 TLP(transaction layer packet) 프리픽스에서 커맨드를 수신하도록 구성된다.

양상 21. 양상 1 내지 양상 20 중 어느 한 양상의 IC는, 셋탑 박스; 엔터테인먼트 유닛; 네비게이션 디바이스; 통신 디바이스; 고정 로케이션 데이터 유닛; 모바일 로케이션 데이터 유닛; GPS(global positioning system) 디바이스; 모바일 폰; 셀룰러 폰; 스마트폰; SIP(session initiation protocol) 폰; 태블릿; 패블릿; 서버; 컴퓨터; 휴대용 컴퓨터; 모바일 컴퓨팅 디바이스; 웨어러블 컴퓨팅 디바이스; 데스크탑 컴퓨터; PDA(personal digital assistant); 모니터; 컴퓨터 모니터; 텔레비전; 튜너; 라디오; 위성 라디오; 뮤직 플레이어; 디지털 뮤직 플레이어; 휴대용 뮤직 플레이어; 디지털 비디오 플레이어; 비디오 플레이어; DVD(digital video disc) 플레이어; 휴대용 디지털 비디오 플레이어; 자동차; 차량 컴포넌트; 항공 전자 공학 시스템들; 드론; 및 멀티콥터로 구성되는 그룹으로부터 선택된 디바이스에 통합된다.

양상 22. 통신 방법은,

초기에, 디폴트 모드를 사용하여 통신 링크 내의 측파대 라인을 통해 통신하는 단계;

측파대 라인에 대한 모드들을 변경하는 단계; 및

후속적으로 제2 측파대 프로토콜 내의 측파대 라인을 통해 통신하는 단계를 포함한다.

양상 23. 양상 22의 방법에 있어서, 측파대 라인을 통해 통신하는 단계는, PCIE(PCI(Peripheral Component Interconnect) express) 통신 링크를 통해 통신하는 단계를 포함한다.

양상 24. 양상 22 또는 양상 23의 방법에 있어서, 후속적으로 측파대 라인을 통해 통신하는 단계는, UART(Universal Asynchronous receiver/transmitter), SPI(serial peripheral interface), I2C, 및 I3C 중 하나를 사용하여 통신하는 단계를 포함한다.

양상 25. 양상 22 내지 양상 24 중 어느 한 양상의 방법에 있어서, 측파대 라인을 통해 통신하는 단계는, 클럭 요청 라인, 웨이크업 요청 라인, 또는 주변 장치 리셋 라인을 통해 통신하는 단계를 포함한다.

양상 26. 양상 22 내지 양상 25 중 어느 한 양상의 방법은 추가로, 원격 IC(integrated circuit)가 대체 모드를 사용하여 통신할 수 있는지 여부를 결정하는 단계를 포함한다.

양상 27. 양상 22 내지 양상 26 중 어느 한 양상의 방법은 추가로, 제1 IC가 대체 모드를 사용하여 통신할 수 있음을 원격 IC에 표시하는 단계를 포함한다.

Claims

IC(integrated circuit)로서,
측파대 라인을 포함하는 통신 링크에 커플링되도록 구성되는 통신 링크 인터페이스 ― 상기 통신 링크 인터페이스는,
적어도 하나의 측파대 링크 인터페이스; 및
적어도 하나의 고속 링크 인터페이스를 포함함 ― ; 및
상기 통신 링크 인터페이스에 커플링된 제어 회로를 포함하며,
상기 제어 회로는,
초기에 디폴트 모드에서 상기 측파대 라인을 동작하도록;
후속적으로 상기 적어도 하나의 고속 링크 인터페이스를 사용하여 대체 모드에서 동작하도록 원격 IC에 명령하도록;
상기 측파대 라인의 동작 모드를 상기 대체 모드로 변경하도록; 그리고
후속적으로 상기 동작 모드를 상기 대체 모드로부터 상기 디폴트 모드로 다시 변경하도록 구성되는, IC.
제1 항에 있어서,
상기 IC는 PCIE(PCI(Peripheral Component Interconnect) express) 루트 컴플렉스(root complex)를 포함하는, IC.
제1 항에 있어서,
상기 제어 회로는 추가로, 상기 적어도 하나의 측파대 링크 인터페이스를 통한 상기 측파대 라인을 통해 커맨드(command)를 전송하도록 구성되며,
상기 커맨드는 상기 대체 모드를 준수하는, IC.
제1 항에 있어서,
상기 제어 회로는 추가로, 상기 원격 IC가 상기 대체 모드에 따라 동작할 수 있음을 결정하기 위해 상기 통신 링크를 통해(across) 상기 원격 IC의 레지스터를 판독하도록 구성되는, IC.
제1 항에 있어서,
상기 제어 회로는 추가로, 상기 원격 IC가 상기 대체 모드에 따라 동작할 수 있음을 결정하기 위해 상기 원격 IC에 질문(interrogate)하도록 구성되는, IC.
제1 항에 있어서,
상기 제어 회로는 제어 레지스터에서 비트를 세팅함으로써 상기 적어도 하나의 고속 링크 인터페이스를 사용하여 상기 원격 IC에 명령하도록 구성되는, IC.
제1 항에 있어서,
상기 제어 회로는 상기 적어도 하나의 고속 링크 인터페이스를 사용하여 TLP(transaction layer packet) 커맨드를 발행함으로써 상기 원격 IC에 명령하도록 구성되는, IC.
제1 항에 있어서,
상기 제어 회로는 상기 적어도 하나의 고속 링크 인터페이스를 사용하여 TLP(transaction layer packet) 프리픽스에서 커맨드를 발행함으로써 상기 원격 IC에 명령하도록 구성되는, IC.
제1 항에 있어서, 상기 제어 회로는 상기 동작 모드를 UART(Universal Asynchronous receiver/transmitter), SPI(serial peripheral interface), I2C, 및 I3C 중 하나로 변경하도록 구성되는, IC.
제1 항에 있어서,
상기 측파대 라인의 제1 라인은 발신(outgoing) 데이터 라인으로서 동작하고, 상기 측파대 라인의 제2 라인은 착신(incoming) 데이터 라인으로서 동작하는, IC.
제1 항에 있어서,
셋탑 박스; 엔터테인먼트 유닛; 네비게이션 디바이스; 통신 디바이스; 고정 로케이션 데이터 유닛; 모바일 로케이션 데이터 유닛; GPS(global positioning system) 디바이스; 모바일 폰; 셀룰러 폰; 스마트폰; SIP(session initiation protocol) 폰; 태블릿; 패블릿; 서버; 컴퓨터; 휴대용 컴퓨터; 모바일 컴퓨팅 디바이스; 웨어러블 컴퓨팅 디바이스; 데스크탑 컴퓨터; PDA(personal digital assistant); 모니터; 컴퓨터 모니터; 텔레비전; 튜너; 라디오; 위성 라디오; 뮤직 플레이어; 디지털 뮤직 플레이어; 휴대용 뮤직 플레이어; 디지털 비디오 플레이어; 비디오 플레이어; DVD(digital video disc) 플레이어; 휴대용 디지털 비디오 플레이어; 자동차; 차량 컴포넌트; 항공 전자 공학 시스템들; 드론; 및 멀티콥터로 구성되는 그룹으로부터 선택된 디바이스에 통합되는, IC.
IC(integrated circuit)로서,
측파대 라인을 포함하는 통신 링크에 커플링되도록 구성되는 통신 링크 인터페이스 ― 상기 통신 링크 인터페이스는,
적어도 하나의 측파대 링크 인터페이스; 및
적어도 하나의 고속 링크 인터페이스를 포함함 ― ; 및
상기 통신 링크 인터페이스에 커플링된 제어 회로를 포함하며,
상기 측파대 라인의 제1 라인은 발신 데이터 라인으로서 동작하고, 상기 측파대 라인의 제2 라인은 착신 데이터 라인으로서 동작하며,
상기 제어 회로는,
초기에 디폴트 모드에서 동작하도록;
후속적으로 상기 적어도 하나의 고속 링크 인터페이스를 사용하여 대체 모드에서 동작하도록 원격 IC에 명령하도록;
후속적으로 상기 측파대 라인의 동작 모드를 상기 대체 모드로 변경하도록; 그리고
후속적으로 상기 동작 모드를 상기 대체 모드로부터 상기 디폴트 모드로 다시 변경하도록 구성되며,
상기 IC는 PCIE(PCI(Peripheral Component Interconnect) express) 엔드포인트를 포함하는, IC.
제12 항에 있어서,
상기 제어 회로는 추가로, 상기 적어도 하나의 측파대 링크 인터페이스를 통한 상기 측파대 라인을 통해 커맨드를 수신하도록 구성되며,
상기 커맨드는 상기 대체 모드를 준수하는, IC.
제12 항에 있어서,
대체 모드 능력을 표시하는 레지스터를 더 포함하며, 상기 레지스터는 상기 통신 링크를 통해(across) 원격 IC에 의해 판독되도록 구성되는, IC.
제12 항에 있어서,
상기 제어 회로는 추가로, 상기 IC가 상기 대체 모드에 따라 동작할 수 있음을 표시하기 위해 상기 원격 IC에 의한 질문에 응답하도록 구성되는, IC.
제12 항에 있어서,
상기 제어 회로는 추가로, 상기 적어도 하나의 고속 링크 인터페이스를 통해 상기 원격 IC로부터 상기 대체 모드에서 동작하라는 커맨드를 수신하도록 구성되는, IC.
제16 항에 있어서,
상기 제어 회로는 레지스터에서 비트를 세팅하는 상기 원격 IC로부터 상기 커맨드를 수신하도록 구성되는, IC.
제16 항에 있어서,
상기 제어 회로는 TLP(transaction layer packet) 커맨드에 임베딩된 상기 커맨드를 수신하도록 구성되는, IC.
제16 항에 있어서,
상기 제어 회로는 TLP(transaction layer packet) 프리픽스에서 상기 커맨드를 수신하도록 구성되는, IC.
IC(integrated circuit)에 의해 수행되는 통신 방법으로서,
초기에, 디폴트 모드를 사용하여 통신 링크 내의 측파대 라인을 통해 통신하는 단계;
후속적으로 제2 측파대 프로토콜에서 동작하도록 상기 통신 링크 내의 고속 라인을 통해 커맨드를 프로세싱하는 단계;
상기 제2 측파대 프로토콜에 기초하여 상기 측파대 라인에 대한 모드들을 상기 디폴트 모드로부터 대체 모드로 변경하는 단계;
상기 모드들을 변경한 이후에, 상기 제2 측파대 프로토콜에서 상기 측파대 라인을 통해 통신하는 단계; 및
후속적으로 상기 디폴트 모드로 다시 변경하는 단계를 포함하는, 통신 방법.
제20 항에 있어서,
상기 측파대 라인을 통해 통신하는 단계는, PCIE(PCI(Peripheral Component Interconnect) express) 통신 링크를 통해 통신하는 단계를 포함하는, 통신 방법.
제20 항에 있어서,
상기 모드들을 변경한 이후에 상기 측파대 라인을 통해 통신하는 단계는, UART(Universal Asynchronous receiver/transmitter), SPI(serial peripheral interface), I2C, 및 I3C 중 하나를 사용하여 통신하는 단계를 포함하는, 통신 방법.
제20 항에 있어서,
상기 디폴트 모드를 사용하여 상기 측파대 라인을 통해 통신하는 단계는, 클럭 요청 라인, 웨이크업 요청 라인, 또는 주변 장치 리셋 라인을 통해 통신하는 단계를 포함하는, 통신 방법.
제20 항에 있어서,
원격 IC(integrated circuit)가 상기 대체 모드를 사용하여 통신할 수 있는지 여부를 결정하는 단계를 더 포함하는, 통신 방법.
제20 항에 있어서,
상기 IC가 상기 대체 모드를 사용하여 통신할 수 있음을 원격 IC에 표시하는 단계를 더 포함하는, 통신 방법.
삭제
삭제