JPH09205355A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH09205355A JPH09205355A JP8013221A JP1322196A JPH09205355A JP H09205355 A JPH09205355 A JP H09205355A JP 8013221 A JP8013221 A JP 8013221A JP 1322196 A JP1322196 A JP 1322196A JP H09205355 A JPH09205355 A JP H09205355A
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- circuit
- potential
- output
- power supply
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Abstract
(57)【要約】
【課題】低消費電力化を図りつつ、電源が遮断されても
論理回路の出力信号の電位を予め定められた電位にす
る。 【解決手段】第１の論理回路１１は第１の電源Ｖ１を動
作電源として供給され、入力信号ＩＮ２の電位に基づく
第１の信号Ｓ１１を出力する。第２の論理回路１２は第
２の電源Ｖ２を動作電源として供給され、信号Ｓ１１の
電位に基づく第２の信号Ｓ１２を出力する。不定出力検
出回路１３は電源Ｖ１及び電源Ｖ２を動作電源として供
給されており、電源Ｖ１の遮断に基づいて信号Ｓ１１の
電位が不定であることを検出する。制御回路１４は、不
定出力検出回路１３によって信号Ｓ１１の電位が不定で
あると検出されたとき、該信号Ｓ１１を無効化し、信号
Ｓ１２の電位が予め定められた電位になるように制御す
る。
論理回路の出力信号の電位を予め定められた電位にす
る。 【解決手段】第１の論理回路１１は第１の電源Ｖ１を動
作電源として供給され、入力信号ＩＮ２の電位に基づく
第１の信号Ｓ１１を出力する。第２の論理回路１２は第
２の電源Ｖ２を動作電源として供給され、信号Ｓ１１の
電位に基づく第２の信号Ｓ１２を出力する。不定出力検
出回路１３は電源Ｖ１及び電源Ｖ２を動作電源として供
給されており、電源Ｖ１の遮断に基づいて信号Ｓ１１の
電位が不定であることを検出する。制御回路１４は、不
定出力検出回路１３によって信号Ｓ１１の電位が不定で
あると検出されたとき、該信号Ｓ１１を無効化し、信号
Ｓ１２の電位が予め定められた電位になるように制御す
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
する。近年の半導体技術の進歩によって半導体集積回路
の小型化が進められている。移動体通信分野における半
導体技術の発達はめざましく、特に携帯電話の小型化が
要求されている。
する。近年の半導体技術の進歩によって半導体集積回路
の小型化が進められている。移動体通信分野における半
導体技術の発達はめざましく、特に携帯電話の小型化が
要求されている。
【０００２】これに伴い、携帯電話に使用されているバ
ッテリも少しずつ小型化されている。バッテリの小型化
に対応するためには携帯電話に搭載されている半導体集
積回路の低消費電力化を図ることが必要である。
ッテリも少しずつ小型化されている。バッテリの小型化
に対応するためには携帯電話に搭載されている半導体集
積回路の低消費電力化を図ることが必要である。
【０００３】
【従来の技術】従来の半導体集積回路として、図６に示
すように、電源Ｖ１で動作する第１の論理回路１と、電
源Ｖ２で動作する第２の論理回路２とを設けたものがあ
る。第１の論理回路１は入力信号ＩＮ１の電位に基づく
信号Ｓ１を出力する。第２の論理回路２は信号Ｓ１の電
位に基づく信号Ｓ２を出力する。この半導体集積回路
は、電源Ｖ１を遮断して第１の論理回路１を停止させる
ことにより低消費電力化を図ることができる。
すように、電源Ｖ１で動作する第１の論理回路１と、電
源Ｖ２で動作する第２の論理回路２とを設けたものがあ
る。第１の論理回路１は入力信号ＩＮ１の電位に基づく
信号Ｓ１を出力する。第２の論理回路２は信号Ｓ１の電
位に基づく信号Ｓ２を出力する。この半導体集積回路
は、電源Ｖ１を遮断して第１の論理回路１を停止させる
ことにより低消費電力化を図ることができる。
【０００４】しかしながら、電源Ｖ１が遮断されると、
論理回路１の信号Ｓ１の電位が不定となり、その結果、
論理回路２の信号Ｓ２の電位が不安定になってしまうと
いう問題がある。
論理回路１の信号Ｓ１の電位が不定となり、その結果、
論理回路２の信号Ｓ２の電位が不安定になってしまうと
いう問題がある。
【０００５】このことを図７の半導体集積回路に従って
説明する。第１の論理回路としてのＰＬＬ周波数シンセ
サイザ３は電源Ｖ１及びグランドＧＮＤを動作電源とし
て供給されている。ＰＬＬ周波数シンセサイザ３は水晶
発振器の発振信号に基づいて設定周波数と等しい周波数
の出力信号をｆｖ１を出力する。
説明する。第１の論理回路としてのＰＬＬ周波数シンセ
サイザ３は電源Ｖ１及びグランドＧＮＤを動作電源とし
て供給されている。ＰＬＬ周波数シンセサイザ３は水晶
発振器の発振信号に基づいて設定周波数と等しい周波数
の出力信号をｆｖ１を出力する。
【０００６】ＰＬＬ周波数シンセサイザ３は、ＰＬＬの
ロック状態を検出するためのロック検出回路４を備え
る。ロック検出回路４はロック状態を検出するとＬレベ
ルの検出信号ＬＤ１を出力し、アンロック状態を検出し
ているとＨレベルの検出信号ＬＤ１を出力する。
ロック状態を検出するためのロック検出回路４を備え
る。ロック検出回路４はロック状態を検出するとＬレベ
ルの検出信号ＬＤ１を出力し、アンロック状態を検出し
ているとＨレベルの検出信号ＬＤ１を出力する。
【０００７】なお、ＰＬＬのロック状態とはＰＬＬ周波
数シンセサイザの出力信号を分周した比較信号の位相
と、前記発振信号を分周した基準信号の位相とが一致し
ている状態である。
数シンセサイザの出力信号を分周した比較信号の位相
と、前記発振信号を分周した基準信号の位相とが一致し
ている状態である。
【０００８】第２の論理回路５はＰＬＬ周波数シンセサ
イザ６及び２入力ＯＲ回路８を備えており、電源Ｖ２及
びグランドＧＮＤを動作電源として供給されている。Ｐ
ＬＬ周波数シンセサイザ６も前記発振信号に基づいて設
定周波数と等しい周波数の出力信号をｆｖ２を出力す
る。
イザ６及び２入力ＯＲ回路８を備えており、電源Ｖ２及
びグランドＧＮＤを動作電源として供給されている。Ｐ
ＬＬ周波数シンセサイザ６も前記発振信号に基づいて設
定周波数と等しい周波数の出力信号をｆｖ２を出力す
る。
【０００９】ＰＬＬ周波数シンセサイザ６は、ＰＬＬの
ロック状態を検出するためのロック検出回路７を備え、
ロック検出回路７はロック状態を検出するとＬレベルの
検出信号ＬＤ２を出力し、アンロック状態を検出してい
るとＨレベルの検出信号ＬＤ２を出力する。
ロック状態を検出するためのロック検出回路７を備え、
ロック検出回路７はロック状態を検出するとＬレベルの
検出信号ＬＤ２を出力し、アンロック状態を検出してい
るとＨレベルの検出信号ＬＤ２を出力する。
【００１０】ＯＲ回路８はロック検出信号ＬＤ１，ＬＤ
２を入力している。ＯＲ回路８はロック検出信号ＬＤ
１，ＬＤ２のいずれか一方がＨレベルである、すなわ
ち、ＰＬＬ周波数シンセサイザ３，６のいずれか一方が
アンロック状態であると、Ｈレベルの信号Ｓ３を出力す
る。ＯＲ回路８はロック検出信号ＬＤ１，ＬＤ２が共に
Ｌレベルである、すなわち、ＰＬＬ周波数シンセサイザ
３，６が共にロック状態であると、Ｌレベルの信号Ｓ３
を出力する。
２を入力している。ＯＲ回路８はロック検出信号ＬＤ
１，ＬＤ２のいずれか一方がＨレベルである、すなわ
ち、ＰＬＬ周波数シンセサイザ３，６のいずれか一方が
アンロック状態であると、Ｈレベルの信号Ｓ３を出力す
る。ＯＲ回路８はロック検出信号ＬＤ１，ＬＤ２が共に
Ｌレベルである、すなわち、ＰＬＬ周波数シンセサイザ
３，６が共にロック状態であると、Ｌレベルの信号Ｓ３
を出力する。
【００１１】このように構成された半導体集積回路にお
いて、ＰＬＬ周波数シンセサイザ６がロックしていてロ
ック検出信号ＬＤ２がＬレベルであるとする。このと
き、電源Ｖ１が遮断されると、ＰＬＬ周波数シンセサイ
ザ３及びロック検出回路４が停止される。この場合、Ｐ
ＬＬ周波数シンセサイザ３は電源Ｖ１を遮断されてアン
ロック状態であるため、信号Ｓ３はＨレベルとなる必要
がある。
いて、ＰＬＬ周波数シンセサイザ６がロックしていてロ
ック検出信号ＬＤ２がＬレベルであるとする。このと
き、電源Ｖ１が遮断されると、ＰＬＬ周波数シンセサイ
ザ３及びロック検出回路４が停止される。この場合、Ｐ
ＬＬ周波数シンセサイザ３は電源Ｖ１を遮断されてアン
ロック状態であるため、信号Ｓ３はＨレベルとなる必要
がある。
【００１２】ところが、電源Ｖ１が遮断されているた
め、検出信号ＬＤ１の電位は不定となる。その結果、信
号Ｓ３の電位はロック検出信号ＬＤ１と同様に不定とな
ってしまい、半導体集積回路全体が所望の動作を行えな
い。
め、検出信号ＬＤ１の電位は不定となる。その結果、信
号Ｓ３の電位はロック検出信号ＬＤ１と同様に不定とな
ってしまい、半導体集積回路全体が所望の動作を行えな
い。
【００１３】
【発明が解決しようとする課題】本発明は上記問題点を
解決するためになされたものであって、その目的は、低
消費電力化を図りつつ、電源が遮断されても論理回路の
出力信号の電位を予め定められた電位にすることができ
る半導体集積回路を提供することにある。
解決するためになされたものであって、その目的は、低
消費電力化を図りつつ、電源が遮断されても論理回路の
出力信号の電位を予め定められた電位にすることができ
る半導体集積回路を提供することにある。
【００１４】
【課題を解決するための手段】図１は本発明の原理説明
図である。第１の論理回路１１は第１の電源Ｖ１を動作
電源として供給されており、入力信号ＩＮ２の電位に基
づく第１の信号Ｓ１１を出力する。
図である。第１の論理回路１１は第１の電源Ｖ１を動作
電源として供給されており、入力信号ＩＮ２の電位に基
づく第１の信号Ｓ１１を出力する。
【００１５】第２の論理回路１２は第２の電源Ｖ２を動
作電源として供給されており、第１の信号Ｓ１１の電位
に基づく第２の信号Ｓ１２を出力する。不定出力検出回
路１３は第１の電源Ｖ１及び第２の電源Ｖ２を動作電源
として供給されており、第１の電源Ｖ１の遮断に基づい
て第１の信号Ｓ１１の電位が不定であることを検出す
る。
作電源として供給されており、第１の信号Ｓ１１の電位
に基づく第２の信号Ｓ１２を出力する。不定出力検出回
路１３は第１の電源Ｖ１及び第２の電源Ｖ２を動作電源
として供給されており、第１の電源Ｖ１の遮断に基づい
て第１の信号Ｓ１１の電位が不定であることを検出す
る。
【００１６】制御回路１４は、不定出力検出回路１３に
よって第１の信号Ｓ１１の電位が不定であると検出され
たとき、該第１の信号Ｓ１１を無効化し、第２の信号Ｓ
１２の電位が予め定められた電位になるように制御す
る。
よって第１の信号Ｓ１１の電位が不定であると検出され
たとき、該第１の信号Ｓ１１を無効化し、第２の信号Ｓ
１２の電位が予め定められた電位になるように制御す
る。
【００１７】（作用）従って、不定出力検出回路１３に
よって第１の電源Ｖ１の遮断に基づいて第１の信号Ｓ１
１の電位が不定であることが検出される。不定出力検出
回路１３によって第１の信号Ｓ１１の電位が不定である
と検出されたとき、制御回路１４によって第１の信号Ｓ
１１が無効化され、第２の信号Ｓ１２の電位が予め定め
られた電位になるように制御される。
よって第１の電源Ｖ１の遮断に基づいて第１の信号Ｓ１
１の電位が不定であることが検出される。不定出力検出
回路１３によって第１の信号Ｓ１１の電位が不定である
と検出されたとき、制御回路１４によって第１の信号Ｓ
１１が無効化され、第２の信号Ｓ１２の電位が予め定め
られた電位になるように制御される。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図
２，図３に従って説明する。図２は本形態の半導体集積
回路を示し、第１の論理回路としてのＰＬＬ周波数シン
セサイザ２１、第２の論理回路２３、不定出力検出回路
２７及び制御回路３６を備えている。
２，図３に従って説明する。図２は本形態の半導体集積
回路を示し、第１の論理回路としてのＰＬＬ周波数シン
セサイザ２１、第２の論理回路２３、不定出力検出回路
２７及び制御回路３６を備えている。
【００１９】ＰＬＬ周波数シンセサイザ２１は第１の電
源Ｖ１及び低電位電源としてのグランドＧＮＤを動作電
源として供給されている。ＰＬＬ周波数シンセサイザ２
１は水晶発振器の発振信号に基づいて設定周波数と等し
い周波数の出力信号をｆｖ１を出力する。
源Ｖ１及び低電位電源としてのグランドＧＮＤを動作電
源として供給されている。ＰＬＬ周波数シンセサイザ２
１は水晶発振器の発振信号に基づいて設定周波数と等し
い周波数の出力信号をｆｖ１を出力する。
【００２０】ＰＬＬ周波数シンセサイザ２１は、ＰＬＬ
のロック状態を検出するためのロック検出回路２２を備
えており、検出結果に応じて第１の信号としてのロック
検出信号ＬＤ１を出力する。ロック検出回路２２はロッ
ク状態を検出するとＬレベルの検出信号ＬＤ１を出力
し、アンロック状態を検出しているとＨレベルの検出信
号ＬＤ１を出力する。
のロック状態を検出するためのロック検出回路２２を備
えており、検出結果に応じて第１の信号としてのロック
検出信号ＬＤ１を出力する。ロック検出回路２２はロッ
ク状態を検出するとＬレベルの検出信号ＬＤ１を出力
し、アンロック状態を検出しているとＨレベルの検出信
号ＬＤ１を出力する。
【００２１】なお、ＰＬＬのロック状態とはＰＬＬ周波
数シンセサイザの出力信号を分周した比較信号の位相
と、前記発振信号を分周した基準信号の位相とが一致し
ている状態である。
数シンセサイザの出力信号を分周した比較信号の位相
と、前記発振信号を分周した基準信号の位相とが一致し
ている状態である。
【００２２】第２の論理回路２３はＰＬＬ周波数シンセ
サイザ２４及び２入力ＯＲ回路２６を備えており、第２
の電源Ｖ２及びグランドＧＮＤを動作電源として供給さ
れている。ＰＬＬ周波数シンセサイザ２４も前記発振信
号に基づいて設定周波数と等しい周波数の出力信号をｆ
ｖ２を出力する。
サイザ２４及び２入力ＯＲ回路２６を備えており、第２
の電源Ｖ２及びグランドＧＮＤを動作電源として供給さ
れている。ＰＬＬ周波数シンセサイザ２４も前記発振信
号に基づいて設定周波数と等しい周波数の出力信号をｆ
ｖ２を出力する。
【００２３】ＰＬＬ周波数シンセサイザ２４は、ＰＬＬ
のロック状態を検出するためのロック検出回路２５を備
え、ロック検出回路２５はロック状態を検出するとＬレ
ベルの検出信号ＬＤ２を出力し、アンロック状態を検出
しているとＨレベルの検出信号ＬＤ２を出力する。
のロック状態を検出するためのロック検出回路２５を備
え、ロック検出回路２５はロック状態を検出するとＬレ
ベルの検出信号ＬＤ２を出力し、アンロック状態を検出
しているとＨレベルの検出信号ＬＤ２を出力する。
【００２４】ＯＲ回路２６はロック検出信号ＬＤ２と、
制御回路３６の出力信号Ｓ３９を入力しており、両信号
ＬＤ２，Ｓ３９の電位に基づいて第２の信号としての信
号Ｓ２６を出力する。
制御回路３６の出力信号Ｓ３９を入力しており、両信号
ＬＤ２，Ｓ３９の電位に基づいて第２の信号としての信
号Ｓ２６を出力する。
【００２５】不定出力検出回路２７は、電源Ｖ１，Ｖ２
を動作電源として供給されており、電源Ｖ１の遮断に基
づいて第１の信号ＬＤ１の電位が不定であることを検出
する。
を動作電源として供給されており、電源Ｖ１の遮断に基
づいて第１の信号ＬＤ１の電位が不定であることを検出
する。
【００２６】不定出力検出回路２７は、第１のインバー
タ２８と第２のインバータとしてのＣＭＯＳインバータ
３１とを備える。インバータ２８は電源Ｖ１に一端が接
続された抵抗回路としてのｐＭＯＳトランジスタ２９
と、ｐＭＯＳトランジスタ２９とグランドＧＮＤとの間
に接続された第１のＭＯＳトランジスタとしてのｎＭＯ
Ｓトランジスタ３０とからなる。ｐＭＯＳトランジスタ
２９のゲートはグランドＧＮＤに接続されており、ｐＭ
ＯＳトランジスタ２９は常時オンしている。ｎＭＯＳト
ランジスタ３０のゲートにはＣＭＯＳインバータ３１の
出力信号ＤＵが入力されている。インバータ２８はｐＭ
ＯＳトランジスタ２９とｎＭＯＳトランジスタ３０との
間の出力端子から電源Ｖ１の遮断に基づく検出信号を出
力する。
タ２８と第２のインバータとしてのＣＭＯＳインバータ
３１とを備える。インバータ２８は電源Ｖ１に一端が接
続された抵抗回路としてのｐＭＯＳトランジスタ２９
と、ｐＭＯＳトランジスタ２９とグランドＧＮＤとの間
に接続された第１のＭＯＳトランジスタとしてのｎＭＯ
Ｓトランジスタ３０とからなる。ｐＭＯＳトランジスタ
２９のゲートはグランドＧＮＤに接続されており、ｐＭ
ＯＳトランジスタ２９は常時オンしている。ｎＭＯＳト
ランジスタ３０のゲートにはＣＭＯＳインバータ３１の
出力信号ＤＵが入力されている。インバータ２８はｐＭ
ＯＳトランジスタ２９とｎＭＯＳトランジスタ３０との
間の出力端子から電源Ｖ１の遮断に基づく検出信号を出
力する。
【００２７】ＣＭＯＳインバータ３１は電源Ｖ２及びグ
ランドＧＮＤ間に直列に接続された第２のＭＯＳトラン
ジスタとしてのｐＭＯＳトランジスタ３２及び第３のＭ
ＯＳトランジスタとしてのｎＭＯＳトランジスタ３３か
らなる。ＣＭＯＳインバータ３１は第１のインバータ２
８の検出信号を反転した検出信号ＤＵを出力する。
ランドＧＮＤ間に直列に接続された第２のＭＯＳトラン
ジスタとしてのｐＭＯＳトランジスタ３２及び第３のＭ
ＯＳトランジスタとしてのｎＭＯＳトランジスタ３３か
らなる。ＣＭＯＳインバータ３１は第１のインバータ２
８の検出信号を反転した検出信号ＤＵを出力する。
【００２８】また、第１のインバータ２８の出力端子と
グランドＧＮＤとの間にはプルダウン抵抗３４が接続さ
れている。同抵抗３４は電源Ｖ１が遮断されたとき、イ
ンバータ２８の出力端子の電位を速やかにグランドＧＮ
Ｄレベルにするためのものである。
グランドＧＮＤとの間にはプルダウン抵抗３４が接続さ
れている。同抵抗３４は電源Ｖ１が遮断されたとき、イ
ンバータ２８の出力端子の電位を速やかにグランドＧＮ
Ｄレベルにするためのものである。
【００２９】制御回路３６は、ディレイ調整回路３７及
び第３の論理回路としての２入力ＯＲ回路３９を備え、
制御回路３６は電源Ｖ２及びグランドＧＮＤを動作電源
として供給されている。
び第３の論理回路としての２入力ＯＲ回路３９を備え、
制御回路３６は電源Ｖ２及びグランドＧＮＤを動作電源
として供給されている。
【００３０】ディレイ調整回路３７は直列に接続された
偶数個のインバータ３８からなり、前記ロック検出信号
ＬＤ１を遅延させた信号ＬＤ１１を出力する。ＯＲ回路
３９は信号ＬＤ１１を入力するとともに、不定出力検出
回路２７の検出信号ＤＵを入力しており、両信号ＬＤ
１，ＤＵの電位に基づく信号Ｓ３９を出力する。検出信
号ＤＵがＬレベルであると、ＯＲ回路３９はディレイ調
整回路３７の出力信号ＬＤ１１を通過させる。また、検
出信号ＤＵがＨレベルであると、ＯＲ回路３９は出力信
号ＬＤ１１を遮断することによって出力信号ＬＤ１１を
無効化する。
偶数個のインバータ３８からなり、前記ロック検出信号
ＬＤ１を遅延させた信号ＬＤ１１を出力する。ＯＲ回路
３９は信号ＬＤ１１を入力するとともに、不定出力検出
回路２７の検出信号ＤＵを入力しており、両信号ＬＤ
１，ＤＵの電位に基づく信号Ｓ３９を出力する。検出信
号ＤＵがＬレベルであると、ＯＲ回路３９はディレイ調
整回路３７の出力信号ＬＤ１１を通過させる。また、検
出信号ＤＵがＨレベルであると、ＯＲ回路３９は出力信
号ＬＤ１１を遮断することによって出力信号ＬＤ１１を
無効化する。
【００３１】さて、このように構成された半導体集積回
路において、ＰＬＬ周波数シンセサイザ２４がロックし
ていてロック検出信号ＬＤ２がＬレベルであるとする。
このとき、不定出力検出回路２７では第１のインバータ
２８の検出信号はＨレベル（電源Ｖ１のレベル）とな
り、ｐＭＯＳトランジスタ３２はオフしｎＭＯＳトラン
ジスタ３３がオンし、ＣＭＯＳインバータ３１からはＬ
レベルの検出信号ＤＵが出力される。検出信号ＤＵがＬ
レベルであるため、ｎＭＯＳトランジスタ３０はオフさ
れ、インバータ２８の検出信号はＨレベルに維持され
る。
路において、ＰＬＬ周波数シンセサイザ２４がロックし
ていてロック検出信号ＬＤ２がＬレベルであるとする。
このとき、不定出力検出回路２７では第１のインバータ
２８の検出信号はＨレベル（電源Ｖ１のレベル）とな
り、ｐＭＯＳトランジスタ３２はオフしｎＭＯＳトラン
ジスタ３３がオンし、ＣＭＯＳインバータ３１からはＬ
レベルの検出信号ＤＵが出力される。検出信号ＤＵがＬ
レベルであるため、ｎＭＯＳトランジスタ３０はオフさ
れ、インバータ２８の検出信号はＨレベルに維持され
る。
【００３２】検出信号ＤＵがＬレベルであるため、ロッ
ク検出信号ＬＤ１を遅延させた信号ＬＤ１１がＯＲ回路
３９を通過して信号Ｓ３９として出力される。従って、
ＰＬＬ周波数シンセサイザ２１がロックしていてロック
検出信号ＬＤ１がＬレベルであれば、信号Ｓ３９はＬレ
ベルとなる。ＰＬＬ周波数シンセサイザ２１がアンロッ
ク状態でロック検出信号ＬＤ１がＨレベルであれば、信
号Ｓ３９はＨレベルとなる。
ク検出信号ＬＤ１を遅延させた信号ＬＤ１１がＯＲ回路
３９を通過して信号Ｓ３９として出力される。従って、
ＰＬＬ周波数シンセサイザ２１がロックしていてロック
検出信号ＬＤ１がＬレベルであれば、信号Ｓ３９はＬレ
ベルとなる。ＰＬＬ周波数シンセサイザ２１がアンロッ
ク状態でロック検出信号ＬＤ１がＨレベルであれば、信
号Ｓ３９はＨレベルとなる。
【００３３】また、ロック検出信号ＬＤ２がＬレベルで
あるため、信号Ｓ３９がＯＲ回路２６を通過して信号Ｓ
２６として出力される。従って、ロック検出信号ＬＤ１
がＬレベルであれば、信号Ｓ２６はＬレベルとなり、ロ
ック検出信号ＬＤ１がＨレベルであれば、信号Ｓ２６は
Ｈレベルとなる。
あるため、信号Ｓ３９がＯＲ回路２６を通過して信号Ｓ
２６として出力される。従って、ロック検出信号ＬＤ１
がＬレベルであれば、信号Ｓ２６はＬレベルとなり、ロ
ック検出信号ＬＤ１がＨレベルであれば、信号Ｓ２６は
Ｈレベルとなる。
【００３４】次に、電源Ｖ１が遮断されると、ＰＬＬ周
波数シンセサイザ２１及びロック検出回路２２が停止さ
れ、ＰＬＬ周波数シンセサイザ２１はアンロック状態と
なる。すると、ロック検出信号ＬＤ１の電位は不定とな
る。ロック検出信号ＬＤ１はディレイ調整回路３７によ
って所定の遅延時間だけ遅れて信号ＬＤ１１として出力
される。
波数シンセサイザ２１及びロック検出回路２２が停止さ
れ、ＰＬＬ周波数シンセサイザ２１はアンロック状態と
なる。すると、ロック検出信号ＬＤ１の電位は不定とな
る。ロック検出信号ＬＤ１はディレイ調整回路３７によ
って所定の遅延時間だけ遅れて信号ＬＤ１１として出力
される。
【００３５】このとき、不定出力検出回路２７では第１
のインバータ２８の検出信号はプルダウン抵抗３４によ
ってＬレベル（グランドＧＮＤのレベル）にされる。そ
のため、ｐＭＯＳトランジスタ３２はオンしｎＭＯＳト
ランジスタ３３がオフし、ＣＭＯＳインバータ３１から
はＨレベルの検出信号ＤＵが出力される。検出信号ＤＵ
がＨレベルになるため、ｎＭＯＳトランジスタ３０はオ
ンされ、インバータ２８の検出信号はＬレベルに維持さ
れる。
のインバータ２８の検出信号はプルダウン抵抗３４によ
ってＬレベル（グランドＧＮＤのレベル）にされる。そ
のため、ｐＭＯＳトランジスタ３２はオンしｎＭＯＳト
ランジスタ３３がオフし、ＣＭＯＳインバータ３１から
はＨレベルの検出信号ＤＵが出力される。検出信号ＤＵ
がＨレベルになるため、ｎＭＯＳトランジスタ３０はオ
ンされ、インバータ２８の検出信号はＬレベルに維持さ
れる。
【００３６】検出信号ＤＵがＨレベルであるため、ＯＲ
回路３９の出力信号Ｓ３９はＨレベルとなり、ロック検
出信号ＬＤ１を遅延させた信号ＬＤ１１は遮断されて無
効化される。
回路３９の出力信号Ｓ３９はＨレベルとなり、ロック検
出信号ＬＤ１を遅延させた信号ＬＤ１１は遮断されて無
効化される。
【００３７】このとき、ロック検出信号ＬＤ２はＬレベ
ルであるが、信号Ｓ３９がＨレベルであるため、ＯＲ回
路２６の信号Ｓ２６はＨレベルとなり、ＰＬＬ周波数シ
ンセサイザ２１のアンロック状態を検出する。その結
果、半導体集積回路全体が所望の動作をする。
ルであるが、信号Ｓ３９がＨレベルであるため、ＯＲ回
路２６の信号Ｓ２６はＨレベルとなり、ＰＬＬ周波数シ
ンセサイザ２１のアンロック状態を検出する。その結
果、半導体集積回路全体が所望の動作をする。
【００３８】さて、本実施の形態は、以下の効果があ
る。 （１）不定出力検出回路２７は第１の電源Ｖ１が遮断さ
れるとロック検出信号ＬＤ１の電位が不定であることを
検出してＨレベルの検出信号ＤＵを出力し、ロック検出
信号ＬＤ１を無効化する。そのため、第１の電源Ｖ１が
遮断されたときＰＬＬ周波数シンセサイザ２１のアンロ
ック状態を検出でき、半導体集積回路の低消費電力化を
図りつつ、半導体集積回路を正常かつ安定に動作させる
ことができる。
る。 （１）不定出力検出回路２７は第１の電源Ｖ１が遮断さ
れるとロック検出信号ＬＤ１の電位が不定であることを
検出してＨレベルの検出信号ＤＵを出力し、ロック検出
信号ＬＤ１を無効化する。そのため、第１の電源Ｖ１が
遮断されたときＰＬＬ周波数シンセサイザ２１のアンロ
ック状態を検出でき、半導体集積回路の低消費電力化を
図りつつ、半導体集積回路を正常かつ安定に動作させる
ことができる。
【００３９】（２）不定出力検出回路２７は、インバー
タ２８の出力端子とグランドＧＮＤとの間にプルダウン
抵抗３４を設けているため、電源Ｖ１が遮断されたと
き、同抵抗３４によってインバータ２８の検出信号を速
やかにグランドＧＮＤレベルにすることができる。
タ２８の出力端子とグランドＧＮＤとの間にプルダウン
抵抗３４を設けているため、電源Ｖ１が遮断されたと
き、同抵抗３４によってインバータ２８の検出信号を速
やかにグランドＧＮＤレベルにすることができる。
【００４０】（３）不定出力検出回路２７はインバータ
２８の検出信号をＣＭＯＳインバータ３１に入力し、Ｃ
ＭＯＳインバータ３１の出力信号をインバータ２８のｎ
ＭＯＳトランジスタ３０に入力するようにしている。そ
のため、インバータ２８が第１の電源Ｖ１の遮断を検出
してＬレベルの検出信号を出力すると、Ｈレベルの検出
信号ＤＵに基づいてインバータ２８の検出信号をＬレベ
ルに維持することができる。
２８の検出信号をＣＭＯＳインバータ３１に入力し、Ｃ
ＭＯＳインバータ３１の出力信号をインバータ２８のｎ
ＭＯＳトランジスタ３０に入力するようにしている。そ
のため、インバータ２８が第１の電源Ｖ１の遮断を検出
してＬレベルの検出信号を出力すると、Ｈレベルの検出
信号ＤＵに基づいてインバータ２８の検出信号をＬレベ
ルに維持することができる。
【００４１】（４）制御回路３６は、ロック検出回路２
２のロック検出信号ＬＤ１を遅延させた信号ＬＤ１１を
出力するディレイ調整回路３７を設けた。そのため、不
定出力検出回路２７の検出信号ＤＵの電位の変化を、ロ
ック検出信号ＬＤ１の電位の変化よりも速くＯＲ回路３
９に伝えることができ、電源Ｖ１が遮断されたときＰＬ
Ｌ周波数シンセサイザ２１のアンロック状態を確実に検
出でき、半導体集積回路を正常かつ安定に動作させるこ
とができる。
２のロック検出信号ＬＤ１を遅延させた信号ＬＤ１１を
出力するディレイ調整回路３７を設けた。そのため、不
定出力検出回路２７の検出信号ＤＵの電位の変化を、ロ
ック検出信号ＬＤ１の電位の変化よりも速くＯＲ回路３
９に伝えることができ、電源Ｖ１が遮断されたときＰＬ
Ｌ周波数シンセサイザ２１のアンロック状態を確実に検
出でき、半導体集積回路を正常かつ安定に動作させるこ
とができる。
【００４２】なお、本発明は次のように任意に変更して
具体化することも可能である。 （１）前記不定出力検出回路２７に代えて、図４に示す
不定出力検出回路４１を用いる。この不定出力検出回路
４１は前記不定出力検出回路２７の構成におけるプルダ
ウン抵抗３４を省略し、第３のインバータとしてｐＭＯ
Ｓトランジスタ４３及びｎＭＯＳトランジスタ４４より
なるＣＭＯＳインバータ４２を設けている。ＣＭＯＳイ
ンバータ４２はＣＭＯＳインバータ３１の出力信号を反
転した信号を制御回路に出力する。なお、この場合に
は、制御回路３６におけるＯＲ回路３９をＡＮＤ回路に
変更すればよい。
具体化することも可能である。 （１）前記不定出力検出回路２７に代えて、図４に示す
不定出力検出回路４１を用いる。この不定出力検出回路
４１は前記不定出力検出回路２７の構成におけるプルダ
ウン抵抗３４を省略し、第３のインバータとしてｐＭＯ
Ｓトランジスタ４３及びｎＭＯＳトランジスタ４４より
なるＣＭＯＳインバータ４２を設けている。ＣＭＯＳイ
ンバータ４２はＣＭＯＳインバータ３１の出力信号を反
転した信号を制御回路に出力する。なお、この場合に
は、制御回路３６におけるＯＲ回路３９をＡＮＤ回路に
変更すればよい。
【００４３】この不定出力検出回路４１においては、電
源Ｖ１が遮断されると、第１のインバータ２８の検出信
号は徐々に低下しＬレベル（グランドＧＮＤのレベル）
になる。そのため、ＣＭＯＳインバータ３１からＨレベ
ルの信号が出力され、ＣＭＯＳインバータ４２からＬレ
ベルの検出信号ＤＵが出力される。なお、ＣＭＯＳイン
バータ３１の出力信号がＨレベルであるため、インバー
タ２８の出力信号はＬレベルに維持される。この場合に
も、前記不定出力検出回路２７と同様の効果がある。
源Ｖ１が遮断されると、第１のインバータ２８の検出信
号は徐々に低下しＬレベル（グランドＧＮＤのレベル）
になる。そのため、ＣＭＯＳインバータ３１からＨレベ
ルの信号が出力され、ＣＭＯＳインバータ４２からＬレ
ベルの検出信号ＤＵが出力される。なお、ＣＭＯＳイン
バータ３１の出力信号がＨレベルであるため、インバー
タ２８の出力信号はＬレベルに維持される。この場合に
も、前記不定出力検出回路２７と同様の効果がある。
【００４４】（２）制御回路におけるディレイ調整回路
として、図５に示すように、抵抗４７及びコンデンサ４
８よりなる積分回路４６を用いてもよい。この場合に
も、前記ディレイ調整回路３７と同様の作用及び効果が
ある。
として、図５に示すように、抵抗４７及びコンデンサ４
８よりなる積分回路４６を用いてもよい。この場合に
も、前記ディレイ調整回路３７と同様の作用及び効果が
ある。
【００４５】（３）不定出力検出回路２７におけるＣＭ
ＯＳインバータ３１に代えて、ｐＭＯＳトランジスタを
負荷とし、ｎＭＯＳトランジスタを出力トランジスタと
するインバータを用いてもよい。この場合にも、前記Ｃ
ＭＯＳインバータ３１と同様の作用及び効果がある。
ＯＳインバータ３１に代えて、ｐＭＯＳトランジスタを
負荷とし、ｎＭＯＳトランジスタを出力トランジスタと
するインバータを用いてもよい。この場合にも、前記Ｃ
ＭＯＳインバータ３１と同様の作用及び効果がある。
【００４６】（４）上記の形態において、電源Ｖ１が遮
断されたとき、不定出力検出回路２７の検出信号ＤＵの
出力の変化が、ロック検出信号ＬＤ１の電位が不定にな
るよりも速い場合には、ディレイ調整回路３７を省略し
てもよい。この場合にも、上記形態と同様の作用及び効
果がある。
断されたとき、不定出力検出回路２７の検出信号ＤＵの
出力の変化が、ロック検出信号ＬＤ１の電位が不定にな
るよりも速い場合には、ディレイ調整回路３７を省略し
てもよい。この場合にも、上記形態と同様の作用及び効
果がある。
【００４７】上記の各実施の形態からから把握できる請
求項以外の技術的思想について、以下に記載する。 （イ）前記不定出力検出回路は、前記第２の電源が動作
電源として供給され、かつ、前記第２のインバータの出
力信号を反転した信号を出力する第３のインバータを備
える請求項２〜４のいずれか一項に記載の半導体集積回
路。
求項以外の技術的思想について、以下に記載する。 （イ）前記不定出力検出回路は、前記第２の電源が動作
電源として供給され、かつ、前記第２のインバータの出
力信号を反転した信号を出力する第３のインバータを備
える請求項２〜４のいずれか一項に記載の半導体集積回
路。
【００４８】インバータ・・・この明細書においてイン
バータとは入力信号の電位を反転した信号を出力する回
路を意味し、ＣＭＯＳインバータや、ｐＭＯＳトランジ
スタを負荷とするインバータを含むものとする。
バータとは入力信号の電位を反転した信号を出力する回
路を意味し、ＣＭＯＳインバータや、ｐＭＯＳトランジ
スタを負荷とするインバータを含むものとする。
【００４９】
【発明の効果】以上詳述したように、本発明は、低消費
電力化を図りつつ、電源が遮断されても論理回路の出力
信号の電位を予め定められた電位にすることができる。
電力化を図りつつ、電源が遮断されても論理回路の出力
信号の電位を予め定められた電位にすることができる。
【図１】本発明の原理説明図
【図２】実施の形態の半導体集積回路を示す回路図
【図３】図２の半導体集積回路の作用を示すタイムチャ
ート
ート
【図４】別の不定出力検出回路を示す回路図
【図５】別のディレイ調整回路を示す回路図
【図６】従来の半導体集積回路を示すブロック図
【図７】従来の半導体集積回路を示す回路図
１１ 第１の論理回路 １２ 第２の論理回路 １３ 不定出力検出回路 １４ 制御回路 ２８ 第１のインバータ ２９ 抵抗回路としてのｐＭＯＳトランジスタ ３０ 第１のＭＯＳトランジスタとしてのｎＭＯＳトラ
ンジスタ ３１ 第２のインバータとしてのＣＭＯＳインバータ ３２ 第２のＭＯＳトランジスタとしてのｐＭＯＳトラ
ンジスタ ３３ 第３のＭＯＳトランジスタとしてのｎＭＯＳトラ
ンジスタ ３４ プルダウン抵抗 ３７ ディレイ調整回路 ３９ 第３の論理回路としてのＯＲ回路 ＧＮＤ 低電位電源としてのグランド ＩＮ２ 入力信号 Ｓ１１ 第１の信号 Ｓ１２ 第２の信号 Ｖ１ 第１の電源 Ｖ２ 第２の電源
ンジスタ ３１ 第２のインバータとしてのＣＭＯＳインバータ ３２ 第２のＭＯＳトランジスタとしてのｐＭＯＳトラ
ンジスタ ３３ 第３のＭＯＳトランジスタとしてのｎＭＯＳトラ
ンジスタ ３４ プルダウン抵抗 ３７ ディレイ調整回路 ３９ 第３の論理回路としてのＯＲ回路 ＧＮＤ 低電位電源としてのグランド ＩＮ２ 入力信号 Ｓ１１ 第１の信号 Ｓ１２ 第２の信号 Ｖ１ 第１の電源 Ｖ２ 第２の電源
Claims (4)
- 【請求項１】 第１の電源が動作電源として供給され、
かつ、入力信号の電位に基づく第１の信号を出力する第
１の論理回路と、 第２の電源が動作電源として供給されるとともに、前記
第１の信号の電位に基づく第２の信号を出力する第２の
論理回路と、 前記第１及び第２の電源が動作電源として供給され、か
つ、前記第１の電源の遮断に基づいて前記第１の信号の
電位が不定であることを検出するための不定出力検出回
路と、 前記不定出力検出回路によって前記第１の信号の電位が
不定であると検出されたとき、該第１の信号を無効化
し、前記第２の信号の電位が予め定められた電位になる
ように制御する制御回路とを備える半導体集積回路。 - 【請求項２】 前記不定出力検出回路は、前記第１の電
源に一端が接続された抵抗回路と、前記抵抗回路の他端
と低電位電源との間に接続された第１のＭＯＳトランジ
スタとを備え、前記抵抗回路及び第１のＭＯＳトランジ
スタ間の出力端子から前記第１の電源の遮断に基づく検
出信号を出力する第１のインバータと、 前記第２の電源及び前記低電位電源間に直列に接続され
た第２及び第３のＭＯＳトランジスタを有し、該第２及
び第３のＭＯＳトランジスタ間の出力端子から前記第１
のインバータの検出信号を反転した信号を前記第１のＭ
ＯＳトランジスタに供給する第２のインバータとを備え
る請求項１に記載の半導体集積回路。 - 【請求項３】 前記不定出力検出回路は、前記第１のイ
ンバータの出力端子と前記低電位電源との間にプルダウ
ン抵抗を備える請求項２に記載の半導体集積回路。 - 【請求項４】 前記制御回路は、前記第２の電源が動作
電源として供給され、かつ、前記第１の信号を遅延させ
るためのディレイ調整回路と、 前記不定出力検出回路の検出結果に基づいて前記ディレ
イ調整回路の出力信号の通過及び遮断を制御するための
第３の論理回路とを備える請求項１〜３のいずれか一項
に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8013221A JPH09205355A (ja) | 1996-01-29 | 1996-01-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8013221A JPH09205355A (ja) | 1996-01-29 | 1996-01-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09205355A true JPH09205355A (ja) | 1997-08-05 |
Family
ID=11827126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8013221A Withdrawn JPH09205355A (ja) | 1996-01-29 | 1996-01-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09205355A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001028087A (ja) * | 1999-07-13 | 2001-01-30 | Kawamura Electric Inc | 警報装置 |
| JP2003530733A (ja) * | 1999-10-28 | 2003-10-14 | シーゲイト テクノロジー エルエルシー | ディスクドライブの多電圧の電力上昇に対して安定な入力／出力バッファ回路 |
| US6857039B1 (en) * | 2000-01-05 | 2005-02-15 | Renesas Technology Corp. | Bi-directional bus circuitry executing bi-directional data transmission while avoiding floating state |
-
1996
- 1996-01-29 JP JP8013221A patent/JPH09205355A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001028087A (ja) * | 1999-07-13 | 2001-01-30 | Kawamura Electric Inc | 警報装置 |
| JP2003530733A (ja) * | 1999-10-28 | 2003-10-14 | シーゲイト テクノロジー エルエルシー | ディスクドライブの多電圧の電力上昇に対して安定な入力／出力バッファ回路 |
| US6857039B1 (en) * | 2000-01-05 | 2005-02-15 | Renesas Technology Corp. | Bi-directional bus circuitry executing bi-directional data transmission while avoiding floating state |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030401 |