KR20120054232A - 반도체 메모리 장치 - Google Patents

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KR20120054232A KR1020100115504A KR20100115504A KR20120054232A KR 20120054232 A KR20120054232 A KR 20120054232A KR 1020100115504 A KR1020100115504 A KR 1020100115504A KR 20100115504 A KR20100115504 A KR 20100115504A KR 20120054232 A KR20120054232 A KR 20120054232A
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Abstract

본 발명의 반도체 메모리 장치는 서로 전기적으로 연결된 복수 개의 메모리 칩을 포함하는 반도체 메모리 장치로서, 복수 개의 메모리 칩 중 적어도 하나는 입력 신호에 응답하여 출력 신호를 생성하고 모드 신호에 따라 출력 신호의 구동력을 달리하는 출력 드라이버부, 출력 드라이버의 출력 단자와 전기적으로 연결된 제 1 단자 및 출력 드라이버의 출력 단자와 전기적으로 연결된 제 2 단자를 포함하고, 제 1 단자는 적어도 하나의 메모리 칩 이외의 칩과 통신하도록 구비되고, 제 2 단자는 반도체 메모리 장치 외부와 통신하도록 구비된다.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로 보다 상세하게는 적층 반도체 메모리 장치에 관한 것이다.
반도체 메모리의 용량을 증가 시키기 위해 복수의 메모리 칩을 적층한 입체 구조 배치 기술이 사용되고 있다. 이러한 입체 구조 배치 기술을 적용한 반도체 메모리 장치를 적층 반도체 메모리 장치(Stacked Semicionductor Memory Apparatus)라고 한다. 이러한 입체 구조 배치 기술에는 SIP(System in Package) 방식, POP(Pakage on Pakage) 방식 및 TSV(Through Silicon Via) 방식 등이 사용되고 있다.
SIP 방식 및 POP 방식을 사용하는 적층 반도체 메모리 장치는 각 메모리 칩 및 패키지를 와이어 및 볼을 통해 연결하는 방식을 사용한다. SIP 방식 및 POP 방식은 각 멀티 칩과 패키지를 연결하는 와이어(Wire), 패키지 볼(Ball), 패키지 서브(Sub) 및 컨트롤러용 단자가 필요하다. 적층 반도체 메모리 장치와 컨트롤러 사이의 통신을 위해 입출력 되는 신호들에 대해 규격이 설정되어 있고, 적층 반도체 메모리 장치는 위에서 언급된 와이어, 패키지 볼, 패키지 서브 및 컨트롤러용 단자들의 저항 및 커패시터 값을 확인하고, 확인된 결과에 따라 출력 드라이버의 구동력(Driving ability)을 결정한다.
TSV 방식은 모듈 상에서 컨트롤러와의 거리에 따른 전송속도 열화, 데이터 대역폭의 취약점, 패키지 상의 변수에 따라 발생하는 전송 속도 열화를 극복하기 위한 대안으로 사용되고 있다. TSV 방식은 복수 개의 메모리 칩을 관통하는 경로를 생성하고, 경로에 전극을 형성함으로써 각 메모리 칩 및 컨트롤러 간의 통신을 수행한다. TSV 방식을 적용한 적층 반도체 메모리 장치는 종래에 존재하던 와이어, 패키지 서브 및 패키지 볼 등이 필요가 없이 직접 컨트롤러 위에 비아(Via)로 연결한다. 복수 개의 메모리 칩을 관통하는 경로 사이에는 범프(Bump)가 형성되어 각 메모리 칩 또는 컨트롤러를 전기적으로 연결한다. 일반적으로 범프(Bump)는 위에서 언급된 패키지 볼보다 작다. 이에 따라 TSV 방식은 종래의 SIP 방식 및 POP 방식에 비해 출력 드라이버의 구동력을 작게 가져갈 수 있다는 장점이 있다.
반도체 메모리 장치는 제품의 정상 동작 여부 및 동작 특성 확인을 위하여 테스트를 수행한다. 이러한 테스트는 테스트 장비에 반도체 메모리 장치를 로딩하고, 반도체 메모리 장치의 테스트용 패드에 프로브 핀(Probe Pin)을 접촉하는 방식으로 수행된다. 종래의 SIP 방식 및 POP 방식을 사용하는 적층 반도체 메모리 장치는 컨트롤러로의 출력을 위한 구동력을 가진 출력 드라이버를 통해 문제 없이 테스트 장비로 신호 출력이 가능하다. 하지만 TSV 방식을 사용하는 적층 반도체 메모리 장치는 컨트롤러로의 출력을 위한 출력 드라이버의 구동력이 SIP 방식 및 POP 방식을 사용하는 적층 반도체 메모리 장치의 출력 드라이버보다 작다. 따라서 TSV 방식을 사용하는 적층 반도체 메모리 장치가 구비하는 출력 드라이버의 구동력은 테스트 장비로 신호 출력을 하기에 불충분할 수 있다. TSV 방식을 사용하는 적층 반도체 메모리 장치를 테스트 하기 위해 컨트롤러를 부착하여 테스트하는 방법이 있을 수 있지만, 컨트롤러를 부착 및 제거하는 것은 그 비용 및 시간이 매우 많이 소비되므로 테스트하기에 용이하지 않다.
본 발명은 컨트롤러 및 테스트 장비에 모두 대응하기에 적합한 출력 드라이버를 구두비하는 반도체 메모리 장치를 제공하는 데에 그 기술적 과제가 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 서로 전기적으로 연결된 복수 개의 메모리 칩을 포함하는 반도체 메모리 장치로서, 상기 복수 개의 메모리 칩 중 적어도 하나는 입력 신호에 응답하여 출력 신호를 생성하고 모드 신호에 따라 상기 출력 신호의 구동력을 달리하는 출력 드라이버부, 상기 출력 드라이버의 출력 단자와 전기적으로 연결된 제 1 단자 및 상기 출력 드라이버의 출력 단자와 전기적으로 연결된 제 2 단자를 포함하고, 상기 제 1 단자는 상기 적어도 하나의 메모리 칩 이외의 칩과 통신하도록 구비되고, 상기 제 2 단자는 상기 반도체 메모리 장치 외부와 통신하도록 구비된다.
본 발명은 TSV 방식을 사용하는 반도체 메모리 장치의 테스트 비용 및 시간을 줄이는 효과를 창출한다.
도 1은 본 발명의 일 실시예에 따른 적층 반도체 메모리 장치의 개념적인 도면,
도 2는 도 1에 도시된 상기 출력 드라이버부(100)의 일 실시예에 따른 도면,
도 3은 도 2에 도시된 상기 제 2 드라이버부(120)의 일 실시예에 따른 회로도,
도 4는 도 2에 도시된 상기 제 1 드라이버부(110)의 다른 실시예에 따른 회로도이다.
본 발명에 따른 적층 반도체 메모리 장치는 출력 드라이버의 구동력을 모드에 따라 달리하도록 한다. 이에 따라 TSV 방식을 사용하는 적층 반도체 메모리 장치가 테스트 장비에 로딩되어 테스트를 수행하는 것을 보다 용이하게 한다.
도 1은 본 발명의 일 실시예에 따른 적층 반도체 메모리 장치의 개념적인 도면이다. 도 1을 참조하면, 복수 개의 메모리 칩(mc0~mc3, 10)이 적층되고, 상기 복수 개의 메모리 칩이 TSV를 통해 연결되는 것이 도시되어 있다. 상기 복수 개의 메모리 칩은 각각 TSV가 형성되어 있고, TSV의 종단에는 다른 메모리 칩 또는 컨트롤러(20)와 전기적으로 연결되기 위한 범프가 구성될 수 있다. 상기 복수 개의 메모리 칩(10)은 상기 컨트롤러(20)와 연결될 수 있다. TSV(Through Silicon Via)는 상기 컨트롤러(20) 및 상기 복수 개의 메모리 칩(20) 간 신호 전송을 위한 경로이다. TSV를 사용하는 신호는 설정에 따라 달라질 수 있으며, 일반적으로 칩 선택 신호(CS), 커맨드 신호(Cmd1, Cmd2), 데이터(Data<0:7>), 어드레스 신호(AD<0:15>) 및 모드 신호(tm)를 포함하여 구성될 수 있다.
또한 도 1을 참조하면, 상기 복수 개의 메모리 칩(10) 중 하나(mc0)의 개략적인 도면이 도시되어있다. 상기 메모리 칩(mc0)은 출력 드라이버부(100), 제 1 단자(30, 예를 들어 범프) 및 제 2 단자(40, 예를 들어 프로브 시험용 패드)를 포함하여 구성될 수 있다.
상기 출력 드라이버부(100)는 입력 신호(in)에 응답하여 출력 신호(out)를 생성하되, 모드 신호(tm)에 따라 상기 출력 신호(out)의 구동력을 달리한다.
상기 제 1 단자(30)는 상기 출력 드라이버부(100)의 출력 단자와 전기적으로 연결된다. 또한 상기 제 2 단자(40)는 상기 출력 드라이버부(100)의 출력 단자와 전기적으로 연결된다. 따라서 상기 제 1 단자(30) 및 상기 제 2 단자(40)는 서로 전기적으로 연결되도록 구성될 수 있다. 도 1에 도시된 적층 반도체 메모리 장치는 TSV 방식을 사용하는 적층 반도체 메모리 장치가 테스트 장비에 로딩되어 프로브 테스트를 수행하도록 할 수 있다. 이때 상기 제 1 단자(30)는 범프(Bump)에 해당되고, 상기 제 2 단자(40)는 프로브 시험용 패드에 해당될 수 있다. 상기 범프(Bump)는 TSV 끝단에 형성된 단자로서, 다른 메모리 칩 또는 상기 컨트롤러(20)에 연결되는 데에 사용된다. 상기 프로브 시험용 패드는 테스트 장비가 상기 적층 반도체 메모리 장치와 신호 입출력을 위해 사용하는 프로브 핀(Probe Pin)이 접촉되는 단자이며, 상기 범프보다 크게 구성되는 것이 바람직하다.
상기 모드 신호(tm)는 상기 적층 반도체 메모리 장치가 노멀 모드 또는 테스트 모드로 동작함에 따라 그 값을 달리하는 신호이다. 상기 모드 신호(tm)는 테스트 모드 신호를 사용하여 구성될 수 있다. 상기 노멀 모드는 상기 적층 반도체 메모리 장치가 상기 컨트롤러(20)와 연결되어 통신하는 모드에 해당될 수 있고, 상기 테스트 모드는 상기 적층 반도체 메모리 장치가 테스트 장비에 로딩되어 테스트를 수행하는 모드에 해당될 수 있다. 따라서 상기 출력 드라이버부(100)는 상기 입력 신호(in)를 수신하여 상기 출력 신호(out)를 생성하되, 상기 모드 신호(tm)에 따라 구동력을 달리하도록 구성되는 것이 바람직하다. 예를 들어, 상기 적층 반도체 메모리 장치가 상기 모드 신호(tm)에 응답하여 상기 노멀 모드로서 동작하면, 상기 출력 드라이버부(100)는 상기 제 1 단자(30, 예를 들어 범프)를 구동하기 위한 일반 구동력으로 동작한다. 또한 상기 적층 반도체 메모리 장치가 상기 모드 신호(tm)에 응답하여 상기 테스트 모드로서 동작하면, 상기 출력 드라이버부(100)는 상기 제 2 단자(40, 예를 들어 프로브 시험용 패드)를 구동하기 위한 확장 구동력으로 동작한다. 일반적으로 TSV 방식을 사용하는 적층 반도체 메모리 장치의 경우, 상기 확장 구동력이 상기 일반 구동력보다 10% 이상 크도록 설정하는 것이 바람직하다.
도 2는 도 1에 도시된 상기 출력 드라이버부(100)의 일 실시예에 따른 도면이다.
상기 출력 드라이버부(100)는 제 1 드라이버부(110) 및 제 2 드라이버부(120)를 포함하여 구성될 수 있다.
상기 제 1 드라이버부(110)는 상기 입력 신호(in)에 응답하여 상기 출력 신호(out)를 구동하여 출력 단자(no)를 출력한다. 상기 제 1 드라이버부(110)는 일반적인 출력 버퍼 회로를 포함하여 구성될 수 있다. 이후 설명될 상기 제 2 드라이버부(120)와 비교하기 위해 상기 제 1 드라이버부(100)가 상기 출력 신호(out)를 구동하는 구동력을 제 1 구동력이라고 한다. 상기 제 1 드라이버부(110)는 도 2에 도시된 것처럼, 외부 전압(VDD) 및 접지 전압(VSS) 사이에 직렬로 연결되고, 상기 입력 신호(in)를 공통으로 입력받는 피모스 트랜지스터(201) 및 엔모스 트랜지스터(202)를 포함하여 구성될 수 있다. 상기 피모스 트랜지스터(201) 및 상기 엔모스 트랜지스터(202)의 공통 드레인 단자는 상기 출력단자(no)와 연결되어 있다.
상기 제 2 드라이버부(120)는 상기 모드 신호(tm)가 활성화되면 상기 입력 신호(in)에 응답하여 상기 출력 신호(out)를 구동하여 상기 출력 단자(no)를 출력한다. 상기 제 2 드라이버부(120)가 활성화되어 상기 출력 신호(out)를 구동하는 구동력을 제 2 구동력이라고 한다.
상기 출력 단자(no)는 도 1에 도시된 상기 제 1 단자(30) 및 상기 제 2 단자(40)와 전기적으로 연결될 수 있다.
도 2와 같이 구성된 상기 출력 드라이버부(100)는 상기 제 2 드라이버부(120)가 상기 모드 신호(tm)에 따라 활성화됨으로써 그 구동력이 조절될 수 있다. 좀더 자세히 설명하면, 상기 출력 드라이버부(100)는 상기 모드 신호(tm)가 비활성화되면 상기 제 1 드라이버부(110)가 활성화되어 상기 출력 신호(out)를 구동하여 상기 출력 단자(no)로 출력하고, 상기 제 2 드라이버부(120)는 비활성화된다. 반대로 상기 모드 신호(tm)가 활성화되면 상기 제 1 드라이버부(110) 및 상기 제 2 드라이버부(120)가 모두 활성화되어 상기 출력 신호(out)를 구동하여 상기 출력 단자(no)로 출력한다. 따라서 상기 출력 드라이버부(100)의 구동력은 상기 모드 신호(tm)가 비활성화된 경우 상기 제 1 구동력이고, 상기 모드 신호(tm)가 활성화된 경우 상기 제 1 구동력 및 상기 제 2 구동력의 합이다. 즉 상기 출력 드라이버부(100)는 상기 입력 신호(in)에 응답하여 상기 출력 신호(out)를 구동하되, 상기 모드 신호(tm)에 따라 그 구동력을 달리한다.
도 3은 도 2에 도시된 상기 제 2 드라이버부(120)의 일 실시예에 따른 회로도이다.
상기 제 2 드라이버부는 구동 신호 생성부(121) 및 구동부(122)를 포함하여 구성될 수 있다.
상기 구동 신호 생성부(121)는 상기 입력 신호(in) 및 상기 모드 신호(tm)에 응답하여 구동 신호(ex1, ex2)를 생성한다.
상기 구동부(122)는 상기 구동 신호(ex1, ex2)에 응답하여 상기 출력 신호(out)를 구동하여 상기 출력 단자(no)로 출력한다. 상기 구동부(122)는 도 3에 도시된 것처럼, 상기 구동 신호(ex1)에 응답하여 상기 출력 단자(no)를 차지하는 피모스 트랜지스터(316, 317) 및 상기 구동 신호(ex2)에 응답하여 상기 출력 단자(no)를 디스차지하는 엔모스 트랜지스터(318, 319)를 포함하여 구성될 수 있다.
도 3에 도시된 상기 구동 신호 생성부(121)는 상기 모드 신호(tm)가 활성화되면 상기 입력 신호(in)에 따라 상기 구동 신호(ex1, ex2)를 생성하고, 상기 모드 신호(tm)가 비활성화되면 상기 구동부(122)가 비활성화되도록 상기 구동 신호(ex1, ex2)를 생성하도록 구성되었다. 상기 구동 신호 생성부(121)는 인버터(301, 302, 308, 309, 315), 피모스 트랜지스터(303, 304, 307, 310, 311) 및 엔모스 트랜지스터(305, 306, 312, 313, 314)를 포함하여 구성될 수 있다. 상기 인버터(301)는 상기 입력 신호(in)를 반전하여 출력한다. 상기 인버터(302)는 상기 모드 신호(tm)를 반전하여 출력한다. 상기 피모스 트랜지스터(303, 304)는 전원 전압(VDD) 및 제 1 노드(n1)사이에 직렬로 연결된다. 상기 피모스 트랜지스터(303)는 상기 인버터(302)의 출력 신호를 게이트 단자로 입력 받는다. 상기 피모스 트랜지스터(304)는 상기 인버터(301)의 출력 신호를 게이트 단자로 입력 받는다. 상기 엔모스 트랜지스터(305, 306)는 상기 제 1 노드(n1) 및 접지 전압(VSS) 사이에 직렬로 연결된다. 상기 엔모스 트랜지스터(305)는 상기 인버터(301)의 출력 신호를 게이트 단자로 입력 받는다. 상기 엔모스 트랜지스터(306)는 상기 모드 신호(tm)를 게이트 단자로 입력 받는다. 상기 피모스 트랜지스터(307)는 외부 전압(VDD) 및 상기 제 1 노드(n1)사이에 연결되어 상기 모드 신호(tm)를 게이트 단자로 입력받는다. 상기 제 1 노드(n1)의 전압 레벨은 상기 구동 신호(ex1)로서 출력된다.
도 3에 도시된 것처럼 구성된 상기 구동 신호 생성부(121)는 다음과 같이 동작한다. 상기 모드 신호(tm)가 로우 레벨로 비활성화되면, 상기 피모스 트랜지스터(303) 및 상기 엔모스 트랜지스터(306)는 턴오프(turn-off)되고, 상기 피모스 트랜지스터(307)는 턴온(turn-on)된다. 따라서 상기 제 1 노드(n1)의 전압 레벨은 상기 피모스 트랜지스터(307)에 의해 차지되어 하이 레벨이 된다. 반대로, 상기 모드 신호(tm)가 하이 레벨로 활성화되면, 상기 피모스 트랜지스터(303) 및 상기 엔모스 트랜지스터(306)는 턴온(turn-on)되고, 상기 피모스 트랜지스터(307)는 턴오프(turn-off)된다. 따라서 상기 제 1 노드(n1)의 논리 값은 상기 입력 신호(in)와 같은 값을 갖게 된다. 인버터(308, 309, 315), 피모스 트랜지스터(310, 311) 및 엔모스 트랜지스터(312, 313, 314)는 위와 같은 구성과 동일한 원리로 구성되었다. 따라서 상세한 설명은 생략한다.
도 4는 도 2에 도시된 상기 제 1 드라이버부(110)의 다른 실시예에 따른 회로도이다. 상기 제 1 드라이버부(110-1)는 도 2에 도시된 상기 제 1 드라이버부(110)와 달리 상기 모드 신호(tm)를 추가로 입력받고, 상기 모드 신호(tm)가 활성화되면 비활성화되도록 구성되었다. 상기 제 1 드라이버부(110-1)는 인버터(401), 피모스 트랜지스터(402, 403) 및 엔모스 트랜지스터(404, 405)를 포함하여 구성될 수 있다. 상기 인버터(401)는 상기 모드 신호(tm)를 반전하여 출력한다. 상기 피모스 트랜지스터(402, 403)는 외부 전압(VDD) 및 상기 출력 단자(no)사이에 직렬로 연결된다. 상기 피모스 트랜지스터(402)는 상기 모드 신호(tm)를 게이트 단자로 입력받는다. 상기 피모스 트랜지스터(403)는 상기 입력 신호(in)를 게이트 단자로 입력받는다. 상기 엔모스 트랜지스터(404, 405)는 상기 출력 단자(no) 및 접지 전압(VSS) 사이에 연결된다. 상기 엔모스 트랜지스터(404)는 상기 입력 신호(in)를 게이트 단자로 입력받는다. 상기 엔모스 트랜지스터(405)는 상기 인버터(401)의 출력 신호를 게이트 단자로 입력받는다.
도 4처럼 구성된 상기 제 1 드라이버부(110-1)는 다음과 같이 동작한다. 상기 모드 신호(tm)가 로우 레벨로 비활성화되면, 상기 피모스 트랜지스터(402) 및 상기 엔모스 트랜지스터(405)는 턴온되어 상기 제 1 드라이버부(110-1)는 상기 입력 신호(in)에 따라 상기 출력 신호(out)를 구동하여 상기 출력 단자(out)로 출력한다. 반대로 상기 모드 신호(tm)가 하이 레벨로 활성화되면, 상기 피모스 트랜지스터(402) 및 상기 엔모스 트랜지스터(405)는 턴오프되어 상기 제 1 드라이버부(110-1)는 비활성화된다.
도 4에 도시된 상기 제 1 드라이버부(110-1)를 포함하여 구성된 상기 적층 반도체 메모리 장치의 경우 상기 모드 신호(tm)에 따라 상기 출력 드라이버부의 구동력이 상기 제 1 구동력 또는 상기 제 2 구동력으로 달라지게 되므로, 상기 제 1 구동력 보다 상기 제 2 구동력이 크도록 상기 제 1 드라이버부(110-1) 및 상기 제 2 드라이버부(120)를 구성하는 것이 바람직하다.
도 1에 도시된 것처럼, 상기 복수 개의 메모리 칩(10)은 TSV를 통해 서로 전기적으로 연결될 수 있다. 하지만 본 발명의 기술적 사상은 TSV 뿐만 아니라, SIP 및 POP 방식으로 연결된 복수 개의 메모리 칩에도 동일하게 적용될 수 있다. 도 1의 상기 복수 개의 메모리 칩(10)을 TSV 방식으로 연결한 것이 본 발명을 실시하기 위한 필수적 요소를 제한하려는 의도가 아님을 명시한다.
또한 도 1 내지 도 4에 도시된 상기 적층 반도체 메모리 장치에서, 상기 제 2 단자(40)를 상기 프로브 시험용 패드로서 사용하는 경우, 상기 제 2 단자(40)는 상기 복수 개의 메모리 칩(10) 중에 하나만 구비하여도 무방하다. 이 경우 상기 제 2 단자(40)는 테스트 장비에 로딩되어 프로브 핀이 접촉되는 측의 메모리 칩에 존재하도록 구성하는 것이 바람직하다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 복수 개의 메모리 칩 20: 컨트롤러
30: 제 1 단자 40: 제 2 단자
100: 출력 드라이버부 110,110-1: 제 1 드라이버부
120: 제 2 드라이버부 121: 구동 신호 생성부
122: 구동부

Claims (10)

  1. 서로 전기적으로 연결된 복수 개의 메모리 칩을 포함하는 반도체 메모리 장치로서,
    상기 복수 개의 메모리 칩 중 적어도 하나는
    입력 신호에 응답하여 출력 신호를 생성하고 모드 신호에 따라 상기 출력 신호의 구동력을 달리하는 출력 드라이버부;
    상기 출력 드라이버의 출력 단자와 전기적으로 연결된 제 1 단자; 및
    상기 출력 드라이버의 출력 단자와 전기적으로 연결된 제 2 단자를 포함하고,
    상기 제 1 단자는 상기 적어도 하나의 메모리 칩 이외의 칩과 통신하도록 구비되고,
    상기 제 2 단자는 상기 반도체 메모리 장치 외부와 통신하도록 구비되는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 출력 드라이버부는
    상기 입력 신호에 응답하여 상기 출력 신호를 구동하여 상기 출력 단자로 출력하는 제 1 드라이버부; 및
    상기 모드 신호가 활성화되면 상기 입력 신호에 응답하여 상기 출력 신호를 구동하여 상기 출력 단자로 출력하는 제 2 드라이버부를 포함하는 적층 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 2 드라이버부는
    상기 입력 신호 및 상기 모드 신호에 응답하여 구동 신호를 생성하는 구동 신호 생성부; 및
    상기 구동 신호에 응답하여 상기 출력 신호를 구동하여 상기 출력 단자로 출력하는 구동부를 포함하고,
    상기 구동 신호 생성부는 상기 모드 신호가 활성화되면 상기 입력 신호에 따라 상기 구동 신호를 생성하고, 상기 모드 신호가 비활성화되면 상기 구동부가 비활성화되도록 상기 구동 신호를 생성하는 적층 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 구동부는 상기 제 1 드라이버부보다 구동력이 큰 적층 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 제 1 드라이버부는 상기 모드 신호를 추가로 입력받고, 상기 모드 신호가 활성화되면 비활성화되는 적층 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 2 드라이버부는 상기 제 1 드라이버부 보다 구동력이 더 큰 적층 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 2 드라이버의 구동력은 상기 제 1 드라이버부의 구동력보다 10% 이상 큰 적층 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 복수 개의 메모리 칩은 TSV를 통해 전기적으로 연결되어 있고,
    상기 제 1 단자는 상기 TSV와 전기적으로 연결된 범프인 구성된 적층 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 1 단자는 패키지 칩과 연결된 적층 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 제 2 단자는 프로브 시험용 패드인 적층 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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