DE102020135132A1 - Halbleitervorrichtung und herstellungsverfahren - Google Patents

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Abstract

Mehrere Halbleitervorrichtungen sind in einem Stapel angeordnet. Einzelne Halbleitervorrichtungen innerhalb des Stapels werden durch ein Kennungssignal ausgewählt, welches in den Stapel gesendet wird. Das Signal wird innerhalb jedes Stapels mit einer einzigartigen Stapelkennung verglichen, die innerhalb jeder der Halbleitervorrichtungen gespeichert ist, und wenn das Signal das gleiche ist wie die einzigartige Stapelkennung, wird die Halbleitervorrichtung ausgewählt, während, wenn das Signal nicht das gleiche ist wie die einzigartige Stapelkennung, die Halbleitervorrichtung im voreingestellten Überbrückungsmodus bleibt.

Description

  • PRIORITÄT UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patenanmeldung 63/059,234, eingereicht am 31. Juli 2020, die durch Bezugnahme hierin aufgenommen wird.
  • HINTERGRUND
  • Herkömmlicherweise werden IC-Chips unter Verwendung sogenannter zweidimensionaler Verbindungen oder 2D-Verbindungen verbunden. Für hochentwickelte Vorrichtungen, wie z.B. System-on-Chip-Vorrichtungen (SoC-Vorrichtungen), welche große Layouts mit zahlreichen funktionellen Blöcken (z.B. Logik, I/O, Speicher, analoge Schaltungen und Ähnliches) aufweisen, weist die herkömmliche 2D-Verdrahtung zahlreiche Beschränkungen auf. Diese umfassen I/O-Beschränkungen aufgrund der großen Anzahl von Verbindungen und I/O-Anschlüssen, die benötigt werden, des Stromverbrauchs/Leckstroms, der mit der 2D-Verdrahtung verbunden ist, und der hohen Kosten, der mit der 2D-Verdrahtung verbunden sind. Diese Probleme verschärfen sich dadurch, dass Technologieknoten in den Sub-Mikrometer-Maßstab eintreten. Eine herkömmliche 2D-Verdrahtung verursacht auch Ausbeuteprobleme, insbesondere für hochentwickelte Knotenvorrichtungen, wie z.B. Feldprogrammierbare Gate-Arrays (FPGAs) und Graphikprozessoreinheiten (Graphic Processing Units, GPUs).
  • Die sogenannte 3D-Verdrahtung, welche das Verbinden mehrerer Chips vertikal sowie horizontal auf einem gemeinsamen Substrat umfasst, ist für hochentwickelte Vorrichtungen zunehmend wünschenswert. Leiterplatten und/oder Silizium-Interposer-Packages können eingesetzt werden, um verschiedene integrierte Schaltungen zu verbinden, wie z.B. eine hochentwickelte Logikvorrichtung und einen zugehörigen Speicher, z.B. einen DRAM-Chip. Die Verwendung von Silizium-Durchkontaktierungen (Through Silicon Vias, TSVs) trägt ebenfalls zu einem effizienteren Packaging mit 3D-Packages bei und ermöglicht breitere I/O-Verbindungen. Solche Packages öffnen die Tür für Package-on-Package-Vorrichtungen (PoP-Vorrichtungen), wie z.B. ein oben auf ein Logik-Package gestapeltes DRAM-Package. Trotz des Vorteils bestehen beim Packaging und insbesondere auch beim 3D-Packaging andere Probleme, z.B. das Erfordernis eines geeigneten oder effizienteren Sendens und/oder Empfangens von Daten in 3D-Stapeln.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 zeigt einen Stapel von Halbleitervorrichtungen gemäß einigen Ausführungsformen.
    • 2 zeigt eine konzeptionelle Ansicht des Stapels von Halbleitervorrichtungen gemäß einigen Ausführungsformen.
    • 3A bis 3D zeigen Ansichten eines gespeicherten Kennungsblocks gemäß einigen Ausführungsformen.
    • 4 zeigt eine konzeptionelle Ansicht des gespeicherten Kennungsblocks gemäß einigen Ausführungsformen.
    • 5A bis 5B zeigen eine konzeptionelle Ansicht eines Ausgabeblocks gemäß einigen Ausführungsformen.
    • 6A bis 6B zeigen eine konzeptionelle Ansicht eines Eingabeblocks gemäß einigen Ausführungsformen.
    • 7A bis 7B zeigen eine konzeptionelle Ansicht eines In/Out-Blocks gemäß einigen Ausführungsformen.
    • 8A bis 8B zeigen einen Steuerungsblock gemäß einigen Ausführungsformen.
    • 9A bis 9D zeigen Ansichten eines gespeicherten Kennungsblocks mit auftrennbaren Verbindungsbrücken (Fuses) gemäß einigen Ausführungsformen.
    • 10 zeigt eine konzeptionelle Ansicht des Programmierens von Fuses gemäß einigen Ausführungsformen.
    • 11A bis 11B zeigen eine Eingangsreparaturschaltung gemäß einigen Ausführungsformen.
    • 12 zeigt ein I/O-Array gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Realisieren verschiedener Merkmale der Erfindung bereit. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Beispielsweise kann das Bilden eines zweiten Merkmals über oder auf einem ersten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in direktem Kontakt gebildet werden, und es kann außerdem Ausführungsformen umfassen, bei welchen zwischen dem ersten und dem zweiten Merkmal weitere Merkmale gebildet werden können, so dass das erste und das zweite Merkmal gegebenenfalls nicht in direktem Kontakt stehen. Außerdem können Bezugszeichen in den verschiedenen Beispielen der vorliegenden Offenbarung wiederholt werden. Diese Wiederholung dient der Vereinfachung und Verdeutlichung und schreibt nicht grundsätzlich eine Beziehung zwischen den verschiedenen hierin erläuterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können hierin zur Vereinfachung der Beschreibung Begriffe der räumlichen Beziehung wie „unterhalb“, „unter“, „untere“, „oberhalb“, „obere“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den Zeichnungen dargestellt zu beschreiben. Die Begriffe der räumlichen Beziehung sollen zusätzlich zu der Orientierung, die in den Zeichnungen abgebildet sind, andere Orientierungen der Vorrichtung während Benutzung oder Betrieb umfassen. Die Vorrichtungen können anders orientiert sein (um 90 Grad gedreht sein oder andere Orientierungen aufweisen) und die hierin verwendeten Deskriptoren der räumlichen Beziehung können gleichermaßen entsprechend interpretiert werden.
  • Nun werden Ausführungsformen in Bezug auf eine bestimmte Ausführungsform beschrieben, bei welcher ein Stapel von Halbleitervorrichtungen Datensignale unter Verwendung von einzigartigen Kennungen sendet und empfängt, welche die Position einer jeweiligen Halbleitervorrichtung innerhalb des Stapels kennzeichnen. Die hierin vorgestellten Ausführungsformen sind jedoch nicht auf die genauen hierin beschriebenen Ausführungsformen beschränkt und die Ausführungsformen können in einer breiten Vielfalt von Vorrichtungen und Verfahren realisiert werden.
  • Nun Bezug nehmend auf 1, ist dort ein erster Stapel 100 von Halbleitervorrichtungen dargestellt, welcher eine erste Halbleitervorrichtung 101, eine zweite Halbleitervorrichtung 103 und eine dritte Halbleitervorrichtung 105 aufweist. In einer Ausführungsform kann es sich bei der ersten Halbleitervorrichtung 101, der zweiten Halbleitervorrichtung 103 und der dritten Halbleitervorrichtung 105 um einen beliebigen geeigneten Halbleiter-Die handeln, wie z.B. einen Logik-Die, einen Speicher-Die, einen Die eines feldprogrammierbaren Gate-Array (FPGA), einen I/O-Die, einen analogen Die oder Ähnliches. Es kann jedoch jeder geeignete Typ eines Halbleiter-Die verwendet werden.
  • In einer Ausführungsform weist die erste Halbleitervorrichtung 101 ein erstes Halbleitersubstrat 107, erste Substrat-Durchkontaktierungen (TSVs) 102, erste aktive Vorrichtungen (in 1 durch ein mit 109 gekennzeichnetes Feld dargestellt) innerhalb einer aktiven Zone des ersten Halbleitersubstrats 107 und erste Metallisierungsschichten 111 auf. In einer Ausführungsform kann das erste Halbleitersubstrat 107 massives Silizium, dotiert oder undotiert, oder eine aktive Schicht eines Silizium-auf-Isolator-Substrats (SOI-Substrats) aufweisen. Im Allgemeinen weist ein SOI-Substrat eine Schicht eines Halbleitermaterials wie Silizium, Germanium, Siliziumgermanium, SOI, Siliziumgermanium-auf-Isolator (SGOI) oder Kombinationen davon auf. Andere Substrate, die verwendet werden können, umfassen mehrschichtige Substrate, Gradientensubstrate oder Substrate mit hybrider Orientierung.
  • Innerhalb des ersten Halbleitersubstrats 107 können die ersten TSVs 102 so ausgebildet sein, dass sie sich durch das erste Halbleitersubstrat 107 erstrecken, um für einen schnellen Durchgang von Datensignalen von einer ersten Seite des ersten Halbleitersubstrats 107 zu einer zweiten Seite des ersten Halbleitersubstrats 107 zu sorgen, um die Datensignale zu einer darüber liegenden Halbleitervorrichtung (z.B. zu der zweiten Halbleitervorrichtung 103 und/oder der dritten Halbleitervorrichtung 105) zu senden. In einer Ausführungsform können die ersten TSVs 102 gebildet werden, indem zunächst Silizium-Durchkontaktierungs-Öffnungen (TSV-Öffnungen) in dem ersten Halbleitersubstrat 107 gebildet werden. Die TSV-Öffnungen können gebildet werden, indem ein geeigneter Photoresist aufgebracht und entwickelt wird und Abschnitte des ersten Halbleitersubstrats 107, die frei liegen, bis zu einer gewünschten Tiefe entfernt werden. Die TSV-Öffnungen können so gebildet werden, dass sie sich bis zu einer Tiefe in das erste Halbleitersubstrat 107 erstrecken, die größer ist als die gewünschte letztendliche Höhe des ersten Halbleitersubstrats 107. Entsprechend kann die Tiefe, obwohl sie von den Gesamt-Designs abhängt, etwa 20 µm bis etwa 200 µm betragen, z.B. etwa 50 µm.
  • Sobald die TSV-Öffnungen innerhalb des ersten Halbleitersubstrats 107 gebildet worden sind, können die TSV-Öffnungen mit einer Auskleidung ausgekleidet werden. Die Auskleidung kann z.B. ein Oxid sein, das aus Tetraethylorthosilikat (TEOS) oder Siliziumnitrid gebildet wird, wenngleich ein beliebiges geeignetes Dielektrikumsmaterial verwendet werden kann. Die Auskleidung kann durch ein Verfahren der plasmaunterstützten chemischen Abscheidung aus der Gasphase (PE-CVD) gebildet werden, wenngleich auch andere Verfahren angewendet werden können, wie z.B. physikalische Abscheidung aus der Gasphase oder ein thermisches Verfahren. Außerdem kann die Auskleidung in einer Dicke von etwa 0,1 µm bis etwa 5 µm gebildet werden, z.B. etwa 1 µm.
  • Sobald die Auskleidung entlang den Seitenwänden und dem Boden der TSV-Öffnungen gebildet worden ist, kann eine Barriereschicht gebildet werden und der Rest der TSV-Öffnungen kann mit einem ersten leitfähigen Material gefüllt werden. Das erste leitfähige Material kann Kupfer enthalten, wenngleich auch andere geeignete Materialien wie Aluminium, Legierungen, dotiertes Polysilizium, Kombinationen davon und Ähnliches verwendet werden können. Das erste leitfähige Material kann durch elektroplattieren von Kupfer auf eine Keimschicht, Füllen und Überfüllen der TSV-Öffnungen gebildet werden. Sobald die TSV-Öffnungen gefüllt worden sind, können überschüssige Auskleidung, Barriereschicht, Keimschicht und überschüssiges erstes leitfähiges Material außerhalb der TSV-Öffnungen durch Planarisierungsverfahren entfernt werden, wie z.B. chemisch-mechanisches Polieren (CMP), wenngleich ein beliebiges geeignetes Entfernungsverfahren angewendet werden kann.
  • Sobald die TSV-Öffnungen gefüllt worden sind, erfolgt ein Verdünnern einer zweiten Seite des ersten Halbleitersubstrats 107, um die Öffnungen für die ersten TSVs 102 freizulegen und die ersten TSVs aus dem leitfähigen Material zu bilden, welches sich durch das erste Halbleitersubstrat 107 erstreckt. Das Verdünnern der zweiten Seite des Substrats kann durch ein Planarisierungsverfahren wie CMP oder Ätzen erfolgen. Es kann jedoch jedes geeignete Verfahren zum Bilden der ersten TSVs 102 angewendet werden.
  • Das erste Halbleitersubstrat 107 kann außerdem erste aktive Vorrichtungen 109 aufweisen. Wie der Fachmann erkennt, kann eine breite Vielfalt von ersten aktiven Vorrichtungen 109 und passiven Vorrichtungen wie Transistoren, Kondensatoren, Widerständen, Kombinationen dieser und Ähnlichem verwendet werden, um die gewünschten strukturellen und funktionellen Erfordernisse des Designs für die erste Halbleitervorrichtung 101 (wie nachstehend weiter beschrieben) zu erzeugen. Die ersten aktiven Vorrichtungen 109 können durch beliebige geeignete Verfahren gebildet werden.
  • Die erste Halbleitervorrichtung 101 weist außerdem erste Back-End-Of-Line-Metallisierungsschichten (BEOL-Metallisierungsschichten) 111 auf. Die ersten Metallisierungsschichten 111 sind über dem ersten Halbleitersubstrat 107 und den ersten aktiven Vorrichtungen 109 ausgebildet und sind so ausgestaltet, dass sie die verschiedenen aktiven Vorrichtungen 109 und die ersten TSVs 102 verbinden, um ein funktionelles Schaltungssystem zu bilden. In einer Ausführungsform sind die ersten Metallisierungsschichten 111 aus abwechselnden Schichten von dielektrischem und leitfähigem Material ausgebildet und können durch ein beliebiges geeignetes Verfahren (z.B. Abscheidung, Damaszener, Doppel-Damaszener usw.) gebildet werden, um leitfähige Leitungen und leitfähige Durchkontaktierungen zu bilden. Die genaue Anzahl der ersten Metallisierungsschichten 111 hängt vom Design der ersten Halbleitervorrichtung 101 ab.
  • In einer speziellen Ausführungsform kann jede der Schichten der ersten Metallisierungsschichten 111 durch ein Damaszener- oder Doppel-Damaszener-Verfahren gebildet werden. Beispielsweise kann über der Struktur eine Dielektrikumsschicht aufgebracht werden und über der Dielektrikumsschicht kann ein Photoresist angeordnet werden. Sobald er angeordnet ist, kann der Photoresist strukturiert werden, indem man eine Energiequelle (z.B. Licht) durch eine Maske führt, um eine strukturierte Energiequelle zu bilden, und anschließend wird die strukturierte Energiequelle auf den Photoresist gerichtet und wirkt auf diesen ein. Sobald die strukturierte Energiequelle auf den Photoresist eingewirkt hat, wird der Photoresist unter Verwendung eines Entwicklers entwickelt, um entweder die bestrahlten oder die nicht-bestrahlten Abschnitte des Photoresists abzutrennen und zu entfernen. Der strukturierte Photoresist wird dann als eine Maske zum Bilden einer Öffnung entweder durch die Dielektrikumsschicht hindurch oder innerhalb dieser verwendet.
  • Sobald die Öffnung entweder durch die Dielektrikumsschicht hindurch oder innerhalb dieser gebildet worden ist, kann ein leitfähiges Material in die Öffnung gebracht werden. In einer speziellen Ausführungsform wird zuerst eine Keimschicht aufgebracht und dann wird ein Abscheidungsverfahren angewendet, wie z.B. Elektroplattieren oder stromloses Plattieren, um die Öffnung mit einem leitfähigen Material zu füllen oder zu überfüllen. Sobald es angeordnet ist, kann etwaiges überschüssiges Material des leitfähigen Materials, das außerhalb der Öffnung angeordnet ist, durch ein Planarisierungsverfahren entfernt werden, z.B. durch ein chemisch-mechanisches Planarisierungsverfahren. Es können jedoch beliebige geeignete Verfahren angewendet werden, um die leitfähigen Leitungen und Durchkontaktierungen einer jeweiligen Schicht der ersten Metallisierungsschichten 111 zu bilden.
  • In Verbindung mit den ersten Metallisierungsschichten 111 können erste externe Verbindungen 113 gebildet werden. In einer Ausführungsform kann es sich bei den ersten externen Verbindungen 113 um eine leitfähige Säule, z.B. eine Kupfersäule, handeln und sie können ein oder mehrere leitfähige Materialien aufweisen, wie z.B. Kupfer, Wolfram, andere leitfähige Metalle oder Ähnliches, und sie können beispielsweise durch Elektroplattieren, stromloses Plattieren oder Ähnliches mit einer Keimschicht und einem angeordneten und strukturierten Photoresist gebildet werden. In einer Ausführungsform wird ein Elektroplattierungsverfahren angewendet, wobei die Keimschicht und der Photoresist in eine Elektroplattierungslösung eingetaucht wird, z.B. in eine Lösung, die Kupfersulfat (CuSO4) enthält. Die Keimschichtfläche ist elektrisch mit der negativen Seite einer externen Gleichstromversorgung verbunden, so dass die Keimschicht als die Kathode bei dem Elektroplattierungsverfahren fungiert. Eine feste leitfähige Anode, z.B. eine Kupferanode, wird ebenfalls in die Lösung getaucht und wird an der positiven Seite der Stromversorgung befestigt. Die Atome aus der Anode werden in der Lösung gelöst, aus welcher die Kathode, z.B. die Keimschicht, die gelösten Atome erhält, wodurch die frei liegenden leitfähigen Bereiche der Keimschicht innerhalb der Öffnung des Photoresists plattiert werden. Sobald er gebildet ist, kann der Photoresist entfernt werden und die darunter liegende frei liegende Keimschicht kann entfernt werden.
  • In einer anderen Ausführungsform können die ersten externen Verbindungen 113 Kontakthöcker sein, wie z.B. Mikrobumps oder Controlled-Collapse-Chip-Connection-Bumps (C4-Bumps), und können ein Material wie Zinn oder andere geeignete Materialien wie Silber oder Kupfer aufweisen. In einer Ausführungsform, bei welcher die ersten externe Verbindungen 113 Kontakthöcker sind, können die ersten externen Verbindungen 113 ein Material wie Zinn oder andere geeignete Materialien wie Silber, bleifreies Zinn oder Kupfer aufweisen. In einer Ausführungsform, bei welcher es sich bei den ersten externen Verbindungen 113 um einen Zinn-Löthöcker handelt, können die ersten externen Verbindungen 113 gebildet werden, indem zunächst durch so verbreitet angewendete Verfahren wie Verdampfen, Elektroplattieren, Bedrucken, Lötmitteltransfer, Kugelanordnung usw. eine Zinnschicht zu einer Dicke von z.B. etwa 100 µm gebildet wird. Sobald auf der Struktur eine Zinnschicht gebildet worden ist, kann ein Reflow-Verfahren durchgeführt werden, um das Material zu der gewünschten Bump-Form zu formen.
  • Außerdem können zweite externe Verbinder 115 gebildet werden, um leitfähige Zonen für einen Kontakt zwischen der ersten Halbleitervorrichtung 101 und z.B. der zweiten Halbleitervorrichtung 103 bereitzustellen. In einer Ausführungsform kann es sich bei den zweiten externen Verbindern 115 um eine hybride Bump-Formation handeln, umfassend beliebige gewünschte Anzahlen und beliebige gewünschte Kombinationen von Ball-Grid-Array-Verbindern (BGA-Verbindern), Lötkugeln, Controlled-Collapse-Chip-Connection-Bumps (C4-Bumps), Mikrobumps (z.B. µ-Bumps), durch eine Electroless-Nickel-Electroless-Palladium-Immersion-Gold-Technik (ENEPIG) gebildete Bumps oder Ähnliches. Es können jedoch beliebige geeignete Typen von externen Verbindern verwendet werden.
  • In einer Ausführungsform können die zweiten externen Verbinder 115 leitfähige Säulen sein und können gebildet werden, indem zunächst ein Photoresist (nicht dargestellt) über der Rückseite der ersten Halbleitervorrichtung 101 gebildet wird. Der Photoresist kann in der gewünschten Form der zweiten externen Verbinder 115 strukturiert sein. Anschließend werden die zweiten externen Verbinder 115 aus einem leitfähigen Material wie Kupfer innerhalb des Photoresists aufgebracht, wenngleich auch andere leitfähige Materialien wie Nickel, Gold oder eine Metalllegierung, Kombinationen dieser oder Ähnliches verwendet werden können. Außerdem können die zweiten externen Verbinder 115 durch ein Verfahren wie Elektroplattieren oder stromloses Plattieren gebildet werden. Bei dem Verfahren wird z.B. Kupfer innerhalb der Öffnungen aufgebracht, um die Öffnungen des Photoresists zu füllen oder zu überfüllen, wodurch die zweiten externen Verbinder 115 gebildet werden. Anschließend können überschüssiges leitfähiges Material und Photoresist außerhalb der Öffnungen der ersten Passivierungsschicht 110 entfernt werden, z.B. durch ein Veraschungsverfahren, ein Verfahren des chemischmechanischen Polierens (CMP), Kombinationen dieser oder Ähnliches.
  • Wie jedoch der Fachmann erkennt, ist das oben beschriebene Verfahren zum Bilden der ersten externen Verbindungen 113 und der zweiten externen Verbinder 115 lediglich eine solche Beschreibung und soll die Ausführungsformen nicht auf dieses genaue Verfahren beschränken. Stattdessen sollen die beschriebenen Verfahren lediglich beispielhaft sein, da jedes geeignete Verfahren oder jede geeignete Kombination von Verfahren zum Bilden der ersten externen Verbindungen 113 und der zweiten externen Verbinder 115 angewendet werden kann. Alle geeigneten Verfahren sollen vollständig vom Umfang der vorliegenden Ausführungsformen umfasst sein.
  • Die zweite Halbleitervorrichtung 103 kann eine ähnliche sein wie die erste Halbleitervorrichtung 101 (wie sie sowohl bereits hierin beschrieben wurde als auch hierin noch beschrieben wird). Beispielsweise kann die zweite Halbleitervorrichtung 103 ein zweites Halbleitersubstrat 117, zweite TSVs 104, zweite aktive Vorrichtungen 119, eine zweite Back-End-Of-Line-Metallisierungsschicht 121 und vierte externe Verbinder 125 aufweisen, welche ähnliche sein können wie das erste Halbleitersubstrat 107, die ersten TSVs 102, die ersten aktiven Vorrichtungen 109, die ersten Metallisierungsschichten 111 bzw. die zweiten externen Verbinder 115. Außerdem kann die zweite Halbleitervorrichtung 103 dritte externe Verbinder 123 aufweisen, welche ähnliche sind wie die ersten externen Verbindungen 113 und/oder die zweiten externen Verbinder 115.
  • Die dritte Halbleitervorrichtung 105 kann eine ähnliche sein wie die erste Halbleitervorrichtung 101 (wie sie sowohl bereits hierin beschrieben wurde als auch hierin noch beschrieben wird). Beispielsweise kann die dritte Halbleitervorrichtung 105 ein drittes Halbleitersubstrat 127, dritte TSVs 106, dritte aktive Vorrichtungen 129, dritte Back-End-Of-Line-Metallisierungsschichten 131, fünfte externe Verbinder 133 und sechste externe Verbinder 134 aufweisen, welche ähnliche sein können wie das erste Halbleitersubstrat 107, die ersten TSVs 102, die ersten aktiven Vorrichtungen 109, die ersten Metallisierungsschichten 111, die dritten externen Verbinder 123 bzw. die vierten externen Verbinder 125.
  • In einer Ausführungsform ist die dritte Halbleitervorrichtung 105 an die zweite Halbleitervorrichtung 103 gebondet und die zweite Halbleitervorrichtung 103 ist an die erste Halbleitervorrichtung 101 gebondet. In einer Ausführungsform sind die Vorderseiten der zweiten Halbleitervorrichtung 103 und der dritten Halbleitervorrichtung 105 in einer Vorderseite-an-Rückseite-Konfiguration an die Vorderseite der ersten Halbleitervorrichtung 101 und die Rückseite der zweiten Halbleitervorrichtung 103 gebondet, während die Vorderseite der zweiten Halbleitervorrichtung 103 in einer Vorderseite-an-Vorderseite-Konfiguration an die Vorderseite der ersten Halbleitervorrichtung 101 gebondet ist. In anderen Ausführungsformen können jedoch die erste Halbleitervorrichtung 101, die zweite Halbleitervorrichtung 103 und die dritte Halbleitervorrichtung 105 in einer beliebigen geeigneten Kombination von Orientierungen gebondet sein. Es können beliebige geeignete Konfigurationen verwendet werden.
  • Beispielsweise werden in einer Ausführungsform, bei welcher die fünften externen Verbinder 133 und die vierten externen Verbinder 125 beide Kupfersäulen sind, die fünften externen Verbinder 133 und die vierten externen Verbinder 125 aneinander ausgerichtet und dann in physischen Kontakt gebracht. Sobald sie sich in physischem Kontakt befinden, werden die fünften externen Verbinder 133 und die vierten externen Verbinder 125 erwärmt und es wird Druck angewendet, um eine Metall-Metall-Bondung zu bilden. Es können jedoch beliebige andere Bondungs-Verfahren angewendet werden, wie z.B. Dielektrikum-Dielektrikum-Bondung (z.B. unter Verwendung von Passivierungsschichten, die in 1 nicht dargestellt sind), Hybrid-Bondung oder Ähnliches.
  • In ähnlicher Weise werden in einer Ausführungsform, bei welcher die zweiten externen Verbinder 115 und die dritten externen Verbinder 123 beide Kupfersäulen sind, die zweiten externen Verbinder 115 und die dritten externen Verbinder 123 aneinander ausgerichtet und dann in physischen Kontakt gebracht. Sobald sie sich in physischem Kontakt befinden, werden die zweiten externen Verbinder 115 und die dritten externen Verbinder 123 erwärmt und es wird Druck angewendet, um eine Metall-Metall-Bondung zu bilden. Es können jedoch beliebige andere Bondungs-Verfahren angewendet werden, wie z.B. Dielektrikum-Dielektrikum-Bondung, Hybrid-Bondung oder Ähnliches.
  • In einer Ausführungsform wird die erste Halbleitervorrichtung 101, entweder vor oder nach der Bondung an die zweite Halbleitervorrichtung 103, an ein Trägersubstrat 135 gebondet. In einer Ausführungsform kann das Trägersubstrat 135 ein Package-Substrat oder eine Leiterplatte sein, z.B. ein Laminatsubstrat, das als ein Stapel mehrerer dünner Schichten (oder Laminate) eines Polymermaterials wie Bismaleimidtriazin (BT), FR-4, ABF oder Ähnliches ausgebildet ist. Es kann jedoch ein beliebiges anderes geeignetes Substrat verwendet werden, wie z.B. ein Silizium-Interposer, ein Silizium-Substrat, ein organisches Substrat, ein Keramiksubstrat oder Ähnliches, und all solche umverteilenden Substrate, die der Struktur, die die ersten externen Verbindungen 113 aufweist, Halt verleihen und ihr Verbindungsmöglichkeiten bereitstellen, sollen vollständig vom Umfang der Ausführungsformen umfasst sein.
  • In einer Ausführungsform, bei welcher die ersten externen Verbindungen 113 Löthöcker sind, können die ersten externen Verbindungen 113 mit entsprechenden Verbindungen des Trägersubstrats 135 in Ausrichtung gebracht sein. Sobald sie in Ausrichtung gebracht sind und in physischem Kontakt stehen, kann ein Reflow-Verfahren durchgeführt werden, um das Material der ersten externen Verbindungen 113 aufzuschmelzen und die ersten externen Verbindungen 113 an das Trägersubstrat 135 zu bonden. Es kann jedoch ein beliebiges geeignetes Bondungs-Verfahren angewendet werden.
  • 2 zeigt die erste Halbleitervorrichtung 101, die zweite Halbleitervorrichtung 103 und die dritte Halbleitervorrichtung 105 in einer gestapelten Anordnung auf dem Trägersubstrat 135 mit einem ersten Steuerungsblock 801 zum Bilden des ersten Stapels 100. 2 zeigt jedoch konzeptionelle Schaltungskonzepte innerhalb jeder der ersten Halbleitervorrichtung 101, der zweiten Halbleitervorrichtung 103 und der dritten Halbleitervorrichtung 105. Wenn man beispielsweise zunächst die erste Halbleitervorrichtung 101 betrachtet, kann die erste Halbleitervorrichtung 101 eine erste aktive Schaltung 201 zusammen mit einer ersten I/O-Zone 203 aufweisen. In einer Ausführungsform kann das aktive Schaltungssystem Logikschaltungen, Speicherschaltungen, Kombinationen dieser oder Ähnliches aufweisen., welche für die gewünschte Funktionalität der ersten Halbleitervorrichtung 101 sorgen. Es kann jedoch ein beliebiges geeignetes Schaltungssystem verwendet werden.
  • Die erste I/O-Zone 203 wird verwendet, um Signale von dem Trägersubstrat 135 und der zweiten Halbleitervorrichtung 103 in die erste Halbleitervorrichtung 101 (z.B. die erste aktive Schaltung 201) zu senden und dort aus dieser zu empfangen. In einer Ausführungsform weist die erste I/O-Zone 203 einen ersten ID-Block 205, einen ersten Ausgabeblock 207, einen ersten Eingabeblock 209 und einen ersten In/Out-Block 211 auf. Es können jedoch beliebige andere geeignete Blöcke verwendet werden.
  • Die zweite Halbleitervorrichtung 103 und die dritte Halbleitervorrichtung 105 können identische Strukturen wie die erste Halbleitervorrichtung 101 aufweisen. Beispielsweise weist die zweite Halbleitervorrichtung 103 eine zweite aktive Schaltung 202, einen zweiten ID-Block 213, einen zweiten Ausgabeblock 215, einen zweiten Eingabeblock 217 und einen zweiten In/Out-Block 219 auf, welche mit der ersten aktiven Schaltung 201, dem ersten ID-Block 205, dem ersten Ausgabeblock 207, dem ersten Eingabeblock 209 bzw. dem ersten In/Out-Block 211 auf identisch sein können. Außerdem weist die dritte Halbleitervorrichtung 105 eine dritte aktive Schaltung 204, einen dritten ID-Block 221, einen dritten Ausgabeblock 223, einen dritten Eingabeblock 225 und einen dritten In/Out-Block 227 auf, welche mit der ersten aktiven Schaltung 201, dem ersten ID-Block 205, dem ersten Ausgabeblock 207, dem ersten Eingabeblock 209 bzw. dem ersten In/Out-Block 211 auf identisch sein können.
  • 2 zeigt außerdem eine Anzahl erster externer Verbindungen 113, welche Eingänge und Ausgänge bereitstellen, die das Trägersubstrat 135 mit der ersten I/O-Zone 203 der ersten Halbleitervorrichtung 101 verbinden. In einer speziellen Ausführungsform können die ersten externen Verbindungen 113 eine CS_ENI-Kugel 228, eine Stack_ID-Kugel 229, eine Data-Out-Kugel 231, eine Data-In-Kugel 233 und eine Data-In/Out-Kugel 235 aufweisen. Außerdem soll, obwohl jede aus der CS_ENI-Kugel 228, der Stack_ID-Kugel 229, der Data-Out-Kugel 231, der Data-In-Kugel 233 und der Data-In/Out-Kugel 235 als eine einzige der ersten externen Verbindungen 113 dargestellt und beschrieben werden, dies nur der Veranschaulichung dienen und für die Ausführungsformen nicht beschränkend sein. Stattdessen kann jeder der Eingänge und Ausgänge zwei oder mehr der ersten externen Verbindungen 113 aufweisen, z.B. vier, acht, sechzehn oder dergleichen. Jede geeignete Anzahl der ersten externen Verbindungen 113 kann verwendet werden, um Eingänge als jede aus der CS_ENI-Kugel 228, der Stack_ID-Kugel 229, der Data-Out-Kugel 231, der Data-In-Kugel 233 und der Data-In/Out-Kugel 235 bereitzustellen.
  • Nun zurückkehrend zu der ersten I/O-Zone 203 der ersten Halbleitervorrichtung 101, wird der erste ID-Block 205 verwendet, um eine erste einzigartige Kennung für die erste Halbleitervorrichtung 101 zu speichern. Die erste einzigartige Kennung kann verwendet werden, um zu identifizieren, wo innerhalb des ersten Stapels die erste Halbleitervorrichtung 101 angeordnet ist, so dass Datensignale spezifisch zu der ersten Halbleitervorrichtung 101 geleitet werden können (wie nachstehend noch weiter beschrieben). Der erste ID-Block 205 kann physisch in der ersten Halbleitervorrichtung 101 realisiert werden, indem der erste ID-Block 205 innerhalb der ersten Metallisierungsschichten 111 (siehe z.B. 1) hergestellt wird.
  • 3A zeigt eine Nahansicht von oben einer Ausführungsform, bei welcher der erste ID-Block 205 innerhalb von zwei Schichten der ersten Metallisierungsschichten 111 der ersten Halbleitervorrichtung 101 realisiert ist. Wen man die Nahansicht der ersten Metallisierungsschicht 111 betrachtet, wird ein erster Durchkontaktierungsblock 402 des ersten ID-Blocks 205 aus einer nicht-flüchtigen permanenten Speicherstruktur gebildet, indem eine oder mehrere ID-Leitungen 301 (z.B. innerhalb einer einzelnen Schicht der ersten Metallisierungsschichten 111) mit Referenzspannungsleitungen verbunden werden, z.B. einer aus einer Niederspannungsquellenleitung 303 (z.B. einer Voltage-Source-Source-Leitung (VSS-Leitung)) und einer Hochspannungsquellenleitung 305 (z.B. einer Voltage-Drain-Drain-Leitung (VDD-Leitung)). In einer speziellen Ausführungsform kann die eine oder können die mehreren ID-Leitungen 301 eine erste ID-Leitung 302, eine zweite ID-Leitung 304, eine dritte ID-Leitung 306 und eine vierte ID-Leitung 308 umfassen, welche parallel zueinander verlaufen, wenngleich eine beliebige geeignete Anzahl an ID-Leitungen in einer beliebigen geeigneten Anordnung verwendet werden kann.
  • In einer Ausführungsform können die Niederspannungsquellenleitung 303 und die Hochspannungsquellenleitung 305 in einer anderen Schicht angeordnet sein, z.B. entweder in einer unter oder über der einen oder den mehreren ID-Leitungen 301 liegenden Schicht der ersten Metallisierungsschichten 111. Um eine oder mehrere der ID-Leitungen 301 mit der Niederspannungsquellenleitung 303 und/oder der Hochspannungsquellenleitung 305 zu verbinden, können eine oder mehrere Durchkontaktierungen 307 gebildet werden, um die eine oder die mehreren ID-Leitungen 301 entweder mit der Hochspannungsquellenleitung 305 oder mit der Niederspannungsquellenleitung 303 zu verbinden.
  • Durch Steuern der Position und der Herstellung der Durchkontaktierungen 307 zwischen der einen oder den mehreren ID-Leitungen 301 und der Hochspannungsquellenleitung 305 und der Niederspannungsquellenleitung 303 kann der ersten Halbleitervorrichtung 101 während der Herstellung der ersten Halbleitervorrichtung 101 die erste einzigartige Kennzahl innerhalb des ersten Stapels zugeordnet werden. Beispielsweise ist in der Ausführungsform, die in 3A dargestellt ist, die erste ID-Leitung 302 durch eine der Durchkontaktierungen 307 mit der Hochspannungsquellenleitung 305 verbunden, während die zweite ID-Leitung 304, die dritte ID-Leitung 306 und die vierte ID-Leitung 308 durch Durchkontaktierungen 307 mit der Niederspannungsquellenleitung 303 verbunden sind. So kann durch Lesen der Ausgabe aus der einen oder den mehreren ID-Leitungen 301 die zugeordnete einzigartige Kennzahl aus dem ersten ID-Block 205 ausgelesen werden.
  • Jedoch kann unter Verwendung der Durchkontaktierungen 307 zum Verbinden der einen oder der mehreren ID-Leitungen 301 mit der Niederspannungsquellenleitung 303 und der Hochspannungsquellenleitung 305 der ersten Halbleitervorrichtung 101 während des Herstellungsverfahrens eine andere einzigartige Kennzahl zugeordnet werden, indem einfach die Position der Durchkontaktierungen 307 geändert wird. Beispielsweise sind, wie in 3B zu sehen ist, in einer anderen Ausführungsform die erste ID-Leitung 302, die dritte ID-Leitung 306 und die vierte ID-Leitung 308 mit der Hochspannungsquellenleitung 305 verbunden, während die zweite ID-Leitung 304 durch die Durchkontaktierung 307 mit der Hochspannungsquellenleitung 305 verbunden ist. So kann durch Lesen der Ausgabe aus der einen oder den mehreren ID-Leitungen 301 eine separate einzigartige Kennzahl aus dem ersten ID-Block 205 ausgelesen werden.
  • In noch einer anderen Ausführungsform, wie in 3C dargestellt, kann durch noch eine andere Umordnung der Durchkontaktierungen 307 während des Herstellungsverfahrens eine dritte einzigartige Kennzahl erhalten werden. Beispielsweise sind in dieser Ausführungsform die erste ID-Leitung 302, die zweite ID-Leitung 304 und die vierte ID-Leitung 308 mit der Niederspannungsquellenleitung 303 verbunden und die dritte ID-Leitung 306 ist mit der Hochspannungsquellenleitung 305 verbunden. So kann durch Lesen der Ausgabe aus der einen oder den mehreren ID-Leitungen 301 eine dritte einzigartige Kennzahl aus dem ersten ID-Block 205 ausgelesen werden.
  • In noch einer anderen Ausführungsform, wie in 3D dargestellt, kann durch noch eine andere Umordnung der Durchkontaktierungen 307 während des Herstellungsverfahrens eine vierte einzigartige Kennzahl erhalten werden. Beispielsweise sind in dieser Ausführungsform die erste ID-Leitung 302, die zweite ID-Leitung 304 und die dritte ID-Leitung 306 mit der Niederspannungsquellenleitung 303 verbunden und die vierte ID-Leitung 308 ist mit der Hochspannungsquellenleitung 305 verbunden. So kann durch Lesen der Ausgabe von Signalen, die durch die eine oder die mehreren ID-Leitungen 301 gelangen, eine vierte einzigartige Kennzahl aus dem ersten ID-Block 205 ausgelesen werden.
  • Durch Modifizieren der Position einer oder mehrerer Durchkontaktierungen 307, die innerhalb einer einzelnen Schicht der ersten Metallisierungsschichten 111 angeordnet sind, kann der ersten Halbleitervorrichtung 101 während der Herstellung der ersten Halbleitervorrichtung 101 eine einzigartige Kennzahl zugeordnet werden. Außerdem wird, wenn gewünscht wird, der ersten Halbleitervorrichtung eine andere einzigartige Kennzahl zu geben, nur eine einzige Photolithographiemaske (z.B. die Photolithographiemaske, die verwendet wird, um die Position der Durchkontaktierungen 307 zu strukturieren) geändert, ohne dass andere Änderungen vorgenommen werden. Somit kann ein einfaches und effizientes Verfahren angewendet werden, um der ersten Halbleitervorrichtung 101 eine beliebige gewünschte einzigartige Kennzahl zuzuordnen.
  • 4 zeigt den ersten Stapel 100, der ersten Halbleitervorrichtung 101, der zweiten Halbleitervorrichtung 103 und der dritten Halbleitervorrichtung 105 auf dem Trägersubstrat 135, wobei zur Verdeutlichung die interne Logik dargestellt ist, die auf den ersten ID-Block 205, den zweiten ID-Block 213 und den dritten ID-Block 221 bezogen ist (statt der genauen Struktur). In einer Ausführungsform sind der erste ID-Block 205 der ersten Halbleitervorrichtung 101, der zweite ID-Block 213 der zweiten Halbleitervorrichtung 103 und der dritte ID-Block 221 der dritten Halbleitervorrichtung 105 jeweils elektrisch sowohl mit der Stack_ID-Kugel 229 als auch mit der CS-ENI-Kugel 228 verbunden.
  • In der vorliegenden Ausführungsform wird jedoch jede Halbleitervorrichtung in dem ersten Stapel hergestellt oder ihr wird auf andere Weise eine einzigartige Kennung gegeben. Beispielsweise wird, wie in 4 dargestellt, der ersten Halbleitervorrichtung 101 unter Verwendung des ersten Durchkontaktierungsblocks 402 eine erste einzigartige Kennung „1“ zugeordnet, der zweiten Halbleitervorrichtung 103 wird unter Verwendung des zweiten Durchkontaktierungsblocks 404 eine zweite einzigartige Kennung „2“ zugeordnet und der dritten Halbleitervorrichtung 105 wird unter Verwendung des dritten Durchkontaktierungsblocks 406 eine dritte einzigartige Kennung „3“ zugeordnet. Die einzigartigen Kennungen werden innerhalb jeder Halbleitervorrichtung zugeordnet, wie oben in Bezug auf 3A bis 3D beschrieben, z.B. durch Modifizieren der Position der Durchkontaktierungen 307 innerhalb jeder der Metallisierungsschichten.
  • Wenn gewünscht wird, dass ein Datensignal an eine der Halbleitervorrichtungen gesendet wird, wird durch die Stack_ID-Kugel 229 ein Stack_ID-Signal 405 und durch die CS-ENI-Kugel 228 ein CS_ENI-Signal 413 an jede der ersten Halbleitervorrichtung 101, der zweiten Halbleitervorrichtung 103 und der dritten Halbleitervorrichtung 105 gesendet. In einer Ausführungsform kann die Stack_ID-Kugel 229 eine einzige der externen Verbindungen 113 sein, obwohl die genaue Anzahl der ersten externen Verbinder 112 auch ein Vielfaches oder ein Log der Anzahl der Halbleitervorrichtungen innerhalb des ersten Stapels 100 sein kann. Beispielsweise kann es in einer Ausführungsform, bei welcher in dem ersten Stapel 100 sechzehn Halbleitervorrichtungen vorhanden sind, vier der ersten externen Verbinder 112 geben, die für die Stack_ID-Kugel 229 verwendet werden. Es kann jedoch eine beliebige Anzahl an ersten externen Verbindern 112 oder Pins verwendet werden.
  • Wenn man die erste Halbleitervorrichtung 101 betrachtet, wird das Stack_ID-Signal 405 innerhalb des ersten ID-Blocks 205 von einem ersten Komparator 407 empfangen. Der erste Komparator 407 weist außerdem als eine Eingabe die erste einzigartige Kennung auf, die als ein Signal von den ersten Metallisierungsschichten 111 empfangen wird, wie oben in Bezug auf 3A bis 3D beschrieben. Innerhalb des ersten Komparators 407 wird das Stack_ID-Signal 405 mit der ersten einzigartigen Kennung (z.B. „1“ für die erste Halbleitervorrichtung 101) verglichen. Wenn das von der ersten Halbleitervorrichtung 101 empfangene Stack_ID-Signal 405 das gleiche ist wie die einzigartige Kennung, die innerhalb der ersten Halbleitervorrichtung 101 gespeichert ist, wird aus dem ersten Komparator 407 ein erstes ID-Signal 415 ausgegeben und an ein erstes UND-Gatter 409 gesendet. Ein anderer Eingang in das erste UND-Gatter 409 ist so verbunden, dass er das CS_ENI-Signal 413 von der CS-ENI-Kugel 228 empfängt. Das erste UND-Gatter 409 bestimmt dann, ob sowohl das CS_ENI-Signal 413 als auch das erste ID-Signal 415 vorliegen, und wenn beide vorliegen gibt es ein erstes Auswahlsignal 417 aus dem ersten UND-Gatter 409 aus.
  • Unter Verwendung des ersten ID-Blocks 205 kann die erste Halbleitervorrichtung 101 bestimmen, ob die erste Halbleitervorrichtung 101 dafür ausgewählt worden ist, Datensignale zu senden und/oder aus dem Trägersubstrat 135 zu empfangen, während andere Halbleitervorrichtungen innerhalb des ersten Stapels 100 standardmäßig in einen Überbrückungsmodus gesetzt sind. Wenn beispielsweise das erste Auswahlsignal 417 vorliegt, ist die erste Halbleitervorrichtung 101 dafür ausgewählt worden, Signale an das Trägersubstrat 135 zu senden und/oder aus diesem zu empfangen (wie nachstehend noch weiter beschrieben). Außerdem ist, wenn das erste Auswahlsignal 417 nicht vorliegt, die erste Halbleitervorrichtung 101 nicht dafür ausgewählt worden, Signale an das Trägersubstrat 135 zu senden und/oder aus diesem zu empfangen, und sie verbleibt in ihrem Standardzustand, wobei Signale durch die erste Halbleitervorrichtung 101 hindurch gelangen und sie im Ergebnis überbrücken.
  • Außerdem soll, obwohl die Verwendung sowohl des Stack_ID-Signals 405 als auch des CS_ENI-Signals 413 oben in einer Ausführungsform beschrieben worden ist, bei welcher beide Signale verwendet werden, um zu bestimmen, ob die erste Halbleitervorrichtung 101 ausgewählt worden ist, dies lediglich der Veranschaulichung dienen und die Ausführungsformen nicht beschränken. Stattdessen kann jede beliebige geeignete Kombination von Signalen verwendet werden. Beispielsweise kann in einer anderen Ausführungsform das erste ID-Signal 415 selbst als das erste Auswahlsignal 417 verwendet werden und die CS-ENI-Kugel 228 und das erste UND-Gatter 409 sind optional und können weggelassen werden. Es kann jede solche Kombination von Elementen verwendet werden.
  • Wenn als Nächstes die zweite Halbleitervorrichtung 103 betrachtet wird, ist die zweite Halbleitervorrichtung 103 in einigen Ausführungsformen identisch aufgebaut wie die erste Halbleitervorrichtung 101, wobei der zweite ID-Block 213 jedoch statt der ersten einzigartigen Kennung (z.B. „1“) die zweite einzigartige Kennung (z.B. „2“) speichert. Beispielsweise kann die zweite Halbleitervorrichtung 103 das Stack_ID-Signal 405 mit einem zweiten Komparator 419 empfangen, und wenn das Stack_ID-Signal 405 das gleiche ist wie die zweite einzigartige Kennung, die in dem zweiten ID-Block 213 gespeichert ist, wird ein zweites ID-Signal 421 an ein zweites UND-Gatter 423 gesendet, wobei das CS_ENI-Signal 413 als eine Eingabe verbunden ist. Wenn die zweite Halbleitervorrichtung 103 ausgewählt ist, gibt das zweite UND-Gatter 423 ein zweites Auswahlsignal 425 aus. Wenn die zweite Halbleitervorrichtung 103 nicht ausgewählt ist, verbleibt die zweite Halbleitervorrichtung 103 im Standardzustand, wobei Signale durch die zweite Halbleitervorrichtung 103 hindurchgelassen werden.
  • Wenn als Nächstes die dritte Halbleitervorrichtung 105 betrachtet wird, ist die dritte Halbleitervorrichtung 105 in einigen Ausführungsformen identisch aufgebaut wie die erste Halbleitervorrichtung 101, wobei im dritten ID-Block 221 jedoch statt der ersten einzigartigen Kennung (z.B. „1“) die dritte einzigartige Kennung (z.B. „3“) gespeichert ist. Beispielsweise kann die dritte Halbleitervorrichtung 105 das Stack_ID-Signal 405 mit einem dritten Komparator 427 empfangen, und wenn das Stack_ID-Signal 405 das gleiche ist wie die dritte einzigartige Kennung, die in dem dritten ID-Block 221 gespeichert ist, wird ein drittes ID-Signal 429 an ein drittes UND-Gatter 431 gesendet, wobei das CS_ENI-Signal 413 als eine Eingabe verbunden ist. Wenn die dritte Halbleitervorrichtung 105 ausgewählt ist, gibt das dritte UND-Gatter 431 ein drittes Auswahlsignal 433 aus. Wenn die dritte Halbleitervorrichtung 105 nicht ausgewählt ist, verbleibt die dritte Halbleitervorrichtung 105 im Standardzustand, wobei Signale durch die dritte Halbleitervorrichtung 105 hindurchgelassen werden.
  • Gegebenenfalls können in einigen Ausführungsformen der erste ID-Block 205 der ersten Halbleitervorrichtung 101, der zweite ID-Block 213 der zweiten Halbleitervorrichtung 103 und der dritte ID-Block 221 der dritten Halbleitervorrichtung 105 auch mehrere einzigartige Kennungen aufweisen. Beispielsweise können die erste Halbleitervorrichtung 101, die zweite Halbleitervorrichtung 103 und die dritte Halbleitervorrichtung 105 zusätzlich dazu, dass sie individuelle einzigartige Kennungen aufweisen (z.B. die erste einzigartige Kennung, die zweite einzigartige Kennung und die dritte einzigartige Kennung), auch eine einzigartige Gruppenkennung (z.B. „0“) aufweisen, welche verwendet werden kann, um die Halbleitervorrichtungen in einer Gruppe von mehr als einer der Halbleitervorrichtungen anzuordnen (z.B. in einer Gruppe, welche sowohl die erste Halbleitervorrichtung 101 als auch die zweite Halbleitervorrichtung 103 als auch die dritte Halbleitervorrichtung 105 aufweist). In einer solchen Ausführungsform vergleicht der erste Komparator 407 der ersten Halbleitervorrichtung 101 außerdem jede einzigartige Gruppenkennung mit dem eingehenden Stack_ID-Signal 405 und gibt außerdem das erste ID-Signal 415 aus, wenn die einzigartige Gruppenkennung empfangen wird. Unter Verwendung der einzigartigen Gruppenkennung können Signale gleichzeitig an alle der Halbleitervorrichtungen in der Gruppe gesendet werden, anstatt dass für jede der Halbleitervorrichtungen separate ID-Signale gesendet werden müssen.
  • 5A bis 5B zeigen eine konzeptionelle Version des ersten Ausgabeblocks 207 innerhalb der ersten Halbleitervorrichtung 101, welcher verwendet werden kann, um ein Datensignal aus der ersten Halbleitervorrichtung 101 an das Trägersubstrat 135 auszugeben, wenn die erste Halbleitervorrichtung 101 ausgewählt worden ist. In einer Ausführungsform empfängt der erste Ausgabeblock 207 das erste Ausgabesignal 417 (z.B. aus dem ersten ID-Block 205), und wenn die erste Halbleitervorrichtung 101 ausgewählt ist, sendet der erste Ausgabeblock 207 Daten aus der ersten Halbleitervorrichtung 101 an die Data-Out-Kugel 231. Wenn jedoch die erste Halbleitervorrichtung 101 nicht ausgewählt ist (z.B. der erste Ausgabeblock 207 nicht das erste Ausgabesignal 417 empfängt), sendet der erste Ausgabeblock 207 ein Signal, das er von einer darüber liegenden Halbleitervorrichtung (z.B. der zweiten Halbleitervorrichtung 103) empfängt, an die Data-Out-Kugel 231.
  • Eine spezielle Ausführungsform betrachtend, ist der erste Ausgabeblock 207 mit einer ersten Datenquelle 505 verbunden. In einigen Ausführungsformen kann die erste Datenquelle 505 ein Daten-Flipflop (DFF) sein, wenngleich eine beliebige geeignete Datenquelle verwendet werden kann. In einer Ausführungsform ist die erste Datenquelle 505 mit einem Rest der ersten aktiven Schaltungen 201 innerhalb der ersten Halbleitervorrichtung 101 verbunden und ein Ausgang der ersten Datenquelle 505 (z.B. eine erste Datenquellenleitung) ist mit dem ersten Ausgabeblock 207 verbunden.
  • 5B zeigt eine Nahansicht einer speziellen Ausführungsform des ersten Ausgabeblocks 207. In dieser Ausführungsform ist die erste Datenquellenleitung 506 als eine Eingabe in einen ersten Multiplexer 507 verbunden. Außerdem ist der erste Multiplexer 507 mit dem ersten Auswahlsignal 417 als das Auswahlelement für den ersten Multiplexer 507 verbunden. Somit wird, wenn der erste ID-Block 205 registriert, dass das Stack_ID-Signal 405 die erste Halbleitervorrichtung 101 auswählt, das erste Auswahlsignal 417 in den ersten Multiplexer 507 eingegeben und Signale, die entlang der ersten Datenquellenleitung 506 gesendet werden, werden als ein Ausgabesignal 502 des ersten Multiplexers ausgewählt, das aus dem ersten Multiplexer 507 ausgegeben wird. Sobald das Ausgabesignal 502 des ersten Multiplexers den ersten Multiplexer verlässt, wird das Ausgabesignal 502 des ersten Multiplexers an ein erstes Ausgabefeld 511 angelegt (z.B. mit einem Ausgangsverstärker und elektrostatischem Entladungsschutz) und schließlich als ein erstes Datenausgabesignal 512 aus der ersten Halbleitervorrichtung 101 in das Trägersubstrat 135 ausgesendet.
  • In Ausführungsformen jedoch, bei denen der erste ID-Block 205 registriert, dass durch das Stack_ID-Signal 405 nicht die erste Halbleitervorrichtung 101 ausgewählt wird, wird das erste Auswahlsignal 417 nicht in den ersten Multiplexer 507 eingegeben. Ferner kann ein anderer der Eingänge in den ersten Multiplexer 507 so verbunden sein, dass er ein Signal von einer darüber liegenden der Halbleitervorrichtungen empfängt (z.B. ein zweites Datenausgabesignal 514 von einem Ausgang des zweiten Ausgabeblocks 215 in der zweiten Halbleitervorrichtung 103). In einer speziellen Ausführungsform kann das zweite Datenausgabesignal 214 von dem zweiten Ausgabeblock 215 der zweiten Halbleitervorrichtung 103 gesendet und in ein zweites Eingabefeld 509 eingegeben werden (z.B. mit einem zweiten Verstärker zusammen mit elektrostatischem Entladungsschutz), bevor es als eine Eingabe in den ersten Multiplexer 507 verbunden wird.
  • Somit ist, wenn die erste Halbleitervorrichtung 101 nicht ausgewählt ist, das zweite Datenausgabesignal 514 (von der darüber liegenden zweiten Halbleitervorrichtung 103 oder der dritten Halbleitervorrichtung 105) als das Datenausgabesignal 512 zur Ausgabe aus der ersten Halbleitervorrichtung 101 ausgewählt. In diesem Aufbau wird die erste Halbleitervorrichtung 101 im Ergebnis überbrückt und Daten aus den ausgewählten darüber liegenden Halbleitervorrichtungen werden aus dem ersten Stapel 100 an das Trägersubstrat 135 ausgesendet.
  • Wenn man als Nächstes die zweite Halbleitervorrichtung 103 und die dritte Halbleitervorrichtung 105 betrachtet, weist die zweite Halbleitervorrichtung 103 den zweiten Ausgabeblock 215 auf und die dritte Halbleitervorrichtung 105 weist den dritten Ausgabeblock 223 auf. In einigen Ausführungsformen können der zweite Ausgabeblock 215 und der dritte Ausgabeblock 223 mit dem ersten Ausgabeblock 207 identisch sein, wie in 5B beschrieben. Somit wird sowohl in dem zweiten Ausgabeblock 215 als auch in dem dritten Ausgabeblock 223 entweder das zweite Auswahlsignal 425 (der zweiten Halbleitervorrichtung 103) oder das dritte Auswahlsignal 433 (der dritten Halbleitervorrichtung 105) verwendet, um die Ausgabe eines Multiplexers auszuwählen, um entweder die daten aus der ausgewählten Halbleitervorrichtung auszugeben oder die Daten aus einer darüber liegenden Halbleitervorrichtung auszugeben. Diese Datensignale können durch externe Verbindungen gesendet werden, welche miteinander in Ausrichtung gebracht sind, oder die Signale werden durch eine Metallisierungsschicht oder Umverdrahtungsschicht geführt.
  • Durch Verwenden des ersten Ausgabeblocks 207, des zweiten Ausgabeblocks 215 und des dritten Ausgabeblocks 223 können identische Strukturen innerhalb der ersten Halbleitervorrichtung 101, der zweiten Halbleitervorrichtung 103 und der dritten Halbleitervorrichtung 105 hergestellt werden und das Stack_ID-Signal 405 kann verwendet werden, um auszuwählen, welche Halbleitervorrichtung Daten aus dem ersten Stapel 100 heraus sendet. Wenn beispielsweise durch das Stack_ID-Signal 405 die dritte Halbleitervorrichtung 105 ausgewählt wird, sendet der dritte Ausgabeblock 223 Daten sowohl durch die zweite Halbleitervorrichtung 103 als auch durch die erste Halbleitervorrichtung 101 an die Date-Out-Kugel 231. Außerdem senden, während die dritte Halbleitervorrichtung 105 ausgewählt ist, die erste Halbleitervorrichtung 101 und die zweite Halbleitervorrichtung 103 keine Datensignale und ermöglichen den darüber liegenden Signalen, sie zu passieren.
  • Außerdem weist, da die obere Halbleitervorrichtung innerhalb des ersten Stapels 100 (z.B. die dritte Halbleitervorrichtung 105) dieselbe Struktur wie die anderen Halbleitervorrichtungen aufweist, die dritte Halbleitervorrichtung 105 auch einen externen Verbinder auf, der mit nichts verbunden ist. Somit kann in Bezug auf die obere Halbleitervorrichtung innerhalb des ersten Stapels 100 (z.B. die dritte Halbleitervorrichtung 105 innerhalb des dargestellten ersten Stapels 100) der zweite Eingang für den Multiplexer an eine Niederspannungsquelle oder eine Hochspannung angeschlossen sein. Durch Anschließen dieses Eingangs an eine Niederspannungsquelle oder eine Hochspannungsquelle kann ein schwebender Zustand, z.B. ein Tri-State, vermieden werden.
  • Durch Herstellen und Betreiben der Ausgabeblöcke, wie oben beschrieben, wird eine Struktur auf Lego-Basis (sowohl physisch als auch logisch) erhalten und es bestehen kein Bedarf für einen globalen Multiplexer und keine Floating-Net-Probleme, da nur die ausgewählte Halbleitervorrichtung treiben kann, während die anderen Halbleitervorrichtungen in den Überbrückungsmodus gesetzt sind. Außerdem gibt es ein vorhersehbares I/O-Lade- und Latenzzeit-Design, da ein lokalisiertes Laden erfolgt, um Ladeschwankungen bei der Anzahl der Halbleitervorrichtungen zu vermeiden, da das erste Ausgabefeld 511 das Signal aus der aktuellen Halbleitervorrichtung treibt, während das zweite Ausgabefeld 509 das Signal treibt, das von einer darüber liegenden Halbleitervorrichtung empfangen wird.
  • Somit können Latenzzeitunterschiede durch Anwendung eines Burst-Modus abgemildert werden. Speziell sendet in einem solchen Modus eine Vorrichtung wiederholt Daten, ohne alle Schritte (z.B. die anfängliche Verzögerung, die durch Warten auf Eingaben von einer anderen Vorrichtung, Warten auf den Abschluss interner Prozesse bewirkt wird, Verzögerungen, die durch interne Kommunikationen bewirkt werden, usw.) zu durchlaufen, die erforderlich sind, um jedes Datenelement in einer separaten Transaktion zu senden. Somit werden kontinuierlich Daten für eine feste Anzahl von Zyklen (z.B. N Zyklen) gesendet und dann werden Daten kontinuierlich für eine andere feste Anzahl von Zyklen (z.B. K Zyklen) nicht gesendet. Somit ist die mittlere Dateneinheit je Zyklus gleich N/(N+K), was gleich 1/(1+K/N) ist, so dass, wenn N viel größer als K ist, der Einfluss von K vernachlässigt werden kann.
  • 5 zeigt außerdem eine optionale Ausführungsform, bei welcher der erste Ausgabeblock 207 nicht der einzige Ausgabebereich innerhalb der ersten Halbleitervorrichtung 101 ist. In dieser Ausführungsform gibt es einen zweiten Ausgabebereich 503, welcher zusätzlich zu dem ersten Ausgabebereich 207 verwendet werden kann, um Daten und Signale aus der ersten Halbleitervorrichtung 101 und in das Trägersubstrat 135 zu senden, z.B. durch eine der ersten externen Verbindungen 113, z.B. eine langsame Data-Out-Kugel 508. In einer Ausführungsform kann der zweite Ausgabebereich 503 ein Universal-I/O-Ausgang (General Purpose I/O Output, GPIO-Ausgang) sein und in einigen speziellen Ausführungsformen kann der zweite Ausgabebereich 503 eine andere Datenübertragungsgeschwindigkeit aufweisen als der erste Ausgabeblock 207. Beispielsweise kann der erste Ausgabeblock 207 eine geringere Last aufweisen (da z.B. die Strecke zu dem Eingang der darunter liegenden Struktur kürzer ist und deswegen geringere Widerstands/Kapazitäts-Probleme bestehen), während der zweite Ausgabebereich 503 eine größere Last aufweist (da z.B. die Strecke zu dem Ausgang länger ist und deswegen größere Widerstands/Kapazitäts-Probleme bestehen).
  • In einer Ausführungsform, bei welcher der zweite Ausgabebereich 503 eine Datenübertragungsgeschwindigkeit aufweist, die geringer ist als die Datenübertragungsgeschwindigkeit des ersten Ausgabeblocks 207, können der zweite Ausgabebereich 503 und der erste Ausgabeblock 207 in Verbindung miteinander verwendet werden, um Daten aus der ersten Halbleitervorrichtung 101 heraus zu übertragen. Beispielsweise können für geschwindigkeitssensible Daten, die schnell übertragen werden müssen, die Daten durch den ersten Ausgabeblock 207 gesendet werden, während Daten, die weniger zeitsensibel sind, mit einer niedrigeren Geschwindigkeit durch den zweiten Ausgabebereich 503 übertragen werden. Es kann jedoch eine beliebige geeignete Kombination von Anwendungen zwischen dem ersten Ausgabeblock 207 und dem zweiten Ausgabebereich 503 genutzt werden, um Daten aus der ersten Halbleitervorrichtung 101 heraus zu übertragen.
  • In einer anderen Ausführungsform sendet der zweite Ausgabebereich 503 nur Daten, wenn er durch das Auswahlsignal 417 gesteuert wird. Wenn beispielsweise das Stack_ID-Signal 405 empfangen wird und das erste Auswahlsignal 417, das zweite Auswahlsignal 425 und das dritte Auswahlsignal 433 erzeugt werden, kann der zweite Ausgabebereich 503 das erste Auswahlsignal 417 empfangen, und wenn die erste Halbleitervorrichtung 101 ausgewählt ist, kann der zweite Ausgabebereich 503 dann Daten durch die langsame Data-Out-Kugel 508 ausgeben.
  • In einigen Ausführungsformen kann der zweite Ausgabebereich 503 eine zweite Datenquelle 510 (z.B. ein zweites Daten-Flipflop (DFF)) aufweisen, welche einen Ausgang zu einem Datenausgabeverstärker 512 aufweist. Außerdem weist der Datenausgabeverstärker 512 ein Auswahlelement auf, welches mit dem ersten Auswahlsignal 417 verbunden ist. Wenn dies gegeben ist, werden, wenn die erste Halbleitervorrichtung 101 ausgewählt worden ist, die in der zweiten Datenquelle 510 gespeicherten Daten durch die langsame Datenausgabekugel 508 ausgegeben (während andere Daten durch den ersten Ausgabeblock 207 ausgegeben werden). Somit können Daten aus der ersten Halbleitervorrichtung 101 durch den besten Ausgang aus der ersten Halbleitervorrichtung 101 gesendet werden.
  • 6A zeigt eine konzeptionelle Ansicht des ersten Eingabeblocks 209 der ersten Halbleitervorrichtung 101, des zweiten Eingabeblocks 217 der zweiten Halbleitervorrichtung 103 und des dritten Eingabeblocks 225 der dritten Halbleitervorrichtung 105 (wobei der erste Ausgabeblock 207, der zweite Ausgabeblock 215 und der dritte Ausgabeblock 223 ebenfalls dargestellt sind). Der erste Eingabeblock 209, der zweite Eingabeblock 217 und der dritte Eingabeblock 225 sind zusammen mit der Data-In-Kugel 233 verbunden, um ein Dateneingabesignal 607 aus dem Trägersubstrat 135 zu empfangen. Da jedoch die Daten in dem Signal 607 nicht für eine spezielle Halbleitervorrichtung spezifisch sind, sind weder das erste Auswahlsignal 417 noch das zweite Auswahlsignal 425 noch das dritte Auswahlsignal 433 mit dem ersten Eingabeblock 209, dem zweiten Eingabeblock 217 oder dem dritten Eingabeblock 225 verbunden.
  • 6B zeigt eine Nahansicht eines schematischen Diagramms des ersten Eingabeblocks 209 der ersten Halbleitervorrichtung 101. In einer Ausführungsform weist der erste Eingabeblock 209 ein drittes Eingabefeld 601 (z.B. mit einem Puffer und einem elektrostatischen Entladungsschutz) und ein viertes Ausgabefeld 603 (z.B. mit einem Puffer und einem elektrostatischen Entladungsschutz) auf, die zueinander in Reihe angeordnet sind. Wenn man zunächst das dritte Eingabefeld 601 betrachtet, ist ein Eingang in das dritte Eingabefeld 601 der ersten Halbleitervorrichtung 101 mit der Data-In-Kugel 233 verbunden. Wenn also das Dateneingabesignal 607 aus dem Trägersubstrat 135 auf die Daten in der Kugel 233 angewendet wird das Dateneingabesignal 607 in das dritte Eingabefeld 601 geführt, wobei das dritte Eingabefeld 601 verwendet wird, um die Daten in dem Signal 607 zu der ersten Halbleitervorrichtung 101 zu treiben.
  • Ein erster Ausgang aus dem dritten Eingabefeld 601 ist mit den ersten aktiven Schaltungen 201 der ersten Halbleitervorrichtung 101 verbunden, um gepufferte Daten in dem Signal 609 in die erste Halbleitervorrichtung 101 zu führen. In einigen Ausführungsformen können die gepufferten Daten in dem Signal 609 mit der ersten Datenquelle 505 (z.B. dem Daten-Flipflop (DFF)) verbunden werden, welche dann verwendet werden kann, um die verstärkten Daten in dem Signal 609 in einen Rest des Schaltungssystems der ersten Halbleitervorrichtung 101 weiterzuleiten. In anderen Ausführungsformen können jedoch die gepufferten Daten in dem Signal 609 mit anderen Datenquellen, Puffern, anderen Speichern, Kombinationen dieser oder Ähnlichem verbunden werden und es kann eine beliebige geeignete Übertragung der gepufferten Daten in dem Signal 609 in die erste Halbleitervorrichtung 101 angewendet werden.
  • Die gepufferten Daten in dem Signal 609, das aus dem dritten Eingabefeld 601 ausgegeben wird, werden außerdem zu dem vierten Ausgabefeld 603 geführt, um die gepufferten Daten in dem Signal 609 zu der darüber liegenden zweiten Halbleitervorrichtung 103 zu senden. Insbesondere werden die gepufferten Daten in dem Signal 609 (von dem dritten Eingabefeld 601) auf einen Eingang des vierten Ausgabefelds 603 angewendet und das vierte Ausgabefeld 603 gibt zweite gepufferte Daten in dem Signal 611 aus. Die zweiten gepufferten Daten in dem Signal 611 werden dann zu dem zweiten Eingabeblock 217 der zweiten Halbleitervorrichtung 103 geführt.
  • Zurückkehrend zu 6A und als Nächstes die zweite Halbleitervorrichtung 103 betrachtend, ist in einigen Ausführungsformen der zweite Eingabeblock 217 der zweiten Halbleitervorrichtung 103 identisch aufgebaut wie der erste Eingabeblock 209 der ersten Halbleitervorrichtung 101. Beispielsweise kann die zweite Halbleitervorrichtung 103 die zweiten gepufferten Daten in dem Signal 611 mit dem zweiten Eingabeblock 217 (welcher z.B. zwei Felder mit Verstärkern aufweist, die zueinander in Reihe angeordnet sind) von der ersten Halbleitervorrichtung 101 empfangen. Ferner gibt der zweite Eingabeblock 217 weitere gepufferte Daten in einem Signal an zweite aktive Schaltungen 202 der zweiten Halbleitervorrichtung 103 aus und weiter gepufferte Daten in einem Signal aus, welches an eine darüber liegende Halbleitervorrichtung (z.B. die dritte Halbleitervorrichtung 105) gesendet wird. Diese Datensignale können durch externe Verbindungen gesendet werden, welche aneinander ausgerichtet sind, oder in Ausführungsformen, bei welchen die externen Verbinder nicht aneinander ausgerichtet sind, werden die Signale durch eine Metallisierungsschicht oder Umverdrahtungsschicht geführt.
  • Als Nächstes die dritte Halbleitervorrichtung 105 betrachtend, ist in einigen Ausführungsformen der dritte Eingabeblock 225 der dritten Halbleitervorrichtung 105 identisch aufgebaut wie der erste Eingabeblock 209 der ersten Halbleitervorrichtung 101. Beispielsweise kann die dritte Halbleitervorrichtung 105 die gepufferten Daten in einem Signal mit dem dritten Eingabeblock 225 (welcher z.B. zwei Felder mit Verstärkern aufweist, die zueinander in Reihe angeordnet sind) von der zweiten Halbleitervorrichtung 103 empfangen. Ferner gibt der dritte Eingabeblock 225 weitere gepufferte Daten in einem Signal an die dritte aktive Schaltung 204 der dritten Halbleitervorrichtung 105 aus sowie weiter gepufferte Daten in einem Signal aus. Diese Datensignale können durch externe Verbindungen gesendet werden, welche aneinander ausgerichtet sind, oder in Ausführungsformen, bei welchen die externen Verbinder nicht aneinander ausgerichtet sind, werden die Signale durch eine Metallisierungsschicht oder Umverdrahtungsschicht geführt.
  • In einigen Ausführungsformen können die gepufferten Daten in dem Signal, das den dritten Eingabeblock 225 der dritten Halbleitervorrichtung 105 verlässt, gegebenenfalls zurückgeführt werden, so dass sie eine Eingabe in den dritten Ausgabeblock 223 sind, um eine Boundary-Scan-Kette (z.B. SCAN) zu bilden, die verwendet werden kann, um die Stapel-Die-Verbindungsmöglichkeiten zu überprüfen, sowie dazu beizutragen, eine Verzögerung durch die Halbleitervorrichtungen zu messen. Beispielsweise passieren durch Verbinden des Ausgangs des dritten Eingabeblocks 225 mit dem Eingang des dritten Ausgabeblocks 223 z.B. durch eine Metallisierungsschicht oder eine Umverdrahtungsschicht, wenn keine der Halbleitervorrichtungen (z.B. sowohl die erste Halbleitervorrichtung 101 als auch die zweite Halbleitervorrichtung 103 als auch die dritte Halbleitervorrichtung 105) ausgewählt ist, die Daten in dem Signal 607 und werden sowohl durch den ersten Eingabeblock 209, den zweiten Eingabeblock 217, den dritten Eingabeblock 225, den dritten Ausgabeblock 223, den zweiten Ausgabeblock 215 als auch durch den ersten Ausgabeblock 207 gepuffert und/oder verstärkt, bevor sie zu dem Trägersubstrat 135 zurückgeführt werden. Somit kann die Zeit gemessen werden, die benötigt wird, um die Daten in dem Signal 607 in den ersten Stapel 100 hinein und aus diesem heraus zu führen. Solche Messungen können dann entweder mit Standards verglichen werden, um zu bestimmen, ob es irgendwelche Fehler innerhalb des ersten Stapels 100 gibt, oder auf sonstige Weise verwendet werden, um Verzögerungseinstellungen (wie nachstehend noch weiter beschrieben) für den ersten Steuerungsblock 801 zu bestimmen.
  • Durch Herstellen und Betreiben der Eingabeblöcke, wie oben beschrieben, wird eine Struktur auf Lego-Basis (sowohl physisch als auch logisch) erhalten und es ist kein globaler Multiplexer erforderlich. Außerdem gibt es ein vorhersehbares I/O-Lade- und Latenzzeit-Design, wobei jede Vorrichtung innerhalb des ersten Stapels 100 lokalisierte Lasten zu der nächsten Vorrichtung in dem ersten Stapel 100 treibt und Latenzzeitunterschiede durch Anwendung eines Burst-Modus abgemildert werden können. Dies ermöglicht eine Struktur wie eine DRAM-Superpuffer-Lösung, welche für eine kürzere Latenzzeit sorgt.
  • 7A zeigt eine konzeptionelle Ansicht des ersten In/Out-Blocks 211 der ersten Halbleitervorrichtung 101, des zweiten In/Out-Blocks 219 der zweiten Halbleitervorrichtung 103 und des dritten In/Out-Blocks 227 der dritten Halbleitervorrichtung 105. Jeder aus dem ersten In/Out-Block 211, dem zweiten In/Out-Block 219 und dem dritten In/Out-Block 227 kann verwendet werden, um Signale zu senden und/oder von der In/Out-Kugel 235 der ersten externen Verbindungen 113 zu empfangen, wenn die entsprechende Halbleitervorrichtung durch das Stack_ID-Signal 405 ausgewählt ist (ausgelesen durch den ersten ID-Block 205, den zweiten ID-Block 213 und den dritten ID-Block 221). Außerdem kann der erste In/Out-Block 211 zusätzlich zu dem ersten Ausgabeblock 207 und dem ersten Eingabeblock 209 oder statt dieser verwendet werden, der zweite In/Out-Block 219 kann zusätzlich zu dem zweiten Ausgabeblock 215 und dem zweiten Eingabeblock 217 oder statt dieser verwendet werden und der dritte In/Out-Block 227 kann zusätzlich zu dem dritten Ausgabeblock 223 und dem dritten Eingabeblock 225 oder statt dieser verwendet werden. Es kann jede geeignete Kombination und/oder Anwendung, entweder strukturell oder funktionell, der In/Out-Blöcke, der Eingabeblöcke und der Ausgabeblöcke genutzt werden.
  • 7B zeigt eine Nahansicht eines schematischen Diagramms des ersten In/Out-Blocks 211. In einer Ausführungsform weist der erste In/Out-Block 211 eine erste I/O-Zelle 701, eine zweite I/O-Zelle 703, einen zweiten Multiplexer 705 und einen ersten Inverter 707 auf. Wenn man zunächst die erste I/O-Zelle 701 betrachtet, ist die erste I/O-Zelle 701 mit der Data-In/Out-Kugel 235 (siehe 7A) verbunden, um eine bidirektionale Passage von Signalen zwischen der ersten Halbleitervorrichtung 101 und dem Trägersubstrat 135 zu ermöglichen. Beispielsweise kann in einigen Ausführungsformen die erste I/O-Zelle 701 verwendet werden, um ein erstes In/Out-Ausgabesignal 723 von der ersten Halbleitervorrichtung 101 an das Trägersubstrat 135 zu senden, während in anderen Ausführungsformen die erste I/O-Zelle 701 verwendet werden kann, um ein erstes In/Out-Eingabesignal 721 aus dem Trägersubstrat 135 zu empfangen.
  • Um zwischen dem Senden und Empfangen von Daten durch die erste I/O-Zelle 701 umzuschalten, weist die erste I/O-Zelle 701 außerdem einen Eingang zum Empfangen eines Ausgabeaktivierungssignals („OE“-Signals) 711 auf, mit welchem ausgewählt wird, ob die erste I/O-Zelle 701 ein Signal an das Trägersubstrat 135 sendet oder ein Signal aus dem Trägersubstrat 135 empfängt oder nicht. Das OE-Signal 711 stammt aus der ersten Halbleitervorrichtung 101, wenn die erste Halbleitervorrichtung 101 bestimmt, dass eine Betriebsänderung erwünscht ist. Beispielsweise kann in einigen Ausführungsformen das OE-Signal 711 angewendet werden, wenn die erste Halbleitervorrichtung 101 entscheidet, Daten auszugeben (z.B. das erste In/Out-Ausgabesignal 723 auszugeben), während in anderen Ausführungsformen das OE-Signal 711 nicht angewendet wird, wenn die erste Halbleitervorrichtung 101 entscheidet, Eingabesignale zu empfangen (z.B. das erste In/Out-Eingabesignal 721 zu empfangen). Es kann jedoch eine beliebige geeignete Anwendung eines oder mehrerer Signale genutzt werden, um zwischen Empfangen und Senden umzuschalten.
  • Das OE-Signal 711 wird zusätzlich dazu, dass es auf die erste I/O-Zelle 701 angewendet wird, auch auf die zweite I/O-Zelle 703 angewendet, um die zweite I/O-Zelle 703 entweder auf Empfangen oder Senden von Daten einzustellen. Da jedoch die erste I/O-Zelle 701 und die zweite I/O-Zelle 703 zu jeder Zeit entgegengesetzte Funktionen ausüben, wird das OE-Signal 711 auf die zweite I/O-Zelle 703 zum Beispiel durch einen ersten Inverter 707 angewendet. Somit wird die zweite I/O-Zelle 703 auf einem Betriebszustand gesetzt, der dem der ersten I/O-Zelle 701 entgegengesetzt ist.
  • Um einen Betrieb des ersten In/Out-Blocks 211 zum Senden von Daten an das Trägersubstrat 135 zu ermöglichen, ist der zweite Multiplexer 705 zwischen der ersten I/O-Zelle 701 und der zweiten I/O-Zelle 703 angeordnet. In einer Ausführungsform ist das Ausgabesignal 713 des zweiten Multiplexers als eine Eingabe in die erste I/O-Zelle 701 verbunden. Außerdem ist ein Eingang des zweiten Multiplexers 705 mit einem Data-In/Out-Eingabesignal 715 verbunden, um Daten von der ersten aktiven Schaltung 201 der ersten Halbleitervorrichtung 101 zu empfangen, während ein zweiter Eingang des zweiten Multiplexers 705 mit der zweiten I/O-Zelle 703 verbunden ist. Schließlich ist das erste Auswahlsignal 417 mit dem zweiten Multiplexer 705 verbunden, um auszuwählen, welche Eingabe in den zweiten Multiplexer 705 als das Ausgabesignal 713 des zweiten Multiplexers ausgegeben wird (und somit durch die erste I/O-Zelle 701 ausgegeben wird).
  • Um außerdem einen Betrieb des ersten In/Out-Blocks 211 zum Empfangen des ersten In/Out-Signals 721 aus dem Trägersubstrat 135 und entweder Senden des Data-In/Out-Signals an die erste aktive Schaltung 201 oder ansonsten Senden desselben an eine darüber liegende Halbleitervorrichtung (z.B. die zweite Halbleitervorrichtung 103) zu ermöglichen, ist eine Ausgabe der ersten I/O-Zelle 701 als eine Eingabe der zweiten I/O-Zelle 703 verbunden. Die Ausgabe der ersten I/O-Zelle 701 wird außerdem als Eingabedaten zu den ersten aktiven Schaltungen 201 der der ersten Halbleitervorrichtung 101 geführt.
  • Schließlich weist die zweite I/O-Zelle 703, um eine Verbindung zu darüber liegenden Halbleitervorrichtungen (z.B. der zweiten Halbleitervorrichtung 103) zu ermöglichen, eine zweite Eingabe/Ausgabe-Verbindung 717 auf. In einer Ausführungsform ist die zweite Eingabe/Ausgabe-Verbindung 717 beispielsweise mit dem zweiten In/Out-Block 219 (siehe z.B. 7A) verbunden, der innerhalb der zweiten Halbleitervorrichtung 103 angeordnet ist. Somit kann ein zweites In/Out-Ausgabesignal 725 als eine Ausgabe aus dem zweiten In/Out-Block 219 gesendet werden, um durch die zweite Eingabe/Ausgabe-Verbindung 717 von der zweiten Halbleitervorrichtung 103 empfangen zu werden. Außerdem kann die zweite I/O-Zelle 703 über die zweite Eingabe/Ausgabe-Verbindung 717 ein zweites In/Out-Eingabesignal 727 aus den darüber liegenden Halbleitervorrichtungen (z.B. der zweiten Halbleitervorrichtung 103) empfangen.
  • Wenn im Betrieb gewünscht wird, Daten an das Trägersubstrat 135 auszugeben, wird das OE-Signal 711 beispielsweise auf „1“ gesetzt. So wird die erste I/O-Zelle 701 so eingestellt, dass sie das Ausgabesignal 713 des zweiten Multiplexers aus dem zweiten Multiplexer 705 durch die erste Eingabe/Ausgabe-Verbindung 719 an das Trägersubstrat 135 ausgibt. Außerdem wird, um zu bestimmen, welche Daten auszugeben sind, das erste Auswahlsignal 417 entweder auf „1“ gesetzt, wobei in diesem Fall die Daten aus der ersten Halbleitervorrichtung 101 (z.B. das Data-In/Out-Eingabesignal 715) durch den zweiten Multiplexer 705 ausgegeben werden, oder es wird auf „0“ gesetzt, wobei in diesem Fall Daten aus einer darüber liegenden Halbleitervorrichtung (z.B. das zweite In/Out-Eingabesignal 727 entweder aus der zweiten Halbleitervorrichtung 103 oder aus der dritten Halbleitervorrichtung 105) durch den zweiten Multiplexer 705 gesendet werden und dabei im Ergebnis die erste Halbleitervorrichtung 101 überbrücken.
  • Bei einer Operation, bei welcher gewünscht wird, dass Daten aus dem Trägersubstrat 135 ausgegeben werden, wird das OE-Signal 711 beispielsweise auf „0“ gesetzt. So wird die erste I/O-Zelle 701 so eingestellt, dass sie das erste In/Out-Eingabesignal 721 aus der ersten Eingabe/Ausgabe-Verbindung 719 empfängt. Die erste I/O-Zelle 701 kann einen Verstärker (in 7B nicht separat dargestellt) aufweisen, um die Eingabedaten sowohl als ein erstes verstärktes In/Out-Eingabesignal 724 in die erste aktive Schaltung 201 der ersten Halbleitervorrichtung 101 zu treiben als auch das erste verstärkte In/Out-Eingabesignal 724 zu der zweiten I/O-Zelle 703 zu treiben. Die zweite I/O-Zelle 703 kann dann außerdem einen weiteren Verstärker (ebenfalls in 7B nicht separat dargestellt) aufweisen, welcher verwendet werden kann, um ein zweites In/Out-Ausgabesignal 725 durch die zweite Eingabe/Ausgabe-Verbindung 717 und zu den darüber liegenden Halbleitervorrichtungen zu treiben, z.B. zu der zweiten Halbleitervorrichtung 103.
  • Obwohl in Bezug auf 7A und 7B spezielle Strukturen und spezielle Einstellungen beschrieben worden sind, sollen diese Beschreibungen jedoch lediglich der Veranschaulichung dienen und sollen die Ausführungsformen nicht beschränken. Stattdessen können beliebige geeignete Strukturen und beliebige geeignete Einstellungen verwendet werden, um den ersten In/Out-Block 211 zu realisieren. All solche Strukturen und Einstellungen sollen vollständig vom Umfang der Ausführungsformen umfasst sein.
  • Wenn man als Nächstes die zweite Halbleitervorrichtung 103 betrachtet, ist in einigen Ausführungsformen der zweite In/Out-Block 219 der zweiten Halbleitervorrichtung 103 identisch aufgebaut wie die erste Halbleitervorrichtung 101. Wenn beispielsweise der zweite In/Out-Block 219 so eingestellt ist, dass er Daten von dem Trägersubstrat 135 empfängt, kann die zweite Halbleitervorrichtung 103 das zweite In/Out-Ausgabesignal 725 mit dem zweiten In/Out-Block 219 von der ersten Halbleitervorrichtung 101 empfangen. Ferner gibt der zweite In/Out-Block 219 weitere verstärkte In/Out-Daten in einem Signal an das interne Schaltungssystem der zweiten Halbleitervorrichtung 103 aus und weitere verstärkte Daten in einem Signal aus, welches an eine darüber liegende Halbleitervorrichtung (z.B. die dritte Halbleitervorrichtung 105) gesendet wird. Außerdem sendet, wenn gewünscht wird, Daten aus der zweiten Halbleitervorrichtung 103 zu senden, der zweite In/Out-Block 219 das zweite In/Out-Eingabesignal 727 an den ersten In/Out-Block 211 in der ersten Halbleitervorrichtung 101. Diese Datensignale können durch externe Verbindungen gesendet werden, welche aneinander ausgerichtet sind oder nicht aneinander ausgerichtet sind (z.B. werden die Signale durch eine Metallisierungsschicht oder Umverdrahtungsschicht geführt).
  • Wenn man als Nächstes die dritte Halbleitervorrichtung 105 betrachtet, ist in einigen Ausführungsformen der dritte In/Out-Block 227 der dritten Halbleitervorrichtung 105 identisch aufgebaut wie die erste Halbleitervorrichtung 101. Wenn beispielsweise der dritte In/Out-Block 227 so eingestellt ist, dass er Daten von dem Trägersubstrat 135 empfängt, kann die dritte Halbleitervorrichtung 105 die Daten mit dem dritten In/Out-Block 227 von der zweiten Halbleitervorrichtung 103 empfangen. Außerdem sendet, wenn gewünscht wird, Daten aus der dritten Halbleitervorrichtung 105 zu senden, der dritte In/Out-Block 227 ein In/Out-Eingabesignal an den zweiten In/Out-Block 219 in der zweiten Halbleitervorrichtung 103. Diese Datensignale können durch externe Verbindungen gesendet werden, welche aneinander ausgerichtet sind oder nicht aneinander ausgerichtet sind (z.B. werden die Signale durch eine Metallisierungsschicht oder Umverdrahtungsschicht geführt).
  • Ferner kann in Ausführungsformen, bei welchen der dritte In/Out-Block 227 die obere Halbleitervorrichtung des ersten Stapels 100 ist, der Eingang in die zweite I/O-Zelle 703 innerhalb der dritten Halbleitervorrichtung 105 an eine Referenzspannung angeschlossen sein. In einigen Ausführungsformen kann die Referenzspannung entweder eine Niederspannungsquelle oder eine Hochspannungsquelle sein. Durch Anschließen dieses Eingangs an die Referenzspannung kann ein schwebender Zustand, z.B. ein Tri-State, vermieden werden.
  • Durch Herstellen und Betreiben der In/Out-Blöcke, wie oben beschrieben, wird eine Struktur auf Lego-Basis (sowohl physisch als auch logisch) mit bidirektionalen I/O-Pins (z.B. für FPGAs) erhalten und jede der Halbleitervorrichtungen innerhalb des Stapels weist eine ähnliche Last auf, so dass sich die Gesamtlast nicht ändert, wenn die Anzahl der Halbleitervorrichtungen in dem ersten Stapel größer wird. Hierdurch wird auch ein flexibles Design gebildet und einem Benutzer ermöglicht, die ersten externen Verbindungen 113, die zu den In/Out-Blöcken gehören, so zu konfigurieren, dass sie entweder Eingabe- oder Ausgabeverbindungen sind, was für eine größere Flexibilität sorgt.
  • 8A zeigt den ersten Steuerungsblock 801, welcher z.B. durch das Trägersubstrat 135 mit dem ersten Stapel 100 verbunden sein kann. In einer Ausführungsform kann der erste Steuerungsblock 801 eine Fast-Sharing-I/O-Steuerung auf Stack_ID-Basis sein und kann verwendet werden, um Daten zu empfangen und aufzunehmen, die aus den Halbleitervorrichtungen ausgegeben werden, innerhalb des ersten Stapels 100 angeordnet sind (z.B. der ersten Halbleitervorrichtung 101, der zweiten Halbleitervorrichtung 103 und der dritten Halbleitervorrichtung 105).
  • In einer Ausführungsform kann der erste Steuerungsblock 801 eine oder mehrere individuelle Zeitablauf-Anpassungszellen 803 aufweisen (wobei zugunsten einer klaren Darstellung in 8A eine solche Zeitablauf-Anpassungszelle 803 dargestellt ist). Jede der individuellen Zeitablauf-Anpassungszellen 803 weist zwei oder mehr Verzögerungsleitungen 807 auf, welche verwendet werden, um ein eingehendes Taktsignal 811 zu empfangen und das Taktsignal 811 in mehrere Taktsignale (eines für jede Leitung) zu trennen, wobei jedes der getrennten mehreren Taktsignale um eine andere Zeit verzögert wird, basierend auf der Struktur der Verzögerungsleitungen 807.
  • In einer speziellen Ausführungsform weist jede der zwei oder mehr Verzögerungsleitungen 807 eine andere Anzahl an Verzögerungselementen 809 auf, so dass jede der zwei oder mehr Verzögerungsleitungen 807 das Taktsignal 811 um eine andere Zeit verzögert. In einer Ausführungsform können die Verzögerungselemente 809 Puffer, Inverter, Kombinationen dieser oder Ähnliches sein, durch welche das Taktsignal 811 verzögert werden kann, wenn sich das Taktsignal durch das Verzögerungselement 809 hindurcharbeitet. Für das Verzögerungselement 809 kann jedoch jeder geeignete Strukturtyp verwendet werden.
  • Um verschiedene Verzögerungszeiten zu erhalten, weist jede der zwei oder mehr Verzögerungsleitungen 807 eine andere Anzahl der Verzögerungselemente 809 auf. In der genauen Ausführungsform, die in 8A dargestellt ist, weist eine erste der zwei oder mehr Verzögerungsleitungen 807 zwei Verzögerungselemente 809 auf und eine zweite der zwei oder mehr Verzögerungsleitungen 807 weist ein einzelnes Verzögerungselement 809 auf. Es kann jedoch eine beliebige Anzahl an Verzögerungselementen 809, einschließlich keiner Verzögerungselemente 809, verwendet werden, um das eingehende Taktsignal 811 mit einer gewünschten Verzögerung zu versehen.
  • Sobald jede der zwei oder mehr Verzögerungsleitungen 807 das eingehende Taktsignal 811 in separate verzögerte Taktsignale verzögert, werden die separaten verzögerten Taktsignale dann in einen dritten Multiplexer 805 eingegeben. Durch Eingeben der separaten verzögerten Taktsignale in den dritten Multiplexer 805 kann ein einzelnes der verzögerten Taktsignale als eine Ausgabe des dritten Multiplexers 805 ausgewählt werden, wodurch ermöglicht wird, dass das eingehende Taktsignal 811 um eine beliebige ausgewählte Verzögerungszeit verzögert wird.
  • Außerdem gehören, um zu bestimmen, welche der zwei oder mehr Verzögerungsleitungen 807 aus dem dritten Multiplexer 805 ausgegeben werden sollen, die zwei oder mehr Verzögerungsleitungen 807 jeweils individuell zu den individuellen Halbleitervorrichtungen des ersten Stapels 100 (z.B. gehört die erste Verzögerungsleitung zu der ersten Halbleitervorrichtung 101, die zweite Verzögerungsleitung gehört zu der zweiten Halbleitervorrichtung 103 usw.). Diese Zugehörigkeit kann entweder unter Verwendung von Simulationsdaten, durch praktisches Testen der Halbleitervorrichtungen innerhalb des ersten Stapels 100, durch Kombinationen davon oder Ähnliches hergestellt werden. Es kann jedoch ein beliebiges geeignetes Verfahren zum Bestimmen der Latenzzeit und zum Zuordnen der individuellen Halbleitervorrichtungen zu den individuellen Verzögerungsleitungen angewendet werden.
  • In einer speziellen Ausführungsform, bei welcher ein praktisches Testen erwünscht ist, kann die oben in Bezug auf 6A bis 6B beschriebene Rückführtest-Messung angewendet werden, um die Latenzzeit von Datensignalen zu bestimmen, wenn die Datensignale durch den ersten Stapel 100 laufen. Beispielsweise kann ein Signal auf die erste Halbleitervorrichtung 101, die zweite Halbleitervorrichtung 103 und die dritte Halbleitervorrichtung 105 angewendet werden und dann von dem ersten Stapel 100 zurück empfangen werden, wodurch für Daten, die an jede der ersten Halbleitervorrichtung 101, der zweiten Halbleitervorrichtung 103 und der dritten Halbleitervorrichtung 105 gesendet wurden, die Verzögerung gemessen wird. Es kann jedoch ein beliebiges geeignetes Verfahren zum Erhalten praktischer Testdaten angewendet werden.
  • Sobald die Verzögerungsdaten für jede der ersten Halbleitervorrichtung 101, der zweiten Halbleitervorrichtung 103 und der dritten Halbleitervorrichtung 105 erhalten worden sind, können die Daten innerhalb des ersten Steuerungsblocks 801 gespeichert werden. In einer speziellen Ausführungsform können die Daten durch Erzeugen einer Tabelle gespeichert werden, welche die einzigartigen Kennungen jeder Halbleitervorrichtung der betreffenden ausgegebenen Zellenlatenzzeit und der zugehörigen Verzögerungsleitung zuordnet. Es kann jedoch ein beliebiges geeignetes Verfahren zum Speichern der Zuordnung angewendet werden.
  • Wenn im Betrieb gewünscht wird, dass Daten aus einer der Halbleitervorrichtungen in dem ersten Stapel 100 ausgelesen werden, wird die einzigartige Kennung des gewünschten Halbleiters verwendet, um auszuwählen, welche der zwei oder mehr Verzögerungsleitungen 807 durch den dritten Multiplexer 805 ausgegeben wird. Insbesondere kann das Stack_ID-Signal 405 verwendet werden, um auszuwählen, welches Verzögerungssignal aus dem dritten Multiplexer 805 ausgegeben wird, basierend darauf, welche der ersten Halbleitervorrichtung 101, der zweiten Halbleitervorrichtung 103 und der dritten Halbleitervorrichtung 105 das Ausgabesignal sendet.
  • Sobald das Taktsignal 811 verzögert und dann von dem dritten Multiplexer 805 ausgegeben worden ist, basierend auf der gewünschten Halbleitervorrichtung innerhalb des ersten Stapels 100, wird das Taktsignal 811 dann zusammen mit den Daten aus dem ersten Stapel 100 auf einen Datenempfänger 812 angewendet. In einer speziellen Ausführungsform kann der Datenempfänger 812 ein Daten-Flipflop sein, welcher die Daten aus dem ersten Stapel 100 empfängt und zusammen mit dem verzögerten Taktsignal 811 aus dem dritten Multiplexer 805 die Daten aufnimmt, die aus dem ersten Stapel 100 gesendet werden. Es kann jedoch ein beliebiger geeigneter Typ eines Datenempfängers 812 verwendet werden. Durch Eingeben der Daten aus dem ersten Stapel 100 zusammen mit dem ausgewählten Taktsignal aus dem dritten Multiplexer 805 in den Datenempfänger 812 kann der Datenempfänger 812 Daten aus jeder der ersten Halbleitervorrichtung 101, der zweiten Halbleitervorrichtung 103 und der dritten Halbleitervorrichtung 105 auslesen und aufnehmen.
  • Obwohl eine spezielle Ausführungsform beschrieben wird, bei welcher Verzögerungsleitungen und Daten-Flipflops verwendet werden, um Daten aus den separaten Halbleitervorrichtungen innerhalb des ersten Stapels 100 aufzunehmen, soll dies jedoch der Veranschaulichung dienen und die Ausführungsformen nicht beschränken. Stattdessen kann ein beliebiges geeignetes Eingabe/Ausgabe-Steuerungsprotokoll angewendet werden. All solche Protokolle sollen vollständig vom Umfang der Ausführungsformen umfasst sein.
  • 8B zeigt eine andere Ausführungsform, bei welcher der erste Steuerungsblock 801 mit dem ersten Stapel 100 verbunden ist, ein zweiter Steuerungsblock 815 mit einem zweiten Stapel 817 verbunden ist und ein dritter Steuerungsblock 819 mit einem dritten Stapel 821 verbunden ist. In einer Ausführungsform können der zweite Stapel 817 und der dritte Stapel 821 ähnliche sein wie der erste Stapel 100, z.B. indem sie mehrere Halbleitervorrichtungen aufweisen, die jeweils eine einzigartige Kennung aufweisen, welche ihre Position in dem Stapel anzeigt. Alle aus dem zweiten Steuerungsblock 815, dem dritten Steuerungsblock 819, dem zweiten Stapel 817 und dem dritten Stapel 821 können miteinander verbunden sein, z.B. durch das Trägersubstrat 135, wenngleich eine beliebige geeignete Konfiguration verwendet werden kann.
  • Außerdem können der zweite Steuerungsblock 815 und der dritte Steuerungsblock 821 ähnliche sein wie der erste Steuerungsblock 801. Beispielsweise kann jeder aus dem zweiten Steuerungsblock 815 und dem dritten Steuerungsblock 819 mehrere Verzögerungsleitungen, einen Multiplexer und einen Datenempfänger aufweisen. Es kann jedoch eine beliebige geeignete Struktur verwendet werden.
  • In dieser Ausführungsform kann auf jeden des ersten Stapels 100, des zweiten Stapels 817, des dritten Stapels 821, des ersten Steuerungsblocks 801, des zweiten Steuerungsblocks 815 und des dritten Steuerungsblocks 819 ein einzelnes Taktsignal 811 angewendet werden. Das Taktsignal 811 kann in dieser Ausführungsform basierend darauf modifiziert werden, aus welchem aus dem ersten Stapel 100, dem zweiten Stapel 817 oder dem dritten Stapel 821 ausgelesen werden soll.
  • Wenn beispielsweise gewünscht wird, dass Daten aus dem ersten Stapel 100 übertragen werden, kann das Taktsignal 811 auf 4 GHz (z.B. 0,25 ns) eingestellt werden. Wenn gewünscht wird, dass Daten aus dem zweiten Stapel 817 übertragen werden, kann außerdem das Taktsignal 811 auf 2 GHz (z.B. 0,5 ns) eingestellt werden. Wenn gewünscht wird, dass Daten aus dem dritten Stapel 821 übertragen werden, kann schließlich das Taktsignal 811 auf 1 GHz (z.B. 1 ns) eingestellt werden. Es kann jedoch eine beliebige geeignete Einstellung für das Taktsignal 811 verwendet werden, wie z.B. die Verzögerungsdaten, die in der oben beschriebenen Tabelle gespeichert sind, die Verzögerungsdaten, die auf die Anzahl der Verzögerungselemente 809 bezogen sind, oder Verzögerungsdaten, die auf sonstige Weise bestimmt werden, z.B. durch Software-Training.
  • Durch diese Fähigkeit, das Taktsignal 811 basierend darauf zu modifizieren, welcher Stapel ausgewählt wird (z.B. der erste Stapel 100, der zweite Stapel 817 oder der dritte Stapels 821), können schnellere Gesamt-Datenübertragungsgeschwindigkeiten erreicht werden. Wenn beispielsweise der dritte Stapel 821 ein Taktsignal 811 benötigt, welches nicht mehr als 1 GHz betragen kann (wenn z.B. die Taktgeschwindigkeit durch die Struktur, den speziellen Herstellungsknoten usw. begrenzt ist), dann ermöglicht die Fähigkeit zum Modifizieren des Taktsignals 811, dass die anderen Stapel (z.B. der erste Stapel 100 und der zweite Stapel 817) mit schnelleren Übertragungsgeschwindigkeiten als der begrenzten Geschwindigkeit des dritten Stapels 821 arbeiten. Anderenfalls müsste das Taktsignal 811 auf die langsamste Taktgeschwindigkeit für den schlechtesten Fall (z.B. die begrenzte Geschwindigkeit des dritten Stapels 821) eingestellt werden.
  • Durch Herstellen und Betreiben des Stapels 100, wie oben beschrieben, eine eingebettete skalierbare 3D-IC-Chip-Auswahl- und Fast-Cross-Die-Sharing-I/O-Struktur auf ID-Basis über einen heterogenen Stapel mehrerer Halbleiter-Dies. So kann eine skalierbare flexible kostengünstige Lösung zum Auswählen der Halbleiter-Dies beim gemeinsamen Benutzen von I/O-Strukturen mit einem Minimum an Anwenderanpassung für eine allgemeine Lösung erreicht werden, die nicht von der Anzahl der Halbleiter-Dies abhängt, die innerhalb des Stapels angeordnet sind, und für eine bessere Leistungsfähigkeit sorgt.
  • 9A bis 9D zeigen eine weitere Ausführungsform, die angewendet werden kann, um die einzigartigen Kennzahlen zu speichern, welche jeder der Halbleitervorrichtungen innerhalb des ersten Stapels 100 (z.B. der ersten Halbleitervorrichtung 101, der zweiten Halbleitervorrichtung 103 und der dritten Halbleitervorrichtung 105) zugeordnet sind. In dieser Ausführungsform wird, anstatt die erste Halbleitervorrichtung 101, die zweite Halbleitervorrichtung 103 und die dritte Halbleitervorrichtung 105 unter Verwendung unterschiedlicher Masken für die Durchkontaktierungen 307 herzustellen (wenn der Rest der verwendeten Masken gleich ist), jede aus der ersten Halbleitervorrichtung 101, der zweiten Halbleitervorrichtung 103 und der dritten Halbleitervorrichtung 105 unter Verwendung vollständig identischer Masken hergestellt. Somit sind die erste Halbleitervorrichtung 101, die zweite Halbleitervorrichtung 103 und die dritte Halbleitervorrichtung 105 alle vollständig identisch, nachdem das Herstellungsverfahren abgeschlossen ist.
  • In dieser Ausführungsform werden jedoch statt einer einzigartigen Anordnung der Durchkontaktierungen 307, die verwendet werden, um die ID-Leitungen 301 entweder mit der Hochspannungsquellenleitung 305 oder mit der Niederspannungsquellenleitung 303 zu verbinden, Fuses 901 hergestellt und anschließend programmiert, um die ID-Leitungen 301 mit der Hochspannungsquellenleitung 305 und der Niederspannungsquellenleitung 303 zu verbinden und/oder davon zu trennen. Durch Herstellen und anschließendes Programmieren der Fuses 901 kann jede der Halbleitervorrichtungen (z.B. jeder der ersten Halbleitervorrichtung 101, der zweiten Halbleitervorrichtung 103 und der dritten Halbleitervorrichtung 105) in identischer Weise hergestellt werden und die einzigartige Kennung für jede der Halbleitervorrichtungen kann in jede der Halbleitervorrichtungen programmiert werden, nachdem ihre Anordnung innerhalb des ersten Stapels 100 bestimmt worden ist.
  • In den speziellen Ausführungsformen, die in 9A bis 9D dargestellt sind, kann eine Struktur mit zwei Leitungen (z.B. der ersten ID-Leitung 302 und einer zweiten ID-Leitung 304) und vier Fuses verwendet werden, um für jede der ersten Halbleitervorrichtung 101, der zweiten Halbleitervorrichtung 103 und der dritten Halbleitervorrichtung 105 bis zu vier einzigartige Kennungen bereitzustellen. Wenn zunächst 9A betrachtet wird, ist, wenn beispielsweise gewünscht wird, dass die binäre Kennung „0“ zugeordnet wird, jede der Fuses 901, welche die erste ID-Leitung 302 und die zweite ID-Leitung 304 mit der Hochspannungsquellenleitung 305 verbinden, so programmiert, dass sie geöffnet ist, und dadurch wird sowohl die erste ID-Leitung 302 als auch die zweite ID-Leitung 304 von der Hochspannungsquellenleitung 305 getrennt. Außerdem wird jede der Fuses 901, welche die erste ID-Leitung 302 und die zweite ID-Leitung 304 mit der Niederspannungsquellenleitung 303 verbinden, so programmiert, dass sie geschlossen ist, wodurch sowohl die erste ID-Leitung 302 als auch die zweite ID-Leitung 304 mit der Niederspannungsquellenleitung 303 verbunden wird. So wird die einzigartige Kennung „0“ erhalten, wenn die erste ID-Leitung 302 und die zweite ID-Leitung 304 ausgelesen werden.
  • 9B zeigt eine weitere Ausführungsform, bei welcher die Fuses 901 verwendet werden, um die einzigartige Kennung „1“ zu programmieren. In dieser Ausführungsform werden die Fuses 901 programmiert, die erste ID-Leitung 302 mit der Hochspannungsquellenleitung 305 zu verbinden, während die erste ID-Leitung 302 von der Niederspannungsquellenleitung 303 getrennt wird. In ähnlicher Weise werden die Fuses 901 programmiert, die zweite ID-Leitung 304 mit der Niederspannungsquellenleitung 303 zu verbinden und die zweite ID-Leitung 304 von der Hochspannungsquellenleitung 305 zu trennen. So wird die einzigartige Kennung „1“ erhalten, wenn die erste ID-Leitung 302 und die zweite ID-Leitung 304 ausgelesen werden.
  • 9C zeigt eine weitere Ausführungsform, bei welcher die Fuses 901 verwendet werden, um die einzigartige Kennung „2“ zu programmieren. In dieser Ausführungsform werden die Fuses 901 programmiert, die erste ID-Leitung 302 mit der Niederspannungsquellenleitung 303 zu verbinden, während die erste ID-Leitung 302 von der Hochspannungsquellenleitung 305 getrennt wird. In ähnlicher Weise werden die Fuses 901 programmiert, die zweite ID-Leitung 304 mit der Hochspannungsquellenleitung 305 zu verbinden und die zweite ID-Leitung 304 von der Niederspannungsquellenleitung 303 zu trennen. So wird die einzigartige Kennung „2“ erhalten, wenn die erste ID-Leitung 302 und die zweite ID-Leitung 304 ausgelesen werden.
  • 9C zeigt eine weitere Ausführungsform, bei welcher die Fuses 901 verwendet werden, um die einzigartige Kennung „3“ zu programmieren. In dieser Ausführungsform werden die Fuses 901 programmiert, die erste ID-Leitung 302 mit der Hochspannungsquellenleitung 305 zu verbinden, während die erste ID-Leitung 302 von der Niederspannungsquellenleitung 303 getrennt wird. In ähnlicher Weise werden die Fuses 901 programmiert, die zweite ID-Leitung 304 mit der Hochspannungsquellenleitung 305 zu verbinden und die zweite ID-Leitung 304 von der Niederspannungsquellenleitung 303 zu trennen. So wird die einzigartige Kennung „3“ erhalten, wenn die erste ID-Leitung 302 und die zweite ID-Leitung 304 ausgelesen werden.
  • 10 zeigt eine Ausführungsform, bei welcher die Fuses 901 innerhalb der ersten Halbleitervorrichtung 101, der zweiten Halbleitervorrichtung 103 und der dritten Halbleitervorrichtung 105 nacheinander programmiert werden, nachdem die erste Halbleitervorrichtung 101, die zweite Halbleitervorrichtung 103 und die dritte Halbleitervorrichtung 105 in den ersten Stapel 100 (z.B. in einen Known Good Stack (KGS)) gebracht sind. In einer speziellen Ausführungsform weist der erste ID-Block 205 einen ersten Fuse-Block 1001 auf, wobei der erste Fuse-Block 1001 statt des ersten Durchkontaktierungsblocks 402 (wie oben in Bezug auf 4 beschrieben) einen nicht-programmierten Block von Fuses 901 aufweist, wie in 9A bis 9D dargestellt. Außerdem weist der erste Stack_ID-Block 205 den ersten Komparator 407 und das erste UND-Gatter 409 auf, wobei das erste UND-Gatter 409 auch Signale von der CS_ENI-Kugel 228 empfängt.
  • In dieser Ausführungsform mit den Fuses 901 in dem ersten Fuse-Block 1001 werden jedoch zusätzliche Strukturen verwendet, um eine nacheinander erfolgende Programmierung der Fuses 901 zu ermöglichen. Beispielsweise weist in einer Ausführungsform der erste ID-Block 205 ferner einen ersten Fuses-erledigt-Block 1003 auf, welcher anzeigt, ob die Programmierung des ersten Fuse-Blocks 1001 durchgeführt worden ist oder nicht. Außerdem weist der Fuses-erledigt-Block 1003 einen Ausgang auf, welcher ein Signal in den Eingang eines vierten UND-Gatter 1005 sendet, wobei das vierte UND-Gatter außerdem einen anderen Eingang aufweist, der mit der CS_ENI-Kugel 228 verbunden ist.
  • Unter Verwendung dieser Struktur wird, wenn die erste Halbleitervorrichtung 101 programmiert werden soll, die CS_ENI-Kugel 228 auf „1“ gesetzt, der Standardwert des ersten Fuse-Blocks 1001 wird so eingestellt, dass die einzigartige Kennung auf „0“ gesetzt ist, und die Orientierung wird beispielsweise standardmäßig auf eine „1“ voreingestellt, wobei die „1“ eine Vorderseite-an-Rückseite-Orientierung anzeigt, und der erste Fuse-done-Block 1003 weist einen Standardwert auf, der auf „0“ eingestellt ist. Durch Setzen der CS_ENI-Kugel 228 auf „1“ wird nur das erste Auswahlsignal 417 aktiviert, während das zweite Auswahlsignal 425 (in der zweiten Halbleitervorrichtung 103) und das dritte Auswahlsignal 423 (in der dritten Halbleitervorrichtung 105) nicht aktiviert werden. Dies liegt daran, dass die Standardeinstellung „0“ des ersten Fuse-done-Blocks 1003 verhindert, dass das Signal auf der CS_ENI-Kugel 228 durch das vierte UND-Gatter 1005 und in die darüber liegenden Halbleitervorrichtungen (z.B. die zweite Halbleitervorrichtung 103 und die dritte Halbleitervorrichtung 105) gelangt.
  • Sobald das erste Auswahlsignal 417 der ersten Halbleitervorrichtung 101 aktiviert worden ist, können die Fuses 901 innerhalb des ersten Fuse-Blocks 1001 programmiert werden. In einer Ausführungsform werden die Fuses 901 innerhalb des ersten Fuse-Blocks 1001 programmiert, indem Programmierungssignale entweder durch die Data-In-Kugel 233 oder die Data-In/Out-Kugel 235 und an den ersten Fuse-Block 1001 gesendet werden. Beispielsweise können in einigen Ausführungsformen Programmierungssignale gesendet werden, um Fuses in dem ersten Fuse-Block 1001 zu öffnen oder zu schließen, um die einzigartige Kennung für den ersten Fuse-Block 1001 auf „1“ zu setzen. Es kann jedoch ein beliebiges geeignetes Verfahren zum Programmieren der ersten Halbleitervorrichtung 101 auf die einzigartige Kennung „1“ angewendet werden.
  • Sobald der erste Fuse-Block 1001 der ersten Halbleitervorrichtung 101 programmiert worden ist, kann der erste Fuse-done-Block 1003 auf „1“ gesetzt werden. In einer Ausführungsform kann der erste Fuse-Block 1001 eingestellt werden, indem ein Programmierungssignal durch eine Fuse oder eine verbindbare Leitungsunterbrechung (Anti-Fuse) gesendet wird, die innerhalb des ersten Fuse-done-Blocks 1003 angeordnet ist. Es kann jedoch ein beliebiges geeignetes Verfahren zum Einstellen des ersten Fuse-done-Blocks 1003 angewendet werden.
  • Sobald jedoch der erste Done-Block 1003 auf „1“ gesetzt worden ist, sendet nun das vierte UND-Gatter 1005 die Signale von der CS_ENI-Kugel 228 durch das vierte UND-Gatter 1005 und in die zweite Halbleitervorrichtung 103. In einer Ausführungsform weist die zweite Halbleitervorrichtung 103 einen zweiten Fuse-Block 1007, einen zweiten Fuse-Done-Block 1009 und ein fünftes UND-Gatter 1011 auf, wobei der zweite Fuse-Block 1007, der zweite Fuse-Done-Block 1009 und das fünfte UND-Gatter 1011 mit dem ersten Fuse-Block 1001, dem ersten Fuse-Done-Block 1003 und dem vierten UND-Gatter 1005 identisch sind.
  • Sobald das Signal aus der CS_ENI-Kugel 228 in die zweite Halbleitervorrichtung 103 eintritt, kann das oben in Bezug auf die Programmierung der ersten Halbleitervorrichtung 101 beschriebene Programmierungsverfahren für die zweite Halbleitervorrichtung 103 wiederholt werden. Insbesondere wird, wenn nun das Signal aus der CS_ENI-Kugel 228 in die zweite Halbleitervorrichtung 103 eintritt, das zweite Auswahlsignal 425 aktiviert und die Fuses 901 innerhalb des zweiten Fuse-Blocks 1007 werden programmiert. Außerdem wird, sobald die Fuses 901 programmiert sind, der zweite Fuse-Done-Block 1009 auf „1“ gesetzt und das Signal aus der CS_ENI-Kugel 228 wird durch das fünfte UND-Gatter 1011 zu der dritten Halbleitervorrichtung 105 weitergeleitet.
  • Sobald das Signal aus der CS_ENI-Kugel 228 in die dritte Halbleitervorrichtung 105 eintritt, kann das oben in Bezug auf die Programmierung der ersten Halbleitervorrichtung 101 beschriebene Programmierungsverfahren für die dritte Halbleitervorrichtung 105 wiederholt werden. Insbesondere wird, wenn nun das Signal aus der CS_ENI-Kugel 228 in die dritte Halbleitervorrichtung 105 eintritt, das dritte Auswahlsignal 433 aktiviert und die Fuses 901 innerhalb des dritten Fuse-Blocks 1012 werden programmiert. Außerdem wird, sobald die Fuses 901 programmiert sind, der dritte Fuse-Done-Block 1013 auf „1“ gesetzt, um die Programmierung der dritten Halbleitervorrichtung 105 zu beenden.
  • Sobald alle der Halbleitervorrichtungen in dem Stapel programmiert worden sind und sobald alle der Fuse-done-Blöcke auf „1“ gesetzt worden sind, können beliebige Gruppenkennungen programmiert werden, die erwünscht sind. In einer Ausführungsform können die Gruppenkennungen gleichzeitig mit der gewünschten einzigartigen Group_ID programmiert werden. Es kann jedoch ein beliebiges geeignetes Verfahren zum Programmieren der Halbleitervorrichtungen mit der Gruppen-ID angewendet werden.
  • Durch die Verwendung der Fuses 901 kann jede der ersten Halbleitervorrichtung 101, der zweiten Halbleitervorrichtung 103 und der drittem Halbleitervorrichtung 105 unter Verwendung einer identischen Struktur und unter Anwendung identischer Verfahren hergestellt werden. Ferner kann, sobald die erste Halbleitervorrichtung 101, die zweite Halbleitervorrichtung 103 und die dritte Halbleitervorrichtung 105 gebondet worden sind und physisch innerhalb des ersten Stapels 100 angeordnet sind, jede von diesen mit ihrer entsprechenden Position innerhalb des ersten Stapels 100 programmiert werden. Eine solche Programmierung ermöglicht ein effizienteres Herstellungsverfahren.
  • Außerdem kann in dieser Ausführungsform jede einzelne Halbleitervorrichtung innerhalb des Stapels 100 (z.B. die erste Halbleitervorrichtung 101, die zweite Halbleitervorrichtung 103 und die dritte Halbleitervorrichtung 105) ihre eigene I/O-Definition erhalten, die nicht nur auf ihrer Position innerhalb des Stapels 100 beruht, sondern auch auf ihrer Orientierung innerhalb des Stapels 100, wobei die Fuses 901 und einzigartige Kennungen verwendet werden, um die I/O zu konfigurieren, und die I/O-Definitionen auf die ersten externen Verbindungen 113 bezogen sind. Beispielsweise kann in einer Ausführungsform jede der ersten Halbleitervorrichtung 101, der zweiten Halbleitervorrichtung 103 und der dritten Halbleitervorrichtung 105 so hergestellt werden, dass die ersten externen Verbindungen 113 (z.B. ein Ball-Grid-Array) entweder mit einer X-Symmetrie, einer Y-Symmetrie oder mit vollständiger X- und Y-Symmetrie ausgestaltet sein können.
  • Wenn die ersten externen Verbindungen 113 symmetrisch sind, dann können bei Verwendung eines einzelnen Designs die unterschiedlichen Orientierungen Vorderseite-an-Rückseite und Vorderseite-an-Vorderseite verwendet werden und dann können die Orientierungen während der Programmierung der Fuses 901 programmiert werden. Insbesondere können zusätzlich zum Programmieren der Fuses 901 zum Hinzufügen der einzigartigen Kennungen die Fuses 901 auch programmiert werden, um die Orientierung jeder einzelnen Halbleitervorrichtung in dem Stapel 100 einzubeziehen. In einer speziellen Ausführungsform kann die erste Halbleitervorrichtung 101 physisch in einer Vorderseite-an-Rückseite-Konfiguration in den Stapel 100 gesetzt werden, die zweite Halbleitervorrichtung 103 kann physisch in einer Vorderseite-an-Vorderseite-Konfiguration in den Stapel 100 gesetzt werden und die dritte Halbleitervorrichtung 105 kann physisch in einer Vorderseite-an-Rückseite-Konfiguration in den Stapel 100 gesetzt werden. Somit können die Fuses 901 während der Programmierung der Fuses 901 eine oder mehrere Fuses 901 umfassen, welche die Orientierung jeder der Halbleitervorrichtungen anzeigen, z.B. werden die Fuses 901 innerhalb der ersten Halbleitervorrichtung 101 so programmiert, dass sie anzeigen, dass sich die erste Halbleitervorrichtung 101 in der Vorderseite-an-Rückseite-Konfiguration befindet, die Fuses 901 innerhalb der zweiten Halbleitervorrichtung 103 werden so programmiert, dass sie anzeigen, dass sich die zweite Halbleitervorrichtung 103 in der Vorderseite-an-Vorderseite-Konfiguration befindet, und die Fuses 901 innerhalb der dritten Halbleitervorrichtung 105 werden so programmiert, dass sie anzeigen, dass sich die dritte Halbleitervorrichtung 105 in der Vorderseite-an-Rückseite-Konfiguration befindet. Es kann jedoch eine beliebige geeignete Konfiguration verwendet werden.
  • 11A zeigt eine optionale Ausführungsform, welche verwendet werden kann, um in dem Fall, dass einer der Eingabepfade in die erste Halbleitervorrichtung 101, die zweite Halbleitervorrichtung 103 und die dritte Halbleitervorrichtung 105 defekt wird, dazu beizutragen, die Eingabepfade zu reparieren. Wenn man zunächst die erste Halbleitervorrichtung 101 betrachtet, weist jede der Data-Out-Kugel 231, der Data-In-Kugel 233 und der Data-In/Out-Kugel 235, anstatt eine einzelne der ersten externen Verbindungen 113 aufzuweisen, stattdessen mehrere der ersten externen Verbindungen 113 auf. Beispielsweise und wie in 11A dargestellt, weist die Data-Out-Kugel 231 in einer speziellen Ausführungsform mindestens vier der ersten externen Verbindungen 113 auf (von denen nur zwei der ersten externen Verbindungen 113 in dem Querschnitt der 11A dargestellt sind).
  • Wenn die Data-Out-Kugel 231 mehrere der ersten externen Verbindungen 113 aufweist, ist der ersten Halbleitervorrichtung 101 außerdem eine erste I/O-Multiplexer-Einheit 1101 hinzugefügt. In einer Ausführungsform weist die erste I/O-Multiplexer-Einheit 1101 mehrere einzelne I/O-Multiplexer 1103 auf (siehe 11B). In einer Ausführungsform, bei welcher die Data-Out-Kugel 231 vier der ersten externen Verbindungen 113 aufweist, weist die erste I/O-Multiplexer-Einheit 1101 vier der mehreren einzelnen I/O-Multiplexer 1103 auf. Es kann jedoch eine beliebige geeignete Anzahl der ersten externen Verbindungen 113 und eine beliebige geeignete Anzahl der mehreren einzelnen I/O-Multiplexer verwendet werden.
  • Nun übergehend zu 11B, ist dort ein schematisches Diagramm der ersten I/O-Multiplexer-Einheit 1101 dargestellt. In der Ausführungsform, die in 11B dargestellt ist, weist jeder der mehreren einzelnen I/O-Multiplexer 1103 mindestens zwei Eingänge auf, die mit mindestens zwei der ersten externen Verbindungen 113 verbunden sind. Beispielsweise ist ein erster der mehreren einzelnen I/O-Multiplexer 1103 mit einer ersten der ersten externen Verbindungen 113 und einer zweiten der ersten externen Verbindungen 113 verbunden, ein zweiter der mehreren einzelnen I/O-Multiplexer 1103 ist mit der ersten der ersten externen Verbindungen 113 und einer dritten der ersten externen Verbindungen 113 verbunden, ein dritter der mehreren einzelnen I/O-Multiplexer 1103 ist mit der dritten der ersten externen Verbindungen 113 und einer vierten der ersten externen Verbindungen 113 verbunden und ein vierter der mehreren einzelnen I/O-Multiplexer 1103 ist mit der zweiten der ersten externen Verbindungen 113 und der dritten der ersten externen Verbindungen 113 verbunden. Es können jedoch beliebige geeignete Verbindungen zwischen den mehreren einzelnen I/O-Multiplexern 1103 und den ersten externen Verbindungen 113 verwendet werden.
  • Außerdem können die Auswahlelemente der der einzelnen I/O-Multiplexer 1103 mit einer oder mehreren Steuerungsleitungen verbunden sein, welche verwendet werden, um den Ausgang aus jedem der einzelnen I/O-Multiplexer 1103 auszuwählen. Bei Vorliegen der einen oder der mehreren Steuerungsleitungen 1105, und da jeder der einzelnen I/O-Multiplexer 1103 mindestens zwei Eingänge aufweist, kann von den mehreren einzelnen I/O-Multiplexern 1103 eine der Eingaben ausgegeben werden. Wenn also einer der einzelnen Eingänge (z.B. die zweite der ersten externen Verbindungen 113) defekt ist (in 11B durch das „X“ dargestellt), kann die eine oder können die mehreren Steuerungsleitungen 1105 den entsprechenden einzelnen I/O-Multiplexer 1103 auf die Ausgabe eines nicht-defekten Signals (z.B. des Signals von der ersten der ersten externen Verbindungen 113) umschalten. Somit können Defekte einer der ersten externen Verbindungen 113 unter Verwendung der einzelnen I/O-Multiplexer 1103 repariert werden.
  • Nun zurückkehrend zu 11A, kann die erste Halbleitervorrichtung 101 außerdem eine beliebige Anzahl an I/O-Multiplexer-Einheiten aufweisen, z.B. eine zweite I/O-Multiplexer-Einheit 1107. In einer Ausführungsform ist die zweite I/O-Multiplexer-Einheit 1107 mit mehreren der ersten externen Verbindungen 113 verbunden, die beispielsweise zu den Daten in der Kugel 233, der Data-In/Out-Kugel 235 oder beliebigen anderen der Eingänge und Ausgänge gehören, die zu der ersten Halbleitervorrichtung 101 gehören.
  • Außerdem können in Bezug auf die zweite Halbleitervorrichtung 103 und die dritte Halbleitervorrichtung 105 jeder oder alle der Eingänge in die zweite Halbleitervorrichtung 103 oder die dritte Halbleitervorrichtung 105 auch mehrere Verbindungen aufweisen, welche in eine I/O-Multiplexer-Einheit 1109 einspeisen. Jede der I/O-Multiplexer-Einheiten 1109 kann eine ähnliche sein wie die erste I/O-Multiplexer-Einheit 1101 und jede kann verwendet werden, um dazu beizutragen, defekte Verbindungen zwischen der zweiten Halbleitervorrichtung 103 und der dritten Halbleitervorrichtung 105 zu reparieren.
  • Obwohl in der obigen Beschreibung die erste I/O-Multiplexer-Einheit 1101 so beschrieben wird, dass sie auf die Data-Out-Kugel 231, die Data-In-Kugel 233 und die Data-In/Out-Kugel 235 angewendet wird, soll dies lediglich der Veranschaulichung dienen und nicht beschränkend sein. Stattdessen können die I/O-Multiplexer-Einheiten auf beliebige Eingabe- oder Ausgabesignale zu und von der ersten Halbleitervorrichtung 101, der zweiten Halbleitervorrichtung 103 und der dritten Halbleitervorrichtung 105 angewendet werden. All solche Kombinationen sollen vollständig vom Umfang der Ausführungsformen umfasst sein.
  • 12 zeigt eine weitere Ausführungsform, bei welcher der erste In/Out-Block 211, der zweite In/Out-Block 219 und der dritte In/Out-Block 227, anstatt für jede der ersten Halbleitervorrichtung 101, der zweiten Halbleitervorrichtung 103 bzw. der dritten Halbleitervorrichtung 105 separat betrieben zu werden, stattdessen als ein I/O-Array 1201 betrieben werden, wobei Abschnitte des I/O-Arrays 1201 in verschiedenen Bereichen der Halbleitervorrichtungen angeordnet sind. Beispielsweise werden in Ausführungsformen, bei denen die erste Halbleitervorrichtung 101, die zweite Halbleitervorrichtung 103 und die dritte Halbleitervorrichtung 105 feldprogrammierbare Gate-Arrays (FPGAs) sind, der erste In/Out-Block 211, der zweite In/Out-Block 219 und der dritte In/Out-Block 227 jeweils mit programmierbaren Gate-Arrays hergestellt. Somit kann jeder des ersten In/Out-Blocks 211, des zweiten In/Out-Blocks 219 und des dritten In/Out-Blocks 227 so programmiert werden, dass er verschiedene I/O-Kommunikationen über alle der Halbleitervorrichtungen innerhalb des ersten Stapels 100 bereitstellt.
  • Durch Bewirken, dass der erste In/Out-Block 211, der zweite In/Out-Block 219 und der dritte In/Out-Block 227 als ein I/O-Array 1201 arbeiten, kann das I/O-Array 1201 als ein universelles I/O-Array arbeiten, welches ermöglicht, dass ein einzelner Eingang oder Ausgang von allen der Halbleitervorrichtungen gemeinsam benutzt wird und dass eine einzelne Eingabe auf jede der ersten Halbleitervorrichtung 101, der zweiten Halbleitervorrichtung 103 und der dritten Halbleitervorrichtung 105 angewendet wird. Dies kann speziell in Ausführungsformen angewendet werden, bei welchen die Halbleitervorrichtungen in verschiedenen Orientierungen zueinander angeordnet sind (wenn sich z.B. die zweite Halbleitervorrichtung 103 in einer anderen Orientierung befindet als die erste Halbleitervorrichtung 101 und die dritte Halbleitervorrichtung 105). Somit können alle Gruppen von I/Os durch die einzigartigen Kennungen für denselben Die umdefiniert werden und verschiedene Gruppen können miteinander verbunden werden, indem die I/O neu belegt werden, gesteuert von den einzigartigen Kennungen.
  • Durch Verwendung der hierin beschriebenen einzigartigen Kennungen und Eingabe/Ausgabe-Strukturen kann eine schnellere Eingabe/Ausgabe von Daten innerhalb des Stapels 100 von Halbleitervorrichtungen erreicht werden. Dies kann mit einer allgemeinen Lösung erreicht werden, die nicht von der Anzahl der Halbleitervorrichtungen innerhalb des Stapels 100 abhängt, und ohne dass eine komplizierte Anwenderanpassung der I/O-Strukturen bereitgestellt werden muss, die auf der genauen Position jeder Halbleitervorrichtung innerhalb des Stapels 100 basiert. Somit kann mit einer kostengünstigen, allgemeinen, flexiblen und skalierbaren Lösung eine bessere Leistungsfähigkeit erreicht werden.
  • In einer Ausführungsform weist eine Halbleitervorrichtung auf: eine erste Halbleitervorrichtung, aufweisend: eine erste einzigartige Kennungsstruktur; einen ersten elektrischen Eingang und einen ersten Komparator, der einen ersten Eingang aufweist, der mit der ersten einzigartigen Kennungsstruktur verbunden ist, und einen zweiten Eingang aufweist, der mit dem ersten elektrischen Eingang verbunden ist; eine zweite Halbleitervorrichtung, die an die erste Halbleitervorrichtung gebondet ist, wobei die zweite Halbleitervorrichtung aufweist: eine zweite einzigartige Kennungsstruktur, die eine andere ist als die erste einzigartige Kennungsstruktur; einen zweiten elektrischen Eingang, der mit dem ersten elektrischen Eingang elektrisch verbunden ist; und einen zweiten Komparator, der einen dritten Eingang aufweist, der mit der zweiten einzigartigen Kennungsstruktur verbunden ist, und einen vierten Eingang aufweist, der mit dem zweiten elektrischen Eingang verbunden ist. In einer Ausführungsform weist die erste einzigartige Kennungsstruktur auf: eine erste Referenzspannungsleitung; eine zweite Referenzspannungsleitung und mehrere Identifikationsleitungen, wobei jede der mehreren Identifikationsleitungen durch eine oder mehrere Durchkontaktierungen elektrisch mit der ersten Referenzspannungsleitung oder der zweiten Referenzspannungsleitung verbunden ist. In einer Ausführungsform weist die erste einzigartige Kennungsstruktur auf: eine erste Referenzspannungsleitung; eine zweite Referenzspannungsleitung und mehrere Identifikationsleitungen, wobei jede der mehreren Identifikationsleitungen durch eine oder mehrere Fuses elektrisch mit der ersten Referenzspannungsleitung oder der zweiten Referenzspannungsleitung verbunden oder isoliert ist. In einer Ausführungsform ist ein Ausgang aus dem ersten Komparator mit einem Ausgangsbereich der ersten Halbleitervorrichtung verbunden. In einer Ausführungsform ist ein Ausgang aus dem Ausgangsbereich durch ein Substrat mit einem Steuerungsblock verbunden, wobei der Steuerungsblock mehrere Verzögerungsleitungen aufweist. In einer Ausführungsform weist die erste Halbleitervorrichtung ferner auf: ein erstes UND-Gatter, welches einen fünften Eingang aufweist, der mit dem ersten Komparator verbunden ist; und einen sechsten Eingang aufweist, der mit einem externen Verbinder der ersten Halbleitervorrichtung verbunden ist. In einer Ausführungsform ist ein Ausgang aus dem zweiten Komparator mit einem In/Out-Bereich der zweiten Halbleitervorrichtung verbunden.
  • In einer anderen Ausführungsform weist eine Halbleitervorrichtung auf: einen ersten Halbleiter-Die, aufweisend: einen ersten Eingangsbereich; einen ersten Ausgangsbereich; einen ersten In/Out-Bereich; einen ersten Kennungsbereich und eine erste externe Verbindung, die elektrisch mit einem ersten Komparator verbunden ist, wobei der erste Komparator auch elektrisch mit dem ersten Kennungsbereich verbunden ist, wobei ein Ausgang des ersten Komparators sowohl mit dem ersten Ausgangsbereich als auch mit dem ersten In/Out-Bereich verbunden ist; und einen zweiten Halbleiter-Die, der an den ersten Halbleiter-Die gebondet ist, wobei der zweite Halbleiter-Die aufweist: einen zweiten Eingangsbereich; einen zweiten Ausgangsbereich; einen zweiten In/Out-Bereich; einen zweiten Kennungsbereich, wobei der zweite Kennungsbereich eine andere Struktur als der erste Kennungsbereich aufweist; und einen zweiten Komparator, der durch eine Durchkontaktierung elektrisch mit der ersten externen Verbindung verbunden ist, wobei ein Ausgang des zweiten Komparators sowohl mit dem zweiten Ausgangsbereich als auch mit dem zweiten In/Out-Bereich verbunden ist. In einer Ausführungsform weist die Halbleitervorrichtung ferner ein UND-Gatter auf, das zwischen dem Ausgang des ersten Komparators und dem ersten In/Out-Bereich angeordnet ist. In einer Ausführungsform weist der erste Kennungsbereich Fuses auf. In einer Ausführungsform weist der erste Kennungsbereich eine erste Gruppe von Leitungen in einer ersten Struktur und eine erste Gruppe von Durchkontaktierungen in einer zweiten Struktur auf, wobei der zweite Kennungsbereich eine zweite Gruppe von Leitungen in der ersten Struktur aufweist und eine zweite Gruppe von Durchkontaktierungen in einer dritten Struktur aufweist, die eine andere als die zweite Struktur ist. In einer Ausführungsform weist der erste Ausgangsbereich einen Eingang auf, der mit einem Ausgang des zweiten Ausgangsbereichs verbunden ist. In einer Ausführungsform weist der erste In/Out-Bereich einen Eingang auf, der mit einem Ausgang des zweiten In/Out-Bereichs verbunden ist. In einer Ausführungsform ist die erste externe Verbindung eine Stapelkennungsverbindung.
  • In noch einer anderen Ausführungsform umfasst ein Verfahren zum Senden und Empfangen von Daten: Senden eines Stapelkennungssignals sowohl in eine erste Halbleitervorrichtung als auch in eine zweite Halbleitervorrichtung, wobei die erste Halbleitervorrichtung und die zweite Halbleitervorrichtung aneinander gebondet sind; Vergleichen des Stapelkennungssignals mit einer ersten einzigartigen Kennung innerhalb der ersten Halbleitervorrichtung, wobei, wenn das Stapelkennungssignal das gleiche ist wie die erste einzigartige Kennung, ein erstes Auswahlsignal erzeugt wird; und Vergleichen des Stapelkennungssignals mit einer zweiten einzigartigen Kennung innerhalb der zweiten Halbleitervorrichtung, wobei die zweite einzigartige Kennung eine andere ist als die erste einzigartige Kennung, wobei, wenn das Stapelkennungssignal das gleiche ist wie die zweite einzigartige Kennung, ein zweites Auswahlsignal erzeugt wird, wobei das zweite Auswahlsignal ein anderes ist als das erste Auswahlsignal. In einer Ausführungsform umfasst das Verfahren ferner Programmieren der ersten Halbleitervorrichtung durch Senden von Programmierungssignalen durch Fuses. In einer Ausführungsform umfasst das Verfahren ferner Programmieren der zweiten Halbleitervorrichtung nach dem Programmieren der ersten Halbleitervorrichtung, und nachdem die erste Halbleitervorrichtung an die zweite Halbleitervorrichtung gebondet ist. In einer Ausführungsform wird nach dem Programmieren der ersten Halbleitervorrichtung und vor dem Programmieren der zweiten Halbleitervorrichtung ein Programmierung-erfolgt-Indikator programmiert. In einer Ausführungsform umfasst das Verfahren vor dem Senden des Stapelkennungssignals das Herstellen der ersten Halbleitervorrichtung mit einer ersten Gruppe von Maskenstrukturen und das Herstellen der zweiten Halbleitervorrichtung mit einer zweiten Gruppe von Maskenstrukturen, wobei jede Maskenstruktur sowohl in der ersten Gruppe von Maskenstrukturen als auch in der zweiten Gruppe von Maskenstrukturen die gleiche ist, außer einer Maskenstruktur. In einer Ausführungsform ist die eine Maskenstruktur eine Struktur für Durchkontaktierungen.
  • Im Vorstehenden werden Merkmale verschiedener Ausführungsformen so umrissen, dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann erkennt, dass er die vorliegende Offenbarung einfach als eine Basis zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erfüllen derselben Zwecke und/oder Erhalten derselben Vorteile wie bei den hier vorgestellten Ausführungsformen nutzen kann. Der Fachmann realisiert auch, dass solche äquivalenten Konstruktionen nicht von der Idee und vom Umfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Abwandlungen hieran vornehmen kann, ohne von der Idee und vom Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung aufweisend: eine erste Halbleitervorrichtung aufweisend: - eine erste einzigartige Kennungsstruktur; - einen ersten elektrischen Eingang; und - einen ersten Komparator, der einen ersten Eingang, welcher mit der ersten einzigartigen Kennungsstruktur verbunden ist, und einen zweiten Eingang aufweist, welcher mit dem ersten elektrischen Eingang verbunden ist; eine zweite Halbleitervorrichtung, die an die erste Halbleitervorrichtung gebondet ist, wobei die zweite Halbleitervorrichtung aufweist: - eine zweite einzigartige Kennungsstruktur, die von der ersten einzigartigen Kennungsstruktur verschieden ist; - einen zweiten elektrischen Eingang, der elektrisch mit dem ersten elektrischen Eingang verbunden ist; und - einen zweiten Komparator, der einen dritten Eingang, welcher mit der zweiten einzigartigen Kennungsstruktur verbunden ist, und einen vierten Eingang aufweist, welcher mit dem zweiten elektrischen Eingang verbunden ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die erste einzigartige Kennungsstruktur aufweist: eine erste Referenzspannungsleitung; eine zweite Referenzspannungsleitung; und mehrere Identifikationsleitungen, wobei jede der mehreren Identifikationsleitungen durch eine oder mehrere Durchkontaktierungen elektrisch mit der ersten Referenzspannungsleitung oder der zweiten Referenzspannungsleitung verbunden ist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei die erste einzigartige Kennungsstruktur aufweist: eine erste Referenzspannungsleitung; eine zweite Referenzspannungsleitung; und mehrere Identifikationsleitungen, wobei jede der mehreren Identifikationsleitungen durch eine oder mehrere Fuses elektrisch mit einer der ersten Referenzspannungsleitung und der zweiten Referenzspannungsleitung verbunden oder davon isoliert ist.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei ein Ausgang von dem ersten Komparator mit einem Ausgangsbereich der ersten Halbleitervorrichtung verbunden ist.
  5. Halbleitervorrichtung nach Anspruch 4, wobei ein Ausgang von dem Ausgangsbereich durch ein Substrat mit einem Steuerungsblock verbunden ist, wobei der Steuerungsblock mehrere Verzögerungsleitungen aufweist.
  6. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die erste Halbleitervorrichtung ferner aufweist: ein erstes UND-Gatter, das einen fünften Eingang aufweist, welcher mit dem ersten Komparator verbunden ist; und einen sechsten Eingang, der mit einem externen Verbinder der ersten Halbleitervorrichtung verbunden ist.
  7. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei ein Ausgang von dem zweiten Komparator mit einem In/Out-Bereich der zweiten Halbleitervorrichtung verbunden ist.
  8. Halbleitervorrichtung aufweisend: einen ersten Halbleiter-Die aufweisend: - einen ersten Eingangsbereich; - einen ersten Ausgangsbereich; - einen ersten In/Out-Bereich; - einen ersten Kennungsbereich; und - eine erste externe Verbindung, die mit einem ersten Komparator elektrisch verbunden ist, wobei der erste Komparator ferner mit dem ersten Kennungsbereich elektrisch verbunden ist, wobei ein Ausgang des ersten Komparators sowohl mit dem ersten Ausgangsbereich als auch mit dem ersten In/Out-Bereich verbunden ist; und einen zweiten Halbleiter-Die, der an den ersten Halbleiter-Die gebondet ist, wobei der zweite Halbleiter-Die aufweist: - einen zweiten Eingangsbereich; - einen zweiten Ausgangsbereich; - einen zweiten In/Out-Bereich; - einen zweiten Kennungsbereich, wobei der zweite Kennungsbereich eine andere Struktur aufweist als der erste Kennungsbereich; und - einen zweiten Komparator, der durch eine Durchkontaktierung elektrisch mit der ersten externen Verbindung verbunden ist, wobei ein Ausgang des zweiten Komparators sowohl mit dem zweiten Ausgangsbereich als auch mit dem zweiten In/Out-Bereich verbunden ist.
  9. Halbleitervorrichtung nach Anspruch 8, ferner aufweisend ein UND-Gatter, das zwischen dem Ausgang des ersten Komparators und dem ersten In/Out-Bereich angeordnet ist.
  10. Halbleitervorrichtung nach Anspruch 8 oder 9, wobei der erste Kennungsbereich Fuses aufweist.
  11. Halbleitervorrichtung nach einem der Ansprüche 8 bis 10, wobei der erste Kennungsbereich eine erste Gruppe von Leitungen in einer ersten Struktur und eine erste Gruppe von Durchkontaktierungen in einer zweiten Struktur aufweist, wobei der zweite Kennungsbereich eine zweite Gruppe von Leitungen in der ersten Struktur und eine zweite Gruppe von Durchkontaktierungen in einer dritten Struktur aufweist, die von der zweiten Struktur verschieden ist.
  12. Halbleitervorrichtung nach einem der Ansprüche 8 bis 11, wobei der erste Ausgangsbereich einen Eingang aufweist, der mit einem Ausgang des zweiten Ausgangsbereichs verbunden ist.
  13. Halbleitervorrichtung nach einem der Ansprüche 8 bis 12, wobei der erste In/Out-Bereich einen Eingang aufweist, der mit einem Ausgang des zweiten In/Out-Bereichs verbunden ist.
  14. Halbleitervorrichtung nach einem der Ansprüche 8 bis 13, wobei die erste externe Verbindung eine Stapelkennungsverbindung ist.
  15. Verfahren zum Senden und Empfangen von Daten, das Verfahren umfassend: Senden eines Stapelkennungssignals sowohl in eine erste Halbleitervorrichtung als auch in eine zweite Halbleitervorrichtung, wobei die erste Halbleitervorrichtung und die zweite Halbleitervorrichtung aneinander gebondet sind; innerhalb der ersten Halbleitervorrichtung, Vergleichen des Stapelkennungssignals mit einer ersten einzigartigen Kennung, wobei ein erstes Auswahlsignal erzeugt wird, wenn das Stapelkennungssignal gleich der ersten einzigartigen Kennung ist; und innerhalb der zweiten Halbleitervorrichtung, Vergleichen des Stapelkennungssignals mit einer zweiten einzigartigen Kennung, wobei die zweite einzigartige Kennung von der ersten einzigartigen Kennung verschieden ist, wobei ein zweites Auswahlsignal erzeugt wird, wenn das Stapelkennungssignal gleich der zweiten einzigartigen Kennung ist, wobei das zweite Auswahlsignal von dem ersten Auswahlsignal verschieden ist.
  16. Verfahren nach Anspruch 15, ferner umfassend: Programmieren der ersten Halbleitervorrichtung, indem Programmierungssignale durch Fuses verschickt werden.
  17. Verfahren nach Anspruch 16, ferner umfassend: nach dem Programmieren der ersten Halbleitervorrichtung und nach dem Bonden der ersten Halbleitervorrichtung an die zweite Halbleitervorrichtung, Programmieren der zweiten Halbleitervorrichtung.
  18. Verfahren nach Anspruch 17, wobei nach dem Programmieren der ersten Halbleitervorrichtung und vor dem Programmieren der zweiten Halbleitervorrichtung ein Programmierung-erfolgt-Indikator programmiert wird.
  19. Verfahren nach einem der Ansprüche 15 bis 18, wobei das Verfahren ferner umfasst: vor dem Senden des Stapelkennungssignals, Herstellen der ersten Halbleitervorrichtung mit einer ersten Gruppe von Maskenstrukturen und Herstellen der zweiten Halbleitervorrichtung mit einer zweiten Gruppe von Maskenstrukturen, wobei jede Maskenstruktur sowohl in der ersten Gruppe von Maskenstrukturen als auch in der zweiten Gruppe von Maskenstrukturen bis auf eine Maskenstruktur dieselbe ist.
  20. Verfahren nach Anspruch 19, wobei die eine Maskenstruktur eine Struktur für Durchkontaktierungen ist.
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