KR101879351B1 - 후면 액세스를 사용하는 집적 회로 칩 커스터마이제이션 - Google Patents
후면 액세스를 사용하는 집적 회로 칩 커스터마이제이션 Download PDFInfo
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- 238000000034 method Methods 0.000 claims abstract description 122
- 239000000758 substrate Substances 0.000 claims abstract description 117
- 229910052710 silicon Inorganic materials 0.000 claims description 33
- 239000010703 silicon Substances 0.000 claims description 33
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 31
- 238000004519 manufacturing process Methods 0.000 claims description 21
- 239000004020 conductor Substances 0.000 claims description 17
- 230000006870 function Effects 0.000 claims description 11
- 229910052594 sapphire Inorganic materials 0.000 claims description 10
- 239000010980 sapphire Substances 0.000 claims description 10
- 239000000919 ceramic Substances 0.000 claims description 9
- 238000001465 metallisation Methods 0.000 claims description 9
- 239000004593 Epoxy Substances 0.000 claims description 7
- 238000004891 communication Methods 0.000 claims description 6
- 239000011521 glass Substances 0.000 claims description 6
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 5
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 5
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 claims description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 5
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 239000010949 copper Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 238000012545 processing Methods 0.000 claims description 5
- 230000008439 repair process Effects 0.000 claims description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 abstract description 4
- 230000008569 process Effects 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 11
- 238000013459 approach Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000000638 stimulation Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
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- H01L27/115—
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
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- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Mram Or Spin Memory Techniques (AREA)
Abstract
집적 회로, 집적 회로 물건을 제조하기 위한 방법 및 집적 회로를 커스터마이징하기 위한 방법들이 개시된다. 퓨즈들, PROM들, RRAM들, MRAM들 등과 같은 프로그램가능 엘리먼트들을 포함하는 집적 회로 엘리먼트들은 기판의 전면 상에 형성된다. 비아들은 후면으로부터 프로그램가능 엘리먼트들 중 적어도 일부로 전도 경로들을 설정하도록 기판의 전면으로부터 기판의 후면으로 기판을 관통하여 형성된다. 전면 프로그램가능 엘리먼트들 중 적어도 일부를 프로그래밍하기 위해서 후면으로부터 비아들 중 적어도 일부에 프로그래밍 자극이 인가된다.
Description
본 명세서에 설명되는 다양한 실시예들은 일반적으로 반도체 제조 프로세스들, 물건들 및 디바이스들의 향상들에 관한 것으로, 보다 상세하게는, 프로그램가능 반도체 집적 회로들을 제조하기 위한 방법들, 프로그램가능 반도체 집적 회로들을 프로그래밍하기 위한 방법들 및 이에 의해 제조되는 집적 반도체 물건들에 관한 것이다.
반도체 집적 회로 물건들이 점점 더 정교해짐에 따라, 제조자들은 회로들이 공통 엘리먼트들을 가지므로 회로들을 지속적으로 재설계할 필요없이 특정 회로 설계들의 유용성을 증가시키기 위한 방법들을 계속 추구한다. 예를 들어, 여러 번, 회로는 단일 칩 상에 상이한 회로 엘리먼트들을 가지는데, 이들은 퓨즈, 안티퓨즈, 프로그램가능 판독-전용 메모리(PROM), 저항성 랜덤-액세스 메모리(RRAM), 자기 랜덤-액세스 메모리(MRAM) 등과 같은 프로그램가능 엘리먼트를 활성화함으로써 인에이블될 수 있다.
동시에, 제조자들은 더 작거나 또는 더 많은 컴팩트 패키지들에 패키징된 집적 회로 물건들을 구성시키기 위한 방식들을 추구하고 있다. 이것이 달성된 하나의 방식은, 인접한 칩의 전도체에 컨택하기 위해서 각각의 칩 내의 비아들에 의해 칩들 사이에서 전도되는 신호들을 집적 회로 칩들에 스택하는 것이고, 다른 하나의 방식은 다이들에 스택하는 것이다. ("비아들"이라는 용어는 기판 관통 홀에 형성된 전도체를 가지는 구조를 의미하기 위해서 본 명세서에서 사용되고, 전도체 부분들은 기판의 각각의 면 상에 노출되며, 이에 의해 기판에 관통 커넥터를 형성한다.) 비아들은 종종, 하나의 칩의 비아 패턴이 인접한 칩의 비아 패턴과 정렬하여서 칩들이 스택될 때 칩들 사이의 전기적 접속들이 설정되도록 하는 미리 결정된 패턴으로 되어 있다.
이것은 다수의 칩 또는 다이 스태킹 및 웨이퍼 스태킹을 포함하는 3차원 방식의 전개를 유도하였다. 관통-실리콘-비아들 또는 TSV들을 포함하는 다수의 기판들은 이러한 3차원 통합을 달성하기 위해서 서로 스택될 수 있다. 특히, 상이한 기판들의 TSV들은 예를 들어, 와이어들 또는 다른 전도체들의 사용없이 하나의 기판으로부터 다른 기판으로 신호들을 전도할 수 있다.
그럼에도 불구하고, 전형적으로, 수백개 또는 수천개의 집적 회로들은 예를 들어, 직경이 12 인치의 큰 반도체 웨이퍼 상에 구성된다. 집적 회로들은 웨이퍼로부터 개별 칩들 또는 다이들로 쪼개질 칩들로 패터닝된다. 웨이퍼 상의 칩들 각각은 궁극적으로 집적 회로들로의 전기적 접속들이 이루어질 것인 다수의 본딩 패드들을 가진다. 본딩 패드들은 전형적으로 칩들의 전면(즉, 집적 회로의 트랜지스터들이 형성된 칩의 면) 상에 형성된다. 많은 경우들에서, 칩들은 이들이 그렇지 않으면 많은 수의 본딩 패드들을 수용하기 위해서 있을 것보다 더 크게 제조된다.
본딩 패드들은 또한, 칩들 상의 집적 회로들을 테스트하기 위해서 그리고 칩들 상에 포함될 수 있는 프로그램가능 엘리먼트들의 프로그래밍을 인에이블하기 위해서 제조 동안 사용된다. 이러한 시간 동안, 예를 들어, 특정 회로가 비기능적인 것으로 발견되는 경우, 프로그램가능 엘리먼트들은, 예를 들어, 비기능적 회로를 제거하거나 또는 그 주변의 신호들을 재라우팅하기 위해서 퓨즈를 블로우(blow)하거나 또는 안티퓨즈를 활성화함으로써 전면 본딩 패드들로부터 활성화될 수 있다. 전형적으로, 프로그래밍은 칩들이 스택된, 장착된 또는 패키징된 물건으로 어셈블리되기 전에 제조 및 테스트 동안 수행된다.
일단 칩들의 스택이 제조되면, 칩들 상의 프로그램가능 엘리먼트들을 처리하는 것은 비현실적이 된다. 예를 들어, 동일한 칩들의 스택에서, 특정 레벨에서 하나의 칩 상의 퓨즈를 블로우하는 것은 퓨즈들이 블로우된 스택 내의 다른 칩들 상의 동일한 위치에 있게 할 것이다. 이러한 문제는 더 복잡한 금속화 패턴들을 사용하여 처리될 수 있지만, 전체 구조의 복잡도가 또한 상당히 증가되며, 제조 시에 사용되는 마스크 세트들의 비용으로 인하여 이루어지지 않는다는 것을 알 수 있다.
더욱이, 표준 프로그래밍 기법들을 사용하여, 프로그래밍 신호들은 프로그래밍이 반드시 프로그래밍될 엘리먼트와 아주 근접하게 위치되는 것은 아닌 전면 상의 패드들로부터 수행되므로 인가될 수 있는 전압 또는 전류의 양이 제한되고, 프로그래밍 신호들은 길이가 긴 신호 경로 전도체들을 통해 프로그램가능 엘리먼트들로 전도될 수 있다. 이것은 특정된 프로그래밍 전압 또는 전류의 애플리케이션이 대응하는 프로그램가능 엘리먼트로 하여금 상태를 변화시키게 하는데 충분하지 않을 수 있으므로, 불완전하거나 또는 효과적이지 못한 프로그래밍을 종종 초래한다.
시스템-온-칩(SOC) 물건들은 기능을 프로그래밍하고, 리던던시를 인에이블하기 위해서 또는 물건 식별 및 직렬화를 위해서 퓨즈들 및 PROM들을 사용한다. I/O 요건들에서 수용적인 높은 가격을 갖는 3차원(3D) 물건들이 물건 커스터마이제이션(customization) 및/또는 리던던시/리페어(repair) 방식들에 대한 필요성을 증가시킬 것이 예상된다.
따라서, 칩 상의 프로그램가능 엘리먼트들을 신뢰성 있게 프로그래밍할 수 있는 디바이스 프로그래밍이 달성될 수 있게 하는 구조 및 방법이 필요하고, 이는 더 적은 본딩 패드들의 사용을 인에이블한다.
전면 및 후면을 갖는 기판을 가지는 하나의 집적 회로 실시예의 예가 개시된다. 퓨즈, 안티퓨즈, PROM, RRAM, MRAM 등과 같은 적어도 하나의 프로그램가능 엘리먼트는 전면 상에 위치되고, 기판을 관통하는 비아들은 후면으로부터 전면 상의 프로그램가능 엘리먼트로의 액세스를 제공하며, 여기서 프로그램가능 엘리먼트는 후면으로부터 전도체들에 선택적으로 인가되는 전압, 전류 또는 프로그래밍 자극에 의해 프로그램가능하다. 기판은, 예를 들어, 실리콘일 수 있고, 비아들은, 예를 들어, TSV들일 수 있다.
집적 회로를 커스터마이징하기 위한 방법의 실시예의 예는 전면 및 후면을 가지는 기판을 제공하는 단계를 포함한다. 비아들은 후면으로부터 전면 상의 프로그램가능 엘리먼트, 이를테면, 퓨즈, 안티퓨즈, PROM, RRAM, MRAM 등으로의 액세스를 제공하도록 기판을 관통하여 형성되고, 프로그래밍 자극은 집적 회로의 기능, 이러한 구성 또는 리페어를 설정하도록 프로그램가능 엘리먼트를 프로그래밍하기 위해서 후면으로부터 전도체들에 인가된다. 기판은 실리콘일 수 있고, 비아들은 TSV들일 수 있다.
집적 회로를 커스터마이징하기 위한 방법의 실시예의 다른 예는 전면 및 후면을 가지는 기판을 제공하는 단계를 포함한다. 비아들은 후면으로부터 전면 상의 프로그램가능 엘리먼트, 이를테면, 퓨즈, 안티퓨즈, PROM, RRAM, MRAM 등으로의 액세스를 제공하도록 기판을 관통하여 형성된다. 프로그래밍 자극은 집적 회로를 유니퀴파이(uniquify)하도록 프로그램가능 엘리먼트를 프로그래밍하기 위해서 후면으로부터 상기 전도체들에 인가된다. 기판은 실리콘일 수 있고, 비아들 및 전도체들은 TSV들일 수 있다. 집적 회로는, 예를 들어, 집적 회로의 직렬화 또는 식별을 생성함으로써 유니퀴파이될 수 있다.
집적 회로 물건을 제조하기 위한 방법의 실시예의 예는 기판의 전면 상의 프로그램가능 엘리먼트들, 이를테면, 퓨즈들, PROM들, RRAM들, MRAM들 등을 포함하는 집적 회로 엘리먼트들을 제조하는 단계를 포함한다. 비아들은 기판의 전면으로부터 기판의 후면으로 기판을 관통해 연장하여 형성된다. 금속화 트레이스들은 후면으로부터 비아들을 관통하여 전면 상의 프로그램가능 엘리먼트들 중 적어도 일부로 전도 경로들을 설정하도록 전면 및 후면 상에 형성된다. 프로그래밍 자극은 전면 프로그램가능 엘리먼트들 중 적어도 일부를 프로그래밍하기 위해서 후면 금속화 트레이스들 중 적어도 일부에 인가된다.
전면 및 후면을 가지는 기판을 제공하는 것 및 후면으로부터 전면 상의 프로그램가능 엘리먼트로의 전기적 접속들을 제공하도록 기판에 비아들을 형성하는 것을 포함하는 프로세스에 의해 제조되는 집적 회로 물건의 예가 개시된다. 비아들은 프로그램가능 엘리먼트가 집적 회로의 기능을 설정하도록 상기 후면으로부터 비아들에 프로그래밍 자극을 인가함으로써 프로그래밍될 수 있도록 배열된다.
집적 회로의 다른 예는 기판의 전면 상의 프로그램가능 엘리먼트를 제공하기 위한 수단 및 기판의 전면으로부터 후면으로 연장하는 비아들을 설정하기 위한 수단을 포함한다. 비아들은 상기 집적 회로의 기능을 설정하도록 후면으로부터 상기 비아들에 프로그래밍 자극을 인가함으로써 프로그램가능 엘리먼트가 프로그래밍될 수 있도록 배열된다.
도 1은 TSV들을 사용하는 칩의 후면으로부터의 전면 프로그램가능 엘리먼트들의 프로그래밍을 도시하는 반도체 칩의 일부의 절단 측면도이다.
도 2는 후면 TSV 컨택들을 사용하여 프로그래밍될 수 있는 반도체 칩의 전면 상의 엘리먼트들을 가지는 집적 회로를 커스터마이징하기 위한 방법에서의 단계들을 도시하는 흐름도이다.
도 3은 후면 TSV 컨택들을 사용하여 프로그래밍될 수 있는 반도체 칩의 전면 상의 엘리먼트들을 가지는 타입의 집적 회로 물건을 제조하기 위한 방법을 도시하는 흐름도이다.
도 4는 본 명세서에 설명되는 타입의 집적 회로들이 포함될 수 있는 무선 통신 시스템을 포함하는 다양한 환경들의 도면이다.
도면들의 다양한 도(figure)들에서, 동일한 참조 번호들은 동일하거나 또는 유사한 부분들을 표시하기 위해서 사용된다.
도 2는 후면 TSV 컨택들을 사용하여 프로그래밍될 수 있는 반도체 칩의 전면 상의 엘리먼트들을 가지는 집적 회로를 커스터마이징하기 위한 방법에서의 단계들을 도시하는 흐름도이다.
도 3은 후면 TSV 컨택들을 사용하여 프로그래밍될 수 있는 반도체 칩의 전면 상의 엘리먼트들을 가지는 타입의 집적 회로 물건을 제조하기 위한 방법을 도시하는 흐름도이다.
도 4는 본 명세서에 설명되는 타입의 집적 회로들이 포함될 수 있는 무선 통신 시스템을 포함하는 다양한 환경들의 도면이다.
도면들의 다양한 도(figure)들에서, 동일한 참조 번호들은 동일하거나 또는 유사한 부분들을 표시하기 위해서 사용된다.
후면 TSV 프로그래밍이 달성될 수 있는 집적 회로 구조의 일 실시예(10)의 예가 도 1에 도시되며, 이제 도 1을 참조한다. 예시적인 실시예(10)가 관통-실리콘-비아들 또는 TSV들에 대하여 설명되었지만, 예가 실리콘 기판들 또는 TSV들로 제한되는 것이 의도되지 않으며, 다른 반도체 프로세스들, 물질들 등을 이용하여 동등하게 유리하게 실시될 수 있다는 점이 주목되어야 한다. 예를 들어, 기판(14)은 갈륨 비소, 인화 인듐, 실리콘 게르마늄, 갈륨 인듐 비소, 유리상 실리콘(silicon on glass), 사파이어상 실리콘(silicon on sapphire), 세라믹상 실리콘(silicon on ceramic), 유리, 사파이어, 세라믹, 라미네이트(laminate)들, BT(Bismaleimide-Triazine), FR4, 에폭시 및 에폭시 블렌드들 등과 같은 임의의 적절한 기판 물질로 이루어질 수 있다. 추가적으로, TSV들이 도시된 실시예에 설명되지만, 기판 물질과 일치하는 임의의 적합한 비아가 사용될 수 있다.
"예" 또는 "예시적인"이라는 용어들은 예, 예시, 특성 또는 나머지 특징으로서 역할을 하는" 것을 의미하기 위해서 사용된다. "예" 또는 "예시적인"으로서 본 명세서에 설명되는 임의의 실시예는 반드시 다른 실시예들보다 선호되거나 또는 유리한 것으로 해석되는 것은 아니다.
도 1에 도시된 실시예(10)는 예를 들어, 관통-실리콘-비아들 또는 이를 관통하는 TSV들(16 및 18)을 가지는 실리콘일 수 있는 반도체 기판(14)의 절단부를 도시한다. 각각의 TSV는 기판(14)의 전면(22) 및 후면(24) 사이에서 연장하는 각각의 기판 관통 홀에 형성된, 저 저항(전형적으로, 1 오옴 미만) 및 고 전압 및 전류 반송 용량을 가지는 전도체, 이를테면, 텅스텐, 알루미늄, 구리 등을 포함한다. TSV들은 또한, 폴리실리콘 전도체들로 구성될 수 있다.
TSV들은 전기적 전도 경로가 설정될 수 있는 임의의 위치에 형성될 수 있다. 예를 들어, 아래에서 보다 상세하게 설명되는 바와 같이, TSV들(16 및 18)은 전기적 전도 경로들이 기판(14)의 후면(24)으로부터 기판(14)의 전면(22) 상의 프로그램가능 엘리먼트들(20)로 설정될 수 있도록 형성된다. "전면" 및 "후면"이라는 용어들은 반드시 실제로 실제 표면들 또는 기판 면들의 방향 또는 배향을 나타내는 것으로 의도되는 것은 아니지만, 단지 도면에 도시된 표면들 또는 면들을 식별하는 것으로 의도된다는 점에 주목하여야 한다. 본 명세서에서의 "전면"이라는 용어는 트랜지스터들, 능동 및 수동 디바이스들, 금속 레벨 Cu 또는 Al 측면 상호접속들 등의 제조와 같은 표준 디바이스 프로세스 단계들을 받는 웨이퍼의 면을 지칭한다. 본 명세서에서의 "후면"이라는 용어는 전면의 반대 면을 지칭한다.
TSV들의 형성에 사용되는 많은 방식들이 존재한다. 하나의 방식으로, TSV들은 능동 디바이스 제조 및 금속화 프로세스들과 같은 다른 프로세스들 전에 기판을 관통하여 형성된다. 이러한 방식에 따르면, 비아들은 전면으로부터 기판으로 오직 부분적으로 관통하여 형성된다. 이후, 기판은 비아들을 노출시키기 위해서 후면으로부터 겹쳐(lap)지거나 또는 씨닝(thin)된다.
다른 방식에 따르면, 비아들은, 능동 디바이스들이 제조되고 다른 백 엔드 또는 본딩 프로세스들이 완료된 이후 형성된다. 예를 들어, 이러한 방식으로, 비아들은 웨이퍼가 씨닝된 이후 웨이퍼의 후면으로부터 형성된다.
또 다른 방식에 따르면, TSV들은, 트랜지스터들이 제조된 이후 그리고 와이어링 또는 상호접속들이 제조되기 전에 형성된다. 따라서, 트랜지스터들 및 다른 디바이스들이 기판 상에 형성된 이후, TSV들은 기판을 부분적으로 관통하여 형성될 수 있다. 이후, TSV 구성을 완료하기 위해서 웨이퍼의 후면으로부터 TSV들을 노출시키기 위하여 씨닝 프로세스가 수행될 수 있다. TSV들이 형성될 수 있는 웨이퍼 프로세싱 동안 다수의 가능한 회들(times)이 존재하지만, 최종 결과는 TSV들이 웨이퍼의 후면으로부터 액세스가능하다는 것이고, 본 명세서에 설명되는 실시예들에 따라, TSV 제조 방식이 취해지는 것에 대하여 다른 제한들이 존재하지 않는다는 것이 인식되어야 한다.
적어도 하나의 프로그램가능 엘리먼트 또는 디바이스(20)는 기판(14)의 전면에 형성된다. 프로그램가능 엘리먼트(20)는, 예를 들어, 퓨즈, 안티퓨즈, 프로그램가능 판독-전용 메모리(PROM), 저항성 랜덤-액세스 메모리(RRAM), 자기 랜덤-액세스 메모리(MRAM) 등일 수 있다. 이러한 실시예에서 고려되는 프로그램가능 엘리먼트(20)는 기판(14)에 형성된 집적 회로의 구조, 기능 또는 구성에 영향을 미치는 타입을 가지거나, 이를테면, 직렬화 지정, 기판들의 스택에서의 3D 레벨 식별 등에 의해 기판 자체를 유니퀴파이한다는 점에 주목하여야 한다. 프로그램가능 엘리먼트는 집적 회로의 일부인 집적 회로의 정규 동작의 일부로서 프로그램가능한 타입을 가지는 것이 의도되지 않는다. 예를 들어, 기능 예들은 더 고가의 부분에 대하여 회로의 블록을 인에이블하는 것, 더 저가의 부분에 대하여 회로의 블록을 디스에이블하는 것, 더 양호하거나 또는 더 덜한 수행 부분을 제조하는 것, 예를 들어, 규정적 요건들에 따르기 위해서 전 영역(world)의 상이한 부분들에 대하여 상이한 기능을 제공하는 것 등을 포함할 수 있다.
기판(14)의 전면 표면(22) 상의 전도성 컨택들 또는 패드들(26, 28)은 한 면은 프로그램가능 엘리먼트(20)에 접속하고, 다른 면들은 각각의 TSV들(16, 18)에 접속한다. 패드들(26, 28)은 기판(14) 상에 형성된 금속화 트레이스, 예를 들어, 알루미늄, 구리, 텅스텐 등의 제 1 레벨 금속(M1)의 일부일 수 있다. 물론, 패드들(26, 28)은 다른 금속화 계층들의 프로세싱 동안 형성될 수 있다.
유사한 방식으로, 기판(14)의 후면 표면(24) 상의 플랫 전도성 컨택들 또는 패드들(30, 32)은 비아들 및 전면 프로그램가능 엘리먼트들로의 프로그래밍 컨택을 설정하는 것을 돕기 위해서 각각의 TSV들(16, 18)에 접속한다. 패드들(30, 32)은 또한 기판(14) 상에 형성된 금속화 트레이스 또는 다른 전도체, 이를테면, 도핑 폴리실리콘(doped polysilicon) 등의 일부일 수 있다. 일부 실시예들에서, 플랫 전도성 컨택들 또는 패드들(30, 32)이 반드시 사용되는 것이 아니지만, 대신에, 프로그래밍 컨택들이 기판(14)의 후면으로부터, 예를 들어, 프로브(probe) 또는 네일(nail)에 의해, TSV들로 직접 제조될 수 있다.
프로그램가능 엘리먼트(20)는, 원한다면, 전압, 전류 또는 다른 프로그래밍 자극 소스(34)로부터 후면 패드들(30, 32)에 프로그래밍 자극을 인가함으로써, 예를 들어, 전도성 프로브들 또는 컨택들(36, 38)에 의해 프로그래밍된다. 프로세싱이 TSV들이 노출된 포인트로 진행하는 한, 프로그램가능 엘리먼트(20)가 프로그래밍될 수 있을 시에 대하여 제한들이 본질적으로 존재하지 않는다. 예를 들어, 이는 개별 칩들 또는 다이들이 쪼개지기 전에, 어셈블리 전의 칩 또는 다이 스테이지 동안, 또는 후면 TSV 패드들이 전도성 프로브들 또는 컨택들(36, 38)에 액세스가능하게 유지되는 경우에는 어셈블리 스테이지 이후 프로그래밍될 수 있다. 물론, TSV들은, 예를 들어, 인터포저(interposer), 다른 칩 레벨로부터의 중간 와이어링, 패키지 핀들, 패키지 기판, 또는 다른 수단을 통해 간접적으로 액세스될 수 있다.
오직 단일의 프로그램가능 엘리먼트(20)가 도 1에 도시되지만, 전형적인 구성가능한 집적 회로 물건은 수십 또는 수백 프로그램가능 엘리먼트들을 가질 수 있다는 것이 이해되어야 한다. 사실상, 본 명세서에 설명되는 실시예들의 이점들 중 하나는, 본질적으로 기판(14)의 후면 상의 어디든 배치될 수 있는 TSV들에 의해, 오직 프로그램가능 엘리먼트들을 포함하는데 이용가능한 기판(14)의 전면 공간에 의해 제한되는 거의 임의의 수의 프로그램가능 엘리먼트들이 사용될 수 있다는 것이다.
더욱이, TSV들이 후면으로부터 액세스가능하므로, 전면 상의 본딩 패드들의 수를 감소시키기 위해서 전위가 존재하고, 이는 칩 또는 다이의 크기의 감소를 초래할 수 있다. 추가적으로, 일부 프로그램가능 디바이스들은 킵 아웃 영역들(keep out areas)(회로가 일반적으로 허용되지 않는 TSV 주변 영역들)에서 허용될 수 있어서, 추가로 영역 충돌(impact)을 감소시키고, 최종 집적 회로의 크기를 감소시킨다.
따라서, 본 명세서에 설명되는 일 실시예에 따르면, 퓨즈들, 안티퓨즈들, PROM들, RRAM들, MRAM들 등과 같은 프로그램가능 디바이스들은 관통 실리콘 비아(TSV)들을 사용하여 웨이퍼의 후면으로부터 액세스된다. 도시된 바와 같이, TSV들로의 컨택은 또는 전도성 "네일"로의 직접적인 컨택일 수 있거나 또는 더 큰 컨택 영역에 대한 웨이퍼의 후면 상의 구리, 알루미늄, 텅스텐 또는 다른 전도성 물질의 패드를 사용할 수 있다.
TSV들은 전면 입력/출력(I/O) 패드들과 비교하여 큰 전압 및 전류 반송 용량을 가지며, 이는 전통적으로 프로그램가능 회로 구성에 대하여 사용되었다. 이것은 과거에 사용이 강요된 것들과는 상이한 타입의 프로그램가능 디바이스들이 사용될 수 있게 한다. 전면 I/O 패드들에 대한 필요가 감소하거나 또는 필요 없이, 수 배 더 큰 수의 프로그램가능 엘리먼트들이 존재할 수 있다. TSV 배치는 I/O 배치보다 더 유연하여서, 회로 엘리먼트들로의 더 용이한 액세스를 허용한다. TSV들은 다이 내의 임의의 위치 근처에 배치될 수 있어서, 모든 회로들 및 블록들로의 편리한 액세스를 허용한다.
기능 구성을 위해서 TSV들을 사용하는 후면 프로그래밍의 사용을 통해, 미리 제조된 집적 회로들에 대하여 많은 타입들의 변경들이 이루어질 수 있다. TSV 프로그램가능성(programmability)은 상이한 스택된 컴포넌트들에의 사용을 허용하기 위해서, 예를 들어, 마더 다이를 프로그래밍함으로써, "마더 다이" 상의 상이한 컴포넌트들의 물건 커스터마이제이션 또는 스태킹을 지원하도록 개별 TSV들의 사용의 변경을 허용할 것이다. 후면 TSV 컨택들은 리페어 또는 리던던시에 영향을 미치도록 기판 내의 퓨즈 또는 다른 프로그램가능 엘리먼트에 접속하기 위해서, 기능을 인에이블 또는 디스에이블하기 위해서, 물건 직렬화를 제공하기 위해서, 스태킹 옵션들을 인에이블하기 위해서 그리고 그 외의 여러가지 것들을 위해서 사용될 수 있다. 이것은, 많은 예들 중 하나로서, 다수의 DRAM 서플라이들이 지원될 수 있게 한다.
후면 TSV 컨택들이 희생적일 수 있다는 점, 즉, 오직 프로그래밍을 위해서만 사용된다는 점에 주목하여야 한다. 대안적으로, 후면 TSV 컨택들은 스택된 물건에서 TSV의 기능을 결정하기 위해서 사용될 수 있다. 더욱이, TSV 및 그의 연관된 "킵 아웃 영역"은 I/O 패드보다 더 작다.
이러한 TSV 방식을 사용하여 집적 회로를 커스터마이징하기 위한 방법(100)의 실시예가 도 2에 도시되며, 이제 추가적으로 도 2를 참조한다. 방법은 전면 및 후면을 가지는 기판을 제공하는 단계(102)를 포함한다. 비아들은 기판의 상기 전면 상의 프로그램가능 엘리먼트, 이를테면, 퓨즈, 안티퓨즈, PROM, RRAM, MRAM 등에 컨택하기 위해서 기판의 후면으로부터의 액세스를 제공하도록 기판을 관통하여 형성된다(104). 전압 또는 전류와 같은 프로그래밍 자극은 집적 회로의 기능, 직렬화 또는 유니퀴피케이션(uniquification)을 설정하도록 프로그램가능 엘리먼트를 프로그래밍하기 위해서 기판의 후면으로부터 전도체들에 인가된다(106). 기능은 또한, 예를 들어, 집적 회로의 리페어를 포함할 수 있다.
집적 회로 물건을 제조하기 위한 실시예(150)가 도 3에 도시되며, 이제 추가적으로 도 3을 참조한다. 방법(150)은 기판의 전면 상의 프로그램가능 엘리먼트들을 포함하는 집적 회로 엘리먼트들을 형성하는 단계를 포함한다. 비아들(TSV들일 수 있음)은 기판의 전면으로부터 기판의 후면으로 기판을 관통해 연장하여 형성된다(152). 금속화 트레이스들은 기판의 후면으로부터 비아들을 관통하여 적어도 프로그램가능 엘리먼트들로 전도 경로들을 설정하도록 기판의 후면 상에 형성된다(154). 프로그래밍 자극은 프로그램가능 엘리먼트들 중 적어도 일부를 프로그래밍하기 위해서 후면 금속화 트레이스들 중 적어도 일부에 인가된다(160).
프로세스에 따라, 화살표(155)에 의해 표기된 바와 같이, 기판은 비아들이 형성되기 전에 또는 비아들이 형성된 이후 씨닝될 수 있다(156). 예를 들어, 일부 프로세스들에서, 비아들은 기판으로 오직 부분적으로 연장하여 형성될 수 있으며, 이어서 비아들을 노출시키기 위해서 후면으로부터의 기판의 후속하는 씨닝이 후속된다. 다른 프로세스들에서, 기판은 먼저 씨닝될 수 있으며, 이어서 기판의 후면으로부터 액세스가능하도록 전체적으로 기판을 통해 연장하는 비아들의 구성이 후속된다.
이제 추가적으로 참조할 도 4는 본 명세서에 설명되는 타입의 집적 회로의 실시예가 유리하게 사용될 수 있는 예시적인 무선 통신 시스템(200)을 도시한다. 예시를 목적들로, 도 4는 원격 유닛들(220, 222, 224) 및 2개의 기지국들(228)을 도시한다. 물론, 전형적 무선 통신 시스템들은 더 많은 원격 유닛들 및 기지국들을 가질 수 있다. 원격 유닛들(220, 222, 224) 뿐만 아니라, 기지국들(228) 중 임의의 것은 본 명세서에 설명되는 타입의 집적 회로를 포함할 수 있다.
도 4는 기지국들(228)로부터 원격 유닛들(220, 222, 224)로의 순방향 링크 신호들(230) 및 원격 유닛들(220, 222, 224)로부터 기지국들(228)로의 역방향 링크 신호들(232)을 도시한다.
도 4에서, 원격 유닛(220)은 모바일 전화로서 도시되고, 원격 유닛(222)은 휴대용 컴퓨터로서 도시되며, 원격 유닛(224)은 무선 로컬 루프 시스템, 예를 들어, 하우스(229) 또는 다른 구조 내의 고정된 위치 원격 유닛으로서 도시된다. 원격 유닛들은, 예를 들어, 셀 폰들, 핸드-헬드 개인용 통신 시스템들(PCS) 유닛들, 휴대용 데이터 유닛들, 이를테면, 개인용 데이터 보조기들, 또는 고정된 위치 데이터 유닛들, 이를테면, 미터 판독 장비일 수 있다. 도 4는 본 명세서에 설명되는 타입의 집적 회로를 포함할 수 있는 특정한 예시적인 원격 유닛들을 도시하지만, 집적 회로는 이러한 예시적인 도시된 원격 유닛들로 제한되지 않는다. 본 명세서에 설명되는 타입의 하나 또는 둘 이상의 집적 회로들은 임의의 전자 디바이스에서 적합하게 사용될 수 있다. 예를 들어, 전자 디바이스는 또한, 도 4의 박스(240)에 도시된 바와 같이, 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 휴대용 데이터 유닛, 고정된 위치 데이터 유닛 등일 수 있다. 다른 적합한 전자 디바이스들이 다양하다.
전기적 접속들, 커플링들 및 접속들이 다양한 디바이스들 또는 엘리먼트들에 대하여 설명되었다. 접속들 및 커플링들이 직접적으로 또는 간접적으로 이루어질 수 있다. 제 1 전기적 디바이스와 제 2 전기적 디바이스 사이의 접속은 직접적인 전기적 접속일 수 있거나, 또는 간접적인 전기적 접속일 수 있다. 간접적인 전기적 접속은 제 1 전기적 디바이스로부터 제 2 전기적 디바이스로의 신호들을 프로세싱할 수 있는 개재 엘리먼트들을 포함할 수 있다.
본 발명이 어느 정도의 특수성을 가지고 설명 및 도시되지만, 본 개시는 오직 예로서 개시되었으며, 이하에 청구되는 바와 같이, 부분들의 조합 및 배열의 다수의 변화들이 본 발명의 사상 및 범위를 벗어나지 않으면서 재소팅될 수 있다는 것이 이해되어야 한다.
Claims (68)
- 집적 회로로서,
전면(frontside surface) 및 후면(backside surface)을 갖는 기판;
상기 전면 상에 위치되는 프로그램가능 엘리먼트; 및
상기 후면으로부터 상기 전면 상의 상기 프로그램가능 엘리먼트에 전기적 연결을 제공하도록 구성된 상기 기판을 관통하는 복수의 비아들 ― 상기 복수의 비아들은 희생적(sacrificial) 컨택들이 오직 상기 전면 상의 상기 프로그램가능 엘리먼트를 프로그래밍하기 위해 사용되도록 구성되는 상기 후면 상의 상기 희생적 컨택들에 연결되고, 그리고 상기 프로그램가능 엘리먼트는 상기 후면 상의 상기 희생적 컨택들로부터 상기 복수의 비아들에 선택적으로 인가되는 프로그램밍 자극(stimulus)에 의해 프로그래밍되도록 구성됨 ― 을 포함하는,
집적 회로. - 제 1 항에 있어서,
상기 프로그램가능 엘리먼트는 안티퓨즈(anti-fuse)인,
집적 회로. - 제 1 항에 있어서,
상기 프로그램가능 엘리먼트는 퓨즈인,
집적 회로. - 제 3 항에 있어서,
상기 퓨즈는 폴리실리콘 퓨즈인,
집적 회로. - 제 3 항에 있어서,
상기 퓨즈는 금속 퓨즈인,
집적 회로. - 제 1 항에 있어서,
상기 프로그램가능 엘리먼트는 PROM(programmable read-only memory)인,
집적 회로. - 제 1 항에 있어서,
상기 프로그램가능 엘리먼트는 RRAM(resistive random-access memory)인,
집적 회로. - 제 1 항에 있어서,
상기 프로그램가능 엘리먼트는 MRAM(magnetic random-access memory)인,
집적 회로. - 제 1 항에 있어서,
상기 복수의 비아들로의 접속을 지원하기 위해 상기 후면 상에 전도성 층을 더 포함하는,
집적 회로. - 제 9 항에 있어서,
상기 전도성 층은 구리를 포함하는,
집적 회로. - 제 9 항에 있어서,
상기 전도성 층은 텅스텐을 포함하는,
집적 회로. - 제 9 항에 있어서,
상기 전도성 층은 알루미늄을 포함하는,
집적 회로. - 제 9 항에 있어서,
상기 전도성 층은 금속화(metallization) 층인,
집적 회로. - 제 1 항에 있어서,
상기 기판은, 갈륨 비소, 인화 인듐, 실리콘 게르마늄, 갈륨 인듐 비소, 유리상 실리콘(silicon on glass), 사파이어상 실리콘(silicon on sapphire), 세라믹상 실리콘(silicon on ceramic), 유리, 사파이어, 세라믹, BT(Bismaleimide-Triazine), 에폭시, 및 에폭시 혼합물들로 구성되는 그룹으로부터 선택된 물질인,
집적 회로. - 제 1 항에 있어서,
상기 기판은 실리콘 기판인,
집적 회로. - 제 15 항에 있어서,
상기 복수의 비아들은 상기 실리콘 기판에 형성된 TSV(through-silicon-via)들인,
집적 회로. - 제 1 항에 있어서,
상기 집적 회로는, 모바일 폰, 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 핸드-헬드 개인용 통신 시스템들(PCS) 유닛, 휴대용 데이터 유닛, 및 고정된 위치 데이터 유닛으로 구성되는 그룹으로부터 선택된 디바이스로 통합되는,
집적 회로. - 제 1 항에 있어서,
상기 프로그램가능 엘리먼트는,
상기 집적 회로를 수리하는 것, 상기 집적 회로 내에 리던던시(redundancy)를 제공하는 것, 상기 집적 회로의 기능성을 구성하는 것, 상기 집적 회로를 유니퀴파이(uniquify)하도록 직렬화 또는 식별 중 하나 또는 그 초과의 것들을 생성하는 것, 또는 상기 기판을 3차원 스택으로 집적하기 위한 옵션들을 인에이블하는 것 중 하나 또는 그 초과의 것들을 하도록 상기 선택적으로 인가되는 프로그래밍 자극에 의해 프로그래밍될 수 있는,
집적 회로. - 삭제
- 삭제
- 집적 회로를 커스터마이징(customize)하기 위한 방법으로서,
전면 및 후면을 갖는 기판을 제공하는 단계;
상기 후면으로부터 상기 전면 상에 위치되는 프로그램가능 엘리먼트로의 전기적 접속을 제공하도록 상기 기판을 관통하는 복수의 비아들을 형성하는 단계 ― 상기 복수의 비아들을 형성하는 단계는 오직 상기 전면 상의 상기 프로그램가능 엘리먼트를 프로그래밍하기 위해 사용되는 상기 후면 상의 희생적 컨택들에 상기 복수의 비아들을 연결하는 단계를 포함함 ―; 및
상기 집적 회로의 기능성을 설정하도록 상기 프로그램가능 엘리먼트를 프로그래밍하기 위해 상기 후면 상의 상기 희생적 컨택들로부터 상기 복수의 비아들에 프로그래밍 자극을 인가하는 단계를 포함하는,
집적 회로를 커스터마이징하기 위한 방법. - 제 21 항에 있어서,
상기 프로그램가능 엘리먼트는 퓨즈인,
집적 회로를 커스터마이징하기 위한 방법. - 제 21 항에 있어서,
상기 프로그램가능 엘리먼트는 안티퓨즈인,
집적 회로를 커스터마이징하기 위한 방법. - 제 21 항에 있어서,
상기 프로그램가능 엘리먼트는 PROM(programmable read-only memory)인,
집적 회로를 커스터마이징하기 위한 방법. - 제 21 항에 있어서,
상기 프로그램가능 엘리먼트는 RRAM(resistive random-access memory)인,
집적 회로를 커스터마이징하기 위한 방법. - 제 21 항에 있어서,
상기 프로그램가능 엘리먼트는 MRAM(magnetic random-access memory)인,
집적 회로를 커스터마이징하기 위한 방법. - 제 21 항에 있어서,
상기 기판을 제공하는 단계는 실리콘 기판을 제공하는 단계를 포함하는,
집적 회로를 커스터마이징하기 위한 방법. - 제 27 항에 있어서,
상기 복수의 비아들을 형성하는 단계는 상기 실리콘 기판 내에 TSV(through-silicon-via)들을 형성하는 단계를 포함하는,
집적 회로를 커스터마이징하기 위한 방법. - 제 21 항에 있어서,
상기 집적 회로의 기능성은, 상기 집적 회로의 수리, 상기 집적 회로 내에 제공되는 리던던시, 회로의 블록 또는 기능 중 하나 또는 그 초과를 인에이블하거나 디스에이블하기 위한 구성, 또는 3차원 스택으로의 상기 기판의 집적 중 하나 또는 그 초과를 포함하는,
집적 회로를 커스터마이징하기 위한 방법. - 제 21 항에 있어서,
상기 집적 회로의 기능성은 상기 집적 회로를 유니퀴파이하기 위한 식별 또는 직렬화, 또는 기판들의 3차원 스택에 상기 기판을 유니퀴파이하기 위한 식별 또는 직렬화 중 하나 또는 그 초과의 것들을 생성하는 것을 포함하는,
집적 회로를 커스터마이징하기 위한 방법. - 집적 회로를 커스터마이징하기 위한 방법으로서,
전면 및 후면을 갖는 기판을 제공하는 단계;
상기 후면으로부터 상기 전면 상에 위치되는 프로그램가능 엘리먼트로의 전기적 연결들을 제공하도록 상기 기판을 관통하는 전도체들을 형성하는 단계 ― 상기 전도체들을 형성하는 단계는 오직 상기 전면 상의 상기 프로그램가능 엘리먼트를 프로그래밍하기 위해 사용되는 상기 후면 상의 희생적 컨택들에 상기 전도체들을 연결하는 단계를 포함함 ―; 및
상기 집적 회로를 유니퀴파이하도록 상기 프로그램가능 엘리먼트를 프로그래밍하기 위해 상기 후면 상의 상기 희생적 컨택들로부터 상기 전도체들에 프로그래밍 자극을 인가하는 단계를 포함하는,
집적 회로를 커스터마이징하기 위한 방법. - 제 31 항에 있어서,
상기 프로그램가능 엘리먼트는 퓨즈인,
집적 회로를 커스터마이징하기 위한 방법. - 제 31 항에 있어서,
상기 프로그램가능 엘리먼트는 안티퓨즈인,
집적 회로를 커스터마이징하기 위한 방법. - 제 31 항에 있어서,
상기 프로그램가능 엘리먼트는 PROM(programmable read-only memory)인,
집적 회로를 커스터마이징하기 위한 방법. - 제 31 항에 있어서,
상기 프로그램가능 엘리먼트는 RRAM(resistive random-access memory)인,
집적 회로를 커스터마이징하기 위한 방법. - 제 31 항에 있어서,
상기 프로그램가능 엘리먼트는 MRAM(magnetic random-access memory)인,
집적 회로를 커스터마이징하기 위한 방법. - 제 31 항에 있어서,
상기 기판을 제공하는 단계는 실리콘 기판을 제공하는 단계를 포함하는,
집적 회로를 커스터마이징하기 위한 방법. - 제 37 항에 있어서,
상기 전도체들을 형성하는 단계는 상기 실리콘 기판 내에 TSV(through-silicon-via)들을 형성하는 단계를 포함하는,
집적 회로를 커스터마이징하기 위한 방법. - 제 31 항에 있어서,
상기 기판을 제공하는 단계는, 갈륨 비소, 인화 인듐, 실리콘 게르마늄, 갈륨 인듐 비소, 유리상 실리콘, 사파이어상 실리콘, 세라믹상 실리콘, 유리, 사파이어, 세라믹, BT(Bismaleimide-Triazine), 에폭시, 및 에폭시 혼합물들로 구성되는 그룹으로부터 선택된 물질의 기판을 제공하는 단계를 포함하는,
집적 회로를 커스터마이징하기 위한 방법. - 제 31 항에 있어서,
상기 집적 회로를 유니퀴파이하도록 상기 프로그램가능 엘리먼트를 프로그래밍하기 위해 프로그래밍 자극을 인가하는 단계는,
상기 집적 회로의 식별 또는 직렬화 중 하나 또는 그 초과의 것들을 생성하는 단계를 포함하는,
집적 회로를 커스터마이징하기 위한 방법. - 제 40 항에 있어서,
상기 집적 회로를 유니퀴파이하도록 상기 프로그램가능 엘리먼트를 프로그래밍하기 위해 프로그래밍 자극을 인가하는 단계는,
기판들의 스택 내에 상기 기판을 유니퀴파이하도록 직렬화 또는 3차원 레벨 식별 중 하나 또는 그 초과의 것들을 생성하는 단계를 포함하는,
집적 회로를 커스터마이징하기 위한 방법. - 집적 회로 물건을 제조하기 위한 방법으로서,
기판의 전면 상에 위치되는 하나 또는 그 초과의 프로그램가능 엘리먼트들을 포함하는 집적 회로 엘리먼트들을 형성하는 단계;
후면으로부터 상기 전면 상의 상기 하나 또는 그 초과의 프로그램가능 엘리먼트들 중 적어도 하나의 프로그램가능 엘리먼트로의 전도 경로들을 설정하도록 상기 기판을 관통하는 복수의 비아들을 형성하는 단계 ― 상기 복수의 비아들은 오직 상기 전면 상의 상기 하나 또는 그 초과의 프로그램가능 엘리먼트들 중 상기 적어도 하나의 프로그램가능 엘리먼트를 프로그래밍하기 위해 사용되는 상기 후면 상의 희생적 컨택들에 연결됨 ―; 및
상기 집적 회로 물건의 기능성을 설정하도록 상기 하나 또는 그 초과의 프로그램가능 엘리먼트들 중 상기 적어도 하나의 프로그램가능 엘리먼트를 프로그래밍하기 위해 상기 후면 상의 상기 희생적 컨택들로부터 상기 복수의 비아들 중 적어도 하나의 비아에 적어도 하나의 프로그래밍 자극을 인가하는 단계를 포함하는,
집적 회로 물건을 제조하기 위한 방법. - 제 42 항에 있어서,
상기 프로그램가능 엘리먼트는 퓨즈인,
집적 회로 물건을 제조하기 위한 방법. - 제 42 항에 있어서,
상기 프로그램가능 엘리먼트는 안티퓨즈인,
집적 회로 물건을 제조하기 위한 방법. - 제 42 항에 있어서,
상기 프로그램가능 엘리먼트는 PROM(programmable read-only memory)인,
집적 회로 물건을 제조하기 위한 방법. - 제 42 항에 있어서,
상기 프로그램가능 엘리먼트는 RRAM(resistive random-access memory)인,
집적 회로 물건을 제조하기 위한 방법. - 제 42 항에 있어서,
상기 프로그램가능 엘리먼트는 MRAM(magnetic random-access memory)인,
집적 회로 물건을 제조하기 위한 방법. - 제 42 항에 있어서,
상기 기판을 제공하는 것은, 갈륨 비소, 인화 인듐, 실리콘 게르마늄, 갈륨 인듐 비소, 유리상 실리콘, 사파이어상 실리콘, 세라믹상 실리콘, 유리, 사파이어, 세라믹, BT(Bismaleimide-Triazine), 에폭시, 및 에폭시 혼합물들로 구성되는 그룹으로부터 선택된 물질의 기판을 제공하는 것을 포함하는,
집적 회로 물건을 제조하기 위한 방법. - 제 42 항에 있어서,
상기 기판은 실리콘 기판이고, 그리고
상기 복수의 비아들을 형성하는 단계는 상기 실리콘 기판에 TSV(through-silicon-via)들을 형성하는 단계를 포함하는,
집적 회로 물건을 제조하기 위한 방법. - 제 42 항에 있어서,
상기 복수의 비아들을 형성하는 단계는, 상기 기판의 상기 전면으로 부분적으로 연장하도록 상기 복수의 비아들을 형성하고, 그리고 후속적으로 상기 후면으로부터 상기 복수의 비아들을 노출시키도록 상기 기판을 씨닝(thin)하는 단계를 포함하는,
집적 회로 물건을 제조하기 위한 방법. - 제 42 항에 있어서,
상기 복수의 비아들을 형성하는 단계는, 상기 기판을 씨닝하고, 그리고 후속적으로 상기 기판을 관통하여 연장하도록 상기 복수의 비아들을 형성하는 단계를 포함하는,
집적 회로 물건을 제조하기 위한 방법. - 집적 회로를 커스터마이징하기 위한 장치로서,
전면 및 후면을 갖는 기판을 관통하여 형성되는 복수의 비아들에 프로그래밍 자극을 인가하기 위한 수단 ― 상기 복수의 비아들은 오직 상기 전면 상에 위치되는 프로그램가능 엘리먼트를 프로그래밍하기 위해 사용되도록 구성되는 상기 후면 상의 희생적 컨택들에 연결되고, 그리고 상기 프로그래밍 자극은 상기 후면 상의 상기 희생적 컨택들로부터 상기 복수의 비아들에 인가됨 ―; 및
상기 복수의 비아들에 인가되는 상기 프로그래밍 자극을 사용하여 상기 전면 상의 상기 프로그램가능 엘리먼트를 프로그래밍하기 위한 수단 ― 상기 복수의 비아들은 상기 후면으로부터 상기 전면 상의 상기 프로그램가능 엘리먼트로의 전기적 연결을 제공함 ― 을 포함하는,
집적 회로를 커스터마이징하기 위한 장치. - 제 52 항에 있어서,
상기 프로그램가능 엘리먼트는 퓨즈인,
집적 회로를 커스터마이징하기 위한 장치. - 제 52 항에 있어서,
상기 프로그램가능 엘리먼트는 안티퓨즈인,
집적 회로를 커스터마이징하기 위한 장치. - 제 52 항에 있어서,
상기 프로그램가능 엘리먼트는 PROM(programmable read-only memory)인,
집적 회로를 커스터마이징하기 위한 장치. - 제 52 항에 있어서,
상기 프로그램가능 엘리먼트는 RRAM(resistive random-access memory)인,
집적 회로를 커스터마이징하기 위한 장치. - 제 52 항에 있어서,
상기 프로그램가능 엘리먼트는 MRAM(magnetic random-access memory)인,
집적 회로를 커스터마이징하기 위한 장치. - 제 52 항에 있어서,
상기 기판은 실리콘 기판이고, 그리고
상기 복수의 비아들은 상기 실리콘 기판 내에 형성된 TSV(through-silicon-via)들인,
집적 회로를 커스터마이징하기 위한 장치. - 제 52 항에 있어서,
상기 기판은, 갈륨 비소, 인화 인듐, 실리콘 게르마늄, 갈륨 인듐 비소, 유리상 실리콘, 사파이어상 실리콘, 세라믹상 실리콘, 유리, 사파이어, 세라믹, BT(Bismaleimide-Triazine), 에폭시, 및 에폭시 혼합물들로 구성되는 그룹으로부터 선택된 물질인,
집적 회로를 커스터마이징하기 위한 장치. - 제 52 항에 있어서,
상기 장치는, 모바일 폰, 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 핸드-헬드 개인용 통신 시스템들(PCS) 유닛, 휴대용 데이터 유닛, 및 고정된 위치 데이터 유닛으로 구성되는 그룹으로부터 선택된 디바이스로 집적되는,
집적 회로를 커스터마이징하기 위한 장치. - 제 52 항에 있어서,
상기 프로그래밍하기 위한 수단은 상기 장치를 수리하는 것, 상기 장치 내에 리던던시를 제공하는 것, 상기 장치의 기능성을 구성하는 것, 상기 장치를 유니퀴파이하도록 식별 또는 직렬화 중 하나 또는 그 초과의 것들을 생성하는 것, 또는 상기 기판을 3차원 스택으로 집적하기 위한 옵션들을 인에이블하는 것 중 하나 또는 그 초과의 것들을 위해 상기 프로그래밍 자극을 사용하는,
집적 회로를 커스터마이징하기 위한 장치. - 삭제
- 삭제
- 제 42 항에 있어서,
상기 집적 회로 물건의 기능성은 상기 집적 회로 물건의 수리, 상기 집적 회로 물건 내에 제공되는 리던던시, 상기 집적 회로 엘리먼트들의 블록 또는 기능 중 하나 또는 그 초과를 인에이블하거나 디스에이블하기 위한 구성, 또는 기판들의 3차원 스택으로의 상기 기판의 집적 중 하나 또는 그 초과를 포함하는,
집적 회로 물건을 제조하기 위한 방법. - 제 42 항에 있어서,
상기 집적 회로 물건의 기능성은 상기 집적 회로 물건을 유니퀴파이하기 위한 식별 또는 직렬화, 또는 기판들의 3차원 스택에 상기 기판을 유니퀴파이하기 위한 식별 또는 직렬화 중 하나 또는 그 초과의 것들을 생성하는 것을 포함하는,
집적 회로 물건을 제조하기 위한 방법. - 제 1 항에 있어서,
상기 프로그램가능 엘리먼트는 상기 기판을 관통하여 형성된 복수의 비아들 중 적어도 하나 주위의 막힌(keep out) 영역에 형성된,
집적 회로. - 제 1 항에 있어서,
상기 전면은 하나 또는 그 초과의 표준 디바이스 공정 단계들을 수용하는 상기 기판의 면이고, 그리고 상기 후면은 상기 전면의 반대편의 상기 기판의 면인,
집적 회로. - 제 1 항에 있어서,
상기 전면 상의 복수의 전도성 컨택들을 더 포함하고, 상기 복수의 전도성 컨택들 각각은 제 1 면 상의 상기 프로그램가능 엘리먼트에 연결되고, 그리고 제 2 면 상의 복수의 비아들 중 각각의 하나에 연결되는,
집적 회로.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/939,439 US9431298B2 (en) | 2010-11-04 | 2010-11-04 | Integrated circuit chip customization using backside access |
| US12/939,439 | 2010-11-04 | ||
| PCT/US2011/059245 WO2012061664A1 (en) | 2010-11-04 | 2011-11-04 | Integrated circuit chip customization using backside access |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020137014438A Division KR101560691B1 (ko) | 2010-11-04 | 2011-11-04 | 후면 액세스를 사용하는 집적 회로 칩 커스터마이제이션 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150082658A KR20150082658A (ko) | 2015-07-15 |
| KR101879351B1 true KR101879351B1 (ko) | 2018-07-17 |
Family
ID=45034170
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020157016786A KR101879351B1 (ko) | 2010-11-04 | 2011-11-04 | 후면 액세스를 사용하는 집적 회로 칩 커스터마이제이션 |
| KR1020137014438A KR101560691B1 (ko) | 2010-11-04 | 2011-11-04 | 후면 액세스를 사용하는 집적 회로 칩 커스터마이제이션 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020137014438A KR101560691B1 (ko) | 2010-11-04 | 2011-11-04 | 후면 액세스를 사용하는 집적 회로 칩 커스터마이제이션 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US9431298B2 (ko) |
| EP (1) | EP2636058A1 (ko) |
| JP (1) | JP5689977B2 (ko) |
| KR (2) | KR101879351B1 (ko) |
| CN (1) | CN103189973B (ko) |
| WO (1) | WO2012061664A1 (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130025985A (ko) * | 2011-01-31 | 2013-03-13 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| US9040406B2 (en) | 2013-03-14 | 2015-05-26 | International Business Machines Corporation | Semiconductor chip with power gating through silicon vias |
| US8754499B1 (en) | 2013-03-14 | 2014-06-17 | International Business Machines Corporation | Semiconductor chip with power gating through silicon vias |
| CN104241248B (zh) * | 2013-06-18 | 2019-04-09 | 中芯国际集成电路制造(上海)有限公司 | 一种硅通孔结构 |
| CN105632545B (zh) * | 2015-03-27 | 2018-04-06 | 上海磁宇信息科技有限公司 | 一种3d内存芯片 |
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| WO2021022402A1 (en) | 2019-08-02 | 2021-02-11 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices and fabricating methods thereof |
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| WO2009150814A1 (ja) | 2008-06-10 | 2009-12-17 | パナソニック株式会社 | 半導体装置、半導体装置の製造方法、半導体チップおよびシステム |
| US8332794B2 (en) * | 2009-01-22 | 2012-12-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Circuits and methods for programmable transistor array |
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| JP2010225259A (ja) | 2009-02-27 | 2010-10-07 | Renesas Electronics Corp | 半導体装置 |
| EP2414801B1 (en) * | 2009-03-30 | 2021-05-26 | QUALCOMM Incorporated | Chip package with stacked processor and memory chips |
| US7998853B1 (en) * | 2009-04-06 | 2011-08-16 | Xilinx, Inc. | Semiconductor device with through substrate vias |
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2010
- 2010-11-04 US US12/939,439 patent/US9431298B2/en active Active
-
2011
- 2011-11-04 KR KR1020157016786A patent/KR101879351B1/ko active IP Right Grant
- 2011-11-04 CN CN201180053068.0A patent/CN103189973B/zh active Active
- 2011-11-04 WO PCT/US2011/059245 patent/WO2012061664A1/en active Application Filing
- 2011-11-04 KR KR1020137014438A patent/KR101560691B1/ko active IP Right Grant
- 2011-11-04 JP JP2013537845A patent/JP5689977B2/ja not_active Expired - Fee Related
- 2011-11-04 EP EP11787966.8A patent/EP2636058A1/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2013546183A (ja) | 2013-12-26 |
| WO2012061664A1 (en) | 2012-05-10 |
| KR20130121862A (ko) | 2013-11-06 |
| US20120112312A1 (en) | 2012-05-10 |
| JP5689977B2 (ja) | 2015-03-25 |
| EP2636058A1 (en) | 2013-09-11 |
| CN103189973B (zh) | 2016-08-10 |
| CN103189973A (zh) | 2013-07-03 |
| US9431298B2 (en) | 2016-08-30 |
| KR20150082658A (ko) | 2015-07-15 |
| KR101560691B1 (ko) | 2015-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A107 | Divisional application of patent | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |