JP2021061292A - 半導体装置 - Google Patents

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Abstract

【課題】半導体チップ同士の接合時等において、発生するストレスによるダメージを軽減させることが可能な半導体装置を提供する。【解決手段】本発明の半導体装置は、積層された複数の半導体チップ１０２を、積層方向Ｌに貫通する複数の貫通電極１０３を介して電気的に接続してなる半導体装置であって、半導体チップ１０２が、少なくとも一つのサブメモリアレイ１０４を有し、貫通電極１０３が、サブメモリアレイの外周部１０４ａを貫通している。【選択図】図２

Description

本発明は、半導体装置に関する。
近年、ＤＲＡＭチップを積層させ、バンド幅を拡大し、高速化を図るＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）が注目されている（特許文献１、２）。現在開発されている最先端のＨＢＭ２は、４チップを積層してなり、１０２４チャネル分の入出力Ｉ／Ｏを備えている。今後開発されるＨＢＭは、さらに高速化されるＣＰＵ／ＧＰＵのスピードに適応させるために、何らかの方法で、入出力Ｉ／Ｏ数を１桁、２桁と増加させ、より大規模な並列処理（Ｐａｒａｌｌｅｌｉｓｍ）を実現することが求められる。
特開２０１８−３２１４１号公報 特開２００６−２７７８７０号公報
入出力Ｉ／Ｏ数を１桁〜２桁増加させた大規模な並列処理を実現するためには、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）のサイズを縮小し、現在の１００μｍピッチから数１０μｍピッチに、最終的には１０μｍピッチとなるように狭ピッチ化する必要がある。しかしながら、積層させるＤＲＡＭチップの膜厚は約５０μｍ、積層チップピッチが約１００μｍもあるため、設計ルールによって、ＴＳＶサイズの縮小、狭ピッチ化が阻まれており、ＴＳＶに接続される入出力（Ｉ／Ｏ）数の増加が律則されている。
また、これまで開発されているメモリチップは、大きいサイズのＴＳＶが、チップの中心部に纏めて配置されるように構成されている。そのため、バンプ等によるチップ同士の接合に伴うストレスが、各チップ中央部に集中して加わることによって、チップがクラックしてしまう等の問題が生じている。
本発明は上記事情に鑑みてなされたものであり、半導体チップ同士の接合時等において、発生するストレスによるダメージを軽減させることが可能な、半導体装置を提供することを目的とする。
上記課題を解決するため、本発明は以下の手段を採用している。
（１）本発明の一態様に係る半導体装置は、積層された複数の半導体チップを、積層方向に貫通する複数の貫通電極を介して電気的に接続してなる半導体装置であって、前記半導体チップが、少なくとも一つのサブメモリアレイを有し、前記貫通電極が、前記サブメモリアレイの外周部を貫通している。
（２）前記（１）に記載の半導体装置において、複数の前記半導体チップ同士が、バンプを介さずに接合されていることが好ましい。
（３）前記（１）または（２）のいずれかに記載の半導体装置において、前記半導体チップの厚みが、２μｍ以上１０μｍ以下であることが好ましい。
（４）前記（１）〜（３）のいずれか一つに記載の半導体装置において、前記半導体チップにおいて、前記貫通電極の貫通する位置が、前記外周部に沿って一つ以上の列を構成するように分布していることが好ましい。
（５）前記（１）〜（４）のいずれか一つに記載の半導体装置において、前記半導体チップが、置き換え用のサブメモリアレイを有していることが好ましい。
本発明の半導体装置では、貫通電極が、半導体チップを構成する各サブメモリアレイの外周部を貫通しており、貫通箇所が半導体チップ内で分散して設けられている。したがって、貫通箇所の接合等に伴って発生するストレスが、半導体チップ全体に均一に加わるため、半導体チップの中央部に集中して加わることによる、クラック発生等のダメージを軽減させることができる。
本発明の第一実施形態に係る半導体装置の斜視図である。 （ａ）図１の半導体装置を構成する半導体チップの平面図である。（ｂ）（ａ）の半導体チップに形成された複数のサブメモリアレイのうち、一つを拡大した図である。 図１の半導体装置のうち、サブメモリアレイのみを抜き出して示す斜視図である。 本発明の第二実施形態に係る半導体チップの平面図である。 本発明の第三実施形態に係る半導体チップの平面図である。 本発明の第四実施形態に係る半導体チップの平面図である。 本発明の第四実施形態に係る半導体チップの平面図である。
以下、本発明を適用した実施形態に係る半導体装置について、図面を用いて詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
＜第一実施形態＞
図１は、本発明の第一実施形態に係る半導体装置１００の構成例を、模式的に示す斜視図である。図２（ａ）は、半導体装置１００を構成する半導体チップ１０２の平面図である。半導体装置１００は、主に、ベース基板１０１と、ベース基板１０１上に積層された複数の半導体チップ１０２と、複数の半導体チップ１０２を積層方向Ｌに貫通し、一端がベース基板１０１に固定された貫通電極（ＴＳＶ）１０３と、で構成されている。複数の半導体チップ１０２は、貫通電極１０３を介して電気的に接続されている。
半導体チップ１０２は、主に、半導体材料、絶縁体材料等からなるチップ基板上に、少なくとも一つ、好ましくは複数のＤＲＡＭ等のサブメモリアレイ１０４を有しており、サブメモリアレイ１０４ごとに、ＤＲＡＭ等の所定の機能素子が備わっている。図１では、１０個のサブメモリアレイ１０４を有している場合について例示している。半導体チップ１０２の積層数について限定されることはない。
図１では、複数の半導体チップ１０２同士が、互いに離間した状態を示しているが、実際には、これらは接合されているものとする。ただし、バンプを挟んで接合する場合、バンプ材料との熱膨張係数の違い等によって半導体チップに加わるストレスが大きくなる。さらに、バンプのサイズ分、半導体チップ１０２同士の距離が大きくなるため、貫通電極１０３を長くする必要がある。また、アスペクト比の関係から、貫通電極１０３は、長くした分だけ太くする必要もあり、さらに、貫通電極１０３同士のピッチを広げる必要がある。
これらのことを考慮すると、貫通電極１０３のサイズの縮小、狭ピッチ化を実現する上では、半導体チップ１０２同士は、バンプを介さずに、直接、または中間層（接着剤層等）を挟んで接合されていることが好ましい。バンプを介さずに接合する場合、隣接するサブメモリアレイ１０４の貫通電極１０３同士の距離を、バンプ同士の接触を考慮せずに縮めることができる。そのため、各サブメモリアレイ１０４において、外周部１０４ａの端部（以下では、単に外周と呼ぶことがある。）１０４ｃぎりぎりの位置に貫通電極１０３を設けることができる。
半導体チップ１０２を薄くするほど、貫通電極１０３のサイズの縮小、狭ピッチ化を実現しやすくなる。貫通電極１０３を数１０μｍピッチで形成することを想定すると、半導体チップ１０２の厚みは、１０μｍ以下であることが好ましく、５μｍ以下であればより好ましい。ただし、半導体チップ１０２を薄くし過ぎると、他の半導体チップ１０２との接合等に伴うストレスが加わった際に、割れやすくなってしまう。割れの防止を考慮すると、半導体チップ１０２の厚みは、２μｍ以上であることが好ましい。
貫通電極１０３は、異なる半導体チップ１０２に搭載されている機能素子同士を、電気的に接続する柱状の構造体である。加工性、電気特性、コストの観点から、貫通電極１０３は、銅のみ、または銅を主成分として約８０％以上含む材料によって、構成されていることが好ましい。貫通電極１０３の他の材料としては、例えば、タングステン（Ｗ）等も挙げることができる。
複数の貫通電極１０３のそれぞれに接続された機能素子（不図示）が、所定のタイミングでオンまたはオフの動作を行うように、複数の貫通電極１０３のそれぞれに対し、信号の入出力動作を行う入出力（Ｉ／Ｏ）素子（トランジスタ）１０５が接続されている。図１では、入出力素子１０５が、最上層の半導体チップ１０２に搭載されている場合について例示しているが、他の半導体チップ１０２に搭載されていてもよい。
各半導体チップ１０２上のいずれのサブメモリアレイ１０４も、積層方向Ｌにおいて、他の半導体チップ上のサブメモリアレイ１０４のいずれかと、一対一で重なっており、外周部の位置同士がほぼ揃うように形成されている。
図２（ｂ）は、図２（ａ）の半導体チップ１０２に形成された複数のサブメモリアレイ１０４のうち、一つを拡大した図である。ここでは、貫通電極１０３の図示は省略している。貫通電極１０３は、各半導体チップ１０２のサブメモリアレイの外周部１０４ａを貫通している。さらに、積層方向Ｌにおいて重なっている、各半導体チップ１０２のサブメモリアレイの外周部１０４ａ同士が連通している。
外周部１０４ａは、少なくとも中心１０４ｂ付近を除いた部分であればよく、サブメモリアレイの中心１０４ｂから外周端１０４ｃまでの距離をＲとしたとき、中心１０４ｂからの距離ｒが、概ね０．５Ｒ≦ｒ≦Ｒの範囲にある部分であることが好ましく、０．７５Ｒ≦ｒ≦Ｒの範囲にあればより好ましい。
半導体チップ１０２上に形成するサブメモリアレイ１０４の数を多くするほど、サブメモリアレイの外周（端）１０４ｃが、半導体チップ１０２上に細かい網目構造を形成するように配置される。このような外周１０４ｃに沿って（略平行に）形成される貫通電極１０３の貫通箇所は、半導体チップ１０２の全体にわたって均一に分布することになる。したがって、形成するサブメモリアレイ１０４の数が多いほど、貫通電極１０３による接合に伴って発生するストレスを、半導体チップ全体にわたって均一に加えることができる。このような観点から、サブメモリアレイ１０４の数は、４つ以上であることが好ましい。
図１では、半導体チップ１０２において貫通電極１０３の貫通する位置が、外周部１０４ａ、より詳細には外周１０４ｃに沿って、列を構成するように分布している場合について例示している。貫通電極１０３の貫通する位置は、サブメモリアレイの外周部１０４ａに収まっていればよく、他の形状を構成するように分布していてもよいし、ランダムに分布していてもよい。
図３は、図１の半導体装置１００のうち、サブメモリアレイ１０４のみを抜き出して示す斜視図である。サブメモリアレイ１０４を多く形成することにより、一部のサブメモリアレイ１０４を、不良ビット１０４Ａの置き換え用ビット１０４Ｂとして割り当てることができ、半導体装置１００としての冗長性（ｒｅｄｕｎｄａｎｃｙ）を高めることができる。不良ビット１０４Ａの置き換えは、同じ半導体チップ１０２内で行われるように構成してもよいし、異なる半導体チップ１０２間で行われるように構成してもよい。
以上のように、本実施形態に係る半導体装置１００では、貫通電極１０３が、半導体チップ１０２を構成する各サブメモリアレイ１０４の外周部１０４ａを貫通しており、貫通箇所が半導体チップ１０２内で分散して設けられている。したがって、貫通箇所の接合等に伴って発生するストレスが、半導体チップ１０２全体に均一に加わるため、半導体チップ１０２の中央部に集中して加わることによる、クラック発生等のダメージを軽減させることができる。
＜第二実施形態＞
図４は、本発明の第二実施形態に係る半導体装置のうち、半導体チップ１０２Ａの構成例を模式的に示す平面図である。本実施形態の半導体チップ１０２Ａでは、少なくとも一つのサブメモリアレイ１０４において、貫通電極１０３の貫通する位置が、外周部１０４ａ（外周１０４ｃ）に沿って略平行に並ぶ複数の列を構成するように分布している。その他の構成については、第一実施形態の半導体装置１００、半導体チップ１０２の構成と同様であり、半導体装置１００と対応する箇所については、形状の違いによらず、同じ符号で示している。
図４では、列の数が二つである場合について例示しているが、外周部１０４ａに収まる範囲であれば、列の数は三つ以上であってもよい。また、図４では、各サブメモリアレイ１０４の外周１０４ｃ全体（全周）に沿って、二つの列が並んでいる場合について例示しているが、列の数が外周１０４ｃ全体に沿って揃っている必要はなく、例えば、一部が一つであってもよく、三つ以上であってもよい。
本実施形態の構成によれば、列の数を一つとする場合に比べて貫通電極１０３の数が増加する分、より多くの入出力を同時に行うことができ、並列処理の速度を向上させることができる。また、本実施形態においても、貫通電極１０３が、各サブメモリアレイ１０４の中央部を集中して貫通しないように構成されているため、第一実施形態と同様に、クラック発生等のダメージを軽減させることができる。
＜第三実施形態＞
図５は、本発明の第三実施形態に係る半導体装置のうち、半導体チップ１０２Ｂの構成例を模式的に示す平面図である。本実施形態の半導体チップ１０２Ｂでは、外周１０４ｃに対し、近接する貫通電極１０３、離間する貫通電極１０３が、外周１０４ｃに沿って交互に並んでいる。さらに、隣接するサブメモリアレイ１０４の貫通電極１０３同士が、共通の外周１０４ｃに沿って、この近接と離間が互い違いに繰り返されるように並んでいる。その他の構成については、第一実施形態の半導体装置１００、半導体チップ１０２の構成と同様であり、半導体装置１００と対応する箇所については、形状の違いによらず、同じ符号で示している。
本実施形態の構成によれば、隣接するサブメモリアレイ１０４の貫通電極１０３同士が、共通の外周１０４ｃを挟んで非対称な位置関係にあリ、対称な位置関係にある第一実施形態、第二実施形態に比べて大きく離間している。そのため、外周１０４ｃ近傍にストレスが集中して加わるのを抑えることができ、さらに、入出力が行われている貫通電極１０３同士の容量結合が起きにくくなっている。本実施形態においても、貫通電極１０３が、各サブメモリアレイ１０４の中央部を集中して貫通しないように構成されているため、第一実施形態、第二実施形態と同様に、クラック発生等のダメージを軽減させることができる。
＜第四実施形態＞
図６、７は、本発明の第四実施形態に係る半導体装置のうち、半導体チップ１０２Ｃの構成例を模式的に示す平面図である。本実施形態の半導体チップ１０２Ｃ、１０２Ｄでは、貫通電極１０３が、サブメモリアレイ１０４の外周に沿って等間隔で並んでいない。すなわち、同一サブメモリアレイ１０４内で隣接する貫通電極１０３同士の距離が、位置によって異なっている。その他の構成については、第一実施形態の半導体装置１００、半導体チップ１０２の構成と同様であり、半導体装置１００と対応する箇所については、形状の違いによらず、同じ符号で示している。
第一、第二、第三実施形態の半導体チップ１０２では、矩形状のいずれのサブメモリアレイ１０４においても、四辺全てに沿って貫通電極１０３が配置されている。これらに対し、本実施形態の半導体チップ１０２では、貫通電極１０３が、四辺全てに沿って配置されたサブメモリアレイ１０４α、および四辺のうち三辺、二辺、あるいは一辺のみに沿って配置されたサブメモリアレイ１０４β、１０４γ、１０４δが混在している。サブメモリアレイ１０４γにおいて、貫通電極１０３の列が並ぶ二辺としては、一点を共有する二辺である場合と、対向する二辺である場合の二通りが考えられる。図６の半導体チップ１０２Ｃには、一点を共有する二辺である場合のサブメモリアレイ１０４γ１が含まれている。図７の半導体チップ１０２Ｄには、対向する二辺である場合のサブメモリアレイ１０４γ２が含まれている。
サブメモリアレイ１０４α、１０４β、１０４γ、１０４δを組み合わせ、並び順、向きを調整することにより、サブメモリアレイの外周１０４ｃに配置される貫通電極１０３の列の数を増減させることができる。例えば、図６、７に示すように、隣接するサブメモリアレイ１０４同士の境界において、一方のサブメモリアレイ１０４のみに貫通電極１０３を配置することにより、貫通電極１０３が二列で並ばないようにすることができる。
つまり、サブメモリアレイ１０４の四辺のうち、他のサブメモリアレイ１０４が隣接する辺に沿った部分と、隣接しない辺に沿った部分とで、貫通電極の列の数を揃えることができる。したがって、半導体チップ１０２全体にわたって、貫通電極１０３が同じ列数（ここでは一列）で並ぶことになり、半導体チップ１０２に加わるストレスの均一性を高めることができる。本実施形態では、各サブメモリアレイ１０４の中央部へのストレス集中が抑えられるとともに、外周部に加わるストレスが均一化されることにより、クラック発生等のダメージをより強力に抑えることができる。
１００・・・半導体装置
１０１・・・ベース基板
１０２、１０２Ａ、１０２Ｂ、１０２Ｃ、１０２Ｄ・・・半導体チップ
１０３・・・貫通電極
１０４・・・サブメモリアレイ
１０４ａ・・・サブメモリアレイの外周部
１０４ｂ・・・サブメモリアレイの中心
１０４ｃ・・・サブメモリアレイの外周
１０４Ａ・・・不良ビット
１０４Ｂ・・・置き換え用ビット
１０４α、１０４β、１０４γ、１０４γ１、１０４γ２、１０４δ・・・・サブメモリアレイ
１０５・・・入出力素子
Ｌ・・・積層方向
ｒ・・・サブメモリアレイの中心からの距離
Ｒ・・・サブメモリアレイの中心から外周までの距離

Claims (5)

  1. 積層された複数の半導体チップを、積層方向に貫通する複数の貫通電極を介して電気的に接続してなる半導体装置であって、
    前記半導体チップが、少なくとも一つのサブメモリアレイを有し、
    前記貫通電極が、前記サブメモリアレイの外周部を貫通していることを特徴とする半導体装置。
  2. 複数の前記半導体チップ同士が、バンプを介さずに接合されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体チップの厚みが、２μｍ以上１０μｍ以下であることを特徴とする請求項１または２のいずれかに記載の半導体装置。
  4. 前記半導体チップにおいて、前記貫通電極の貫通する位置が、前記外周部に沿って複数の列を構成するように分布していることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記半導体チップが、置き換え用のサブメモリアレイを有していることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
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