JPWO2012169168A1 - 三次元集積回路、及びそのテスト方法 - Google Patents

三次元集積回路、及びそのテスト方法 Download PDF

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Abstract

三次元集積回路を構成する複数のチップはそれぞれ、一対の接続部、テスト信号生成回路、及びテスト結果判定回路を備えている。一対の接続部は、複数のチップの中で隣接するチップに電気的に接続される。テスト信号生成回路は、一対の接続部の一方へテスト信号を送出する。テスト結果判定回路は、一対の接続部の他方から信号を受信し、その信号の状態に基づいてその信号の伝送路の導通状態を検知する。複数のチップを積層する前では、一対の接続部の間を導電体で接続して直列接続を形成し、その直列接続の導通状態から各接続部の導通状態を検知する。一方、複数のチップを積層した後では、１枚のチップのテスト信号生成回路から送出されたテスト信号を別のチップのテスト結果判定回路で受信することによって、チップ間での接続部の導通状態をテストする。

Description

本発明は集積回路の三次元積層技術に関し、特に回路間の接続をテストする技術に関する。
半導体集積回路に対しては、更なる集積度の向上が求められている。しかし、プロセスの微細化は限界に近い。そこで、複数のチップを積層する技術、すなわち三次元積層技術の開発が進められている。
三次元積層技術では、チップ間を接続する配線及び端子、すなわちチップ間の接続部として、シリコン貫通ビア（ＴＳＶ：Through Silicon Via）が主に利用される。ＴＳＶは、エッチングによってシリコン製の基板に貫通穴を開けて、その中に銅等の導電材料を充填したものである。一般に、ＴＳＶの直径が数μｍ〜数十μｍであるのに対し、ＴＳＶの深さは数百μｍである。多くのＴＳＶをチップに形成しようとするとＴＳＶの密度が高くなり、アスペクト比（＝深さ／直径）の高いＴＳＶが必要となる。アスペクト比が高いほどＴＳＶの充填加工が難しいので、ＴＳＶには、「ボイド」と呼ばれる空洞が発生しやすい。ボイドは、ＴＳＶの導通状態を劣化させて、そのＴＳＶによるチップ間の接続を阻む。また、ＴＳＶは微細な構造物であるので、２枚のチップを積層する際に各ＴＳＶの位置合わせを正しく行うことが難しい。従って、三次元積層技術には、ＴＳＶを通して、積層されたチップ間が正しく接続されていることを確認するために、ＴＳＶ単体の導通状態と、ＴＳＶ−チップ間の導通状態との両方をテストする技術が必要である。更に、三次元積層技術を利用して製造される集積回路（以下、三次元集積回路という。）の歩留まりを高く維持するには、複数のチップを積層する前に、各チップに実装された回路をテストすべきである。それ故、三次元集積回路の製造において歩留まりを更に向上させるには、まず、複数のチップを積層する前に各チップについて行われるテスト（Pre−Bonding Test）が有効である。更に、複数のチップを積層した後に、それら積層された複数のチップについて行われるテスト（Post−Bonding Test）において、各チップのテストと、チップ間を接続するＴＳＶのテストとの両方を行うことが有効である。こうして、単層の集積回路のテストと比べて、三次元集積回路のテストは複雑になる。その結果、三次元集積回路の製造コストの削減には、それら２種類のテストの効率の向上と工程数の削減とが重要である。
集積回路の製造時に行われるテストの効率を向上させるための技術としては、テスト容易化設計（ＤＦＴ：Design for Testability）が知られている。ＤＦＴは、集積回路のテストを容易にする目的で、そのテストに必要な回路をその集積回路に、設計段階で組み込んでおく技術である。三次元集積回路を対象とするＤＦＴとしては、例えば、非特許文献１に記載された技術が知られている。この技術は、ＩＥＥＥ１１４９．１／４／６という標準のＤＦＴを三次元集積回路向けに拡張したものである。具体的には、チップに実装された回路をテストするための回路として、ＴＡＭ（Test Access Mechanism）、スキャン・チェイン、ＴＤＣ（Test Data Compression）、又はＢＩＳＴ（Built−In Self−Test）等のテスト回路が各チップに組み込まれている。各チップには更に、テスト回路に外部からアクセスするためのテスト専用パッドが設置されている。各チップにはまた、テスト信号を下段のチップから受信するための専用端子、及びその専用端子とテスト専用パッドとのいずれかを選択してテスト回路に接続するスイッチが設けられている。複数のチップを積層する前に各チップ単体でのテストを行うとき、スイッチは各チップのテスト回路をテスト専用パッドに接続する。それにより、テスト信号が外部からテスト専用パッドを通して各チップのテスト回路へ送られる。一方、複数のチップを積層した後にそれら複数のチップでのテストを行うとき、スイッチは各チップのテスト回路を専用端子に接続する。それにより、テスト信号が最下段の基板からチップ間の専用端子を通して各チップのテスト回路へ送られる。
その他に、特許文献１に記載された三次元集積回路も知られている。その三次元集積回路は、各チップに実装用端子と検査用端子とを備えている。各端子はＴＳＶである。実装用端子は、チップに実装された回路に接続されている。検査用端子は、チップに実装された回路からは分離されている。複数のチップを積層すると、各チップの検査用端子は検査用信号の伝送路を形成する。それらのチップ群の上に新たなチップを更に積層する際、その新たなチップの実装用端子をチップ群の検査用端子に接続し、その検査用端子を通して新たなチップへ検査用信号を送る。それにより、その新たなチップに実装された回路と実装用端子とをテストすることができる。テストの結果、回路と実装用端子とに欠陥がなければ、新たなチップの実装用端子をチップ群の実装用端子に接続し直す。こうして、欠陥のないチップのみを積層することができる。
また、特許文献２には次のような集積回路が記載されている。その集積回路では、２つのチップが、ワイヤ・ボンディングを利用して複数の接続端子で接続されている。一方のチップにはテスト出力制御回路が実装され、他方のチップには期待値判定回路が実装されている。テスト出力制御回路は複数の接続端子へテスト・データを送出する。そのテスト・データは、隣接する２つの接続端子間で論理レベルが逆になるように設定されている。期待値判定回路は複数の接続端子からテスト・データを受信して、テスト出力制御回路から送出されたテスト・データと一致するか否かを判定する。その判定結果からは、いずれかの接続端子が断線しているかだけでなく、いずれかの隣接する接続端子の対が短絡しているかも判別することができる。
特開２００４−２８１６３３号公報 特開２００９−２８８０４０号公報
Erik Jan Marisissen, "Testing TSV−Based Three−Dimensional Stacked ICs," Proceedings IEEE Design, Automation ＆ Test In Europe Conference ＆ Exhibition(DATE) 2010, March 2010, page 1689−1694
非特許文献１に記載の技術は、テスト信号を、積層された複数のチップの下段から上段へと順次伝搬させる。従って、積層されたチップの数が多いほど、テスト時間を短縮させることが難しい。また、複数のチップを積層する前と後とで、テストに使用されるテスト回路が異なる。従って、各チップに組み込まれるテスト回路全体の面積を削減することが難しい。特許文献１には、複数のチップを積層した後で実装用端子の接続をテストする方法が記載されていない。特許文献２には逆に、複数のチップを積層する前に接続端子をテストする方法が記載されていない。このように、三次元集積回路を対象とするＤＦＴでは、複数のチップを積層する前と後との両方で、それら複数のチップ間を接続する端子を効率良くテストする方法が知られていない。
本発明の目的は、上記の課題を解決することであって、特に、複数のチップを積層する前と後との両方で、それら複数のチップ間を接続する端子を効率良くテストすることができる三次元集積回路を提供することにある。
本発明の１つの観点による三次元集積回路は、複数のチップが積層されて構成されている。複数のチップはそれぞれ、一対の接続部、テスト信号生成回路、及び、テスト結果判定回路を備えている。一対の接続部は、複数のチップの中で隣接するチップに電気的に接続される。テスト信号生成回路は、一対の接続部の一方へテスト信号を送出する。テスト結果判定回路は、一対の接続部の他方から信号を受信し、その信号の状態に基づいてその信号の伝送路の導通状態を検知する。
本発明の１つの観点による三次元集積回路のテスト方法は以下のステップを有する。まず、第１チップに形成された第１接続部と第２接続部との間を導電体で接続して、第１接続部と第２接続部との直列接続を形成する。次に、第１チップに形成された第１テスト信号生成回路から直列接続の一端へ第１テスト信号を送出し、第１チップに形成された第１テスト結果判定回路によって直列接続の他端から第１テスト信号を受信し、第１テスト信号の状態に基づいて直列接続の導通状態を検知する。続いて、直列接続から導電体を外し、第１チップを第２チップの上に重ねて、第１接続部と第２接続部とのそれぞれで第１チップを第２チップと電気的に接続する。更に、第１テスト信号生成回路から第１接続部へ第２テスト信号を送出し、第２チップに形成された第２テスト結果判定回路によって第１接続部から第２テスト信号を受信し、第２テスト信号の状態に基づいて、第１接続部と第２チップとの間の導通状態を検知する。また、第２チップに形成された第２テスト信号生成回路から第２接続部へ第３テスト信号を送出し、第１テスト結果判定回路によって第２接続部から第３テスト信号を受信し、第３テスト信号の状態に基づいて、第２接続部と第２チップとの間の導通状態を検知する。
本発明の上記の観点による三次元集積回路では、同じチップに備えられた一対の接続部の一方がテスト信号生成回路に接続され、他方がテスト結果判定回路に接続されている。それにより、複数のチップを積層する前では、一対の接続部の間を導電体で接続して直列接続を形成し、その直列接続の導通状態から各接続部の導通状態を検知する。一方、複数のチップを積層した後では、１枚のチップのテスト信号生成回路から送出されたテスト信号を別のチップのテスト結果判定回路で受信することによって、チップ間での接続部の導通状態をテストする。こうして、複数のチップを積層する前と後との両方で、それら複数のチップ間の接続部の導通状態を効率良くテストすることができる。
本発明の実施形態１による１枚のチップ100の平面構造を示す模式図である。 図１に示されているＴＳＶ領域12とテスト回路領域13との平面構造を示す模式図である。 図２に示されているチップ100のＴＳＶ領域12近傍の断面を示す模式図である。 図２に示されているＴＳＶ領域12内で隣接する４つのＴＳＶ201−204とそれらの周辺回路とのブロック図である。 図３に示されているチップ100の単体で一対のＴＳＶ131、132の接続テストを行う際の様子を示す断面図である。 図４に示されている４つのＴＳＶ201−204に対して第１接続テストを行う際の様子を示す模式図である。（ａ）は、横方向に隣接する２つのＴＳＶをテスト用配線で接続した際の様子を示す模式図である。（ｂ）は、縦方向に隣接する２つのＴＳＶをテスト用配線で接続した際の様子を示す模式図である。 図３に示されている第１チップ100を第２チップ500の上に積層した後に一対のＴＳＶ131、132の接続テストを行う際の様子を示す断面図である。 ２枚のチップ601、602を、図７に示されているように重ねて第２接続テストを行う際の様子を示す模式図である。（ａ）は、上側のチップ601における４つのＴＳＶとそれらの周辺回路とのブロック図である。（ｂ）は、下側のチップ602における４つのＴＳＶとそれらの周辺回路とのブロック図である。 ３枚のチップ701、702、703を重ねて第２接続テストを行う際の様子を示す模式図である。（ａ）は、最も上のチップ701における４つのＴＳＶとそれらの周辺回路とのブロック図である。（ｂ）は、中間のチップ702における４つのＴＳＶとそれらの周辺回路とのブロック図である。（ｃ）は、最も下のチップ703における４つのＴＳＶとそれらの周辺回路とのブロック図である。 本発明の実施形態１による三次元集積回路の製造方法のフローチャートである。 本発明の実施形態２によるチップにおけるＴＳＶ領域12とテスト回路領域13L、13Rとの平面構造を示す模式図である。 図１１に示されているＴＳＶ領域12内で隣接する４つのＴＳＶ201−204とそれらの周辺回路とのブロック図である。 図１２に示されている第１チップ100を第２チップ500の上に積層した後に二対のＴＳＶ131、132、531、532に対して第２接続テストを行う際の様子を示す断面図である。 ２枚のチップ901、902を、図１３に示されているように重ねて第２接続テストを行う際の様子を示す模式図である。（ａ）は、上側のチップ901における４つのＴＳＶとそれらの周辺回路とのブロック図である。（ｂ）は、下側のチップ902における４つのＴＳＶとそれらの周辺回路とのブロック図である。 本発明の実施形態３によるチップにおけるＴＳＶ領域12とテスト回路領域13との平面構造を示す模式図である。 図１５に示されているＴＳＶ領域12内で隣接する６つのＴＳＶ201−206とそれらの周辺回路とのブロック図である。 図１６に示されている６つのＴＳＶ201−206に対して第１接続テストを行う際の様子を示す模式図である。（ａ）、（ｂ）、及び（ｃ）はそれぞれ、６つのＴＳＶを第１パターン、第２パターン、及び第３パターンで接続した際の様子を示す。 本発明の実施形態４によるチップにおけるＴＳＶ領域12とテスト回路領域13との平面構造を示す模式図である。 図１８に示されているＴＳＶ領域12内で隣接する８つのＴＳＶ201−208とそれらの周辺回路とのブロック図である。 図１９に示されている８つのＴＳＶ201−208に対して第１接続テストを行う際の様子を示す模式図である。（ａ）、（ｂ）、（ｃ）、（ｄ）、及び（ｅ）はそれぞれ、８つのＴＳＶを第１パターン、第２パターン、第３パターン、第４パターン、及び第５パターンで接続した際の様子を示す。
以下、本発明の実施形態について、図面を参照しながら説明する。
《実施形態１》
図１は、本発明の実施形態１による１枚のチップ100の平面構造を示す模式図である。図１を参照するに、このチップ100は、複数のコア回路11、ＴＳＶ領域12、一対のテスト回路領域13、及びＪＴＡＧ（Joint Test Action Group）インタフェース14を含む。これらの要素11、12、13、14は、図１には示されていない配線層で覆われ、その配線層を通して互いに接続されている。コア回路11は、ＣＰＵ、メモリアレイ、ＤＳＰ（Digital Signal Processor）、ＰＬＤ（Programmable Logic Device）、ランダム論理回路等の各機能を実現する。ＴＳＶ領域12は、複数のＴＳＶが格子状に配置された領域である。各ＴＳＶはいずれかのコア回路11に接続されている。このチップ100が別のチップの上に積層されたとき、各ＴＳＶを通して各コア回路11がその別のチップに電気的に接続される。テスト回路領域13はＴＳＶ領域12の両側に並行し、テスト信号生成回路、テスト結果判定回路、及びスイッチ回路を複数含む。これらの回路は、各ＴＳＶの導通状態を検知するのに利用される。ＪＴＡＧインタフェース14は、ＩＥＥＥ１１４９．１／４／６に準拠のインタフェースであって、図１には示されていないＢＩＳＴ（Built−In Self Test）回路等、ＤＦＴによるテスト回路とチップ100の外部との間でシリアル・データを中継する。ＪＴＡＧインタフェース14を通して各コア回路11の機能テスト及びタイミングテストを実行することができる。更に、ＪＴＡＧインタフェース14を利用すれば、外部からテスト回路領域13内のテスト信号生成回路に対してテスト信号の生成を指示し、外部からテスト回路領域13内のスイッチ回路を設定し、テスト回路領域13内のテスト結果判定回路から外部へ、各ＴＳＶの導通状態に関する情報を読み出すことができる。
図２は、図１に示されているＴＳＶ領域12とテスト回路領域13との平面構造を示す模式図である。図２を参照するに、ＴＳＶ領域12には複数のＴＳＶ21が２列に配置されている。各ＴＳＶ21の直径は数μｍである。ＴＳＶ21の間隔は数十μｍである。テスト回路領域13では、テスト信号生成回路22、テスト結果判定回路23、及びスイッチ回路24の各組が一対のＴＳＶ21に隣接している。スイッチ回路24は、ＪＴＡＧインタフェース14を通して外部から指示を受け、その指示に応じて、一対のＴＳＶ21の一方をテスト信号生成回路22に接続し、他方をテスト結果判定回路23に接続する。
図３は、チップ100のＴＳＶ領域近傍の断面を示す模式図である。図３を参照するに、この断面は、基板101、第１トランジスタ110、第２トランジスタ120、第１ＴＳＶ131、第２ＴＳＶ132、第１層間絶縁膜140−第６層間絶縁膜145、第１配線151、第２配線152、第１マイクロバンプ171、及び第２マイクロバンプ172を含む。基板101はシリコンから成る。各トランジスタ110、120はＭＯＳ（Metal Oxide Semiconductor）トランジスタである。各トランジスタ110、120は基板101上に形成され、第１拡散領域111、第２拡散領域112、ゲート酸化膜113、ゲート電極114、及び側壁115を含む。第１拡散領域111と第２拡散領域112とは、基板101に不純物イオンがドープされた領域であって、一方はドレインとして利用され、他方はソースとして利用される。トランジスタ110がＮ型である場合、各拡散領域111、112にはリン等のドナー不純物がドープされ、Ｐ型である場合にはボロン等のアクセプタ不純物がドープされる。２つの拡散領域111、112の間には隙間が開けられ、ゲート酸化膜113で覆われている。ゲート酸化膜113は酸化ケイ素（ＳｉＯ2）又は高誘電率（Ｈｉｇｈ−ｋ）材料から成る。ゲート電極114はゲート酸化膜113の上に形成され、ゲート酸化膜113によって各拡散領域111、112から電気的に分離されている。ゲート電極114はポリシリコン又は金属材料から成る。側壁115は、ゲート酸化膜113とゲート電極114との側面を覆い、特にゲート電極114を各拡散領域111、112から電気的に分離している。側壁115は窒化ケイ素（Ｓｉ3Ｎ4）から成る。各ＴＳＶ131、132は、基板101を貫通する穴に導電物質が充填された構造を持つ。その導電物質としては、ポリシリコン、銅、タングステン、アルミニウム、又はニッケルが利用される。第１層間絶縁膜140は、基板101の表面、トランジスタ110、120、及びＴＳＶ131、132を覆っている。第１層間絶縁膜140の上には第２層間絶縁膜141−第６層間絶縁膜145が順番に積層されている。各層間絶縁膜140−145は酸化ケイ素又は低誘電率（Ｌｏｗ−ｋ）材料から成る。第２層間絶縁膜141−第６層間絶縁膜145にはアルミニウム又は銅のパターンが形成され、それらのパターン全体で配線151、152が構成されている。第１層間絶縁膜140には、第１コンタクトホール160−第４コンタクトホール163が形成されている。第１コンタクトホール160は第１トランジスタ110のゲート電極114を露出させ、第２コンタクトホール161は第１ＴＳＶ131の一端を露出させ、第３コンタクトホール162は第２ＴＳＶ132の一端を露出させ、第４コンタクトホール163は第２トランジスタ120のゲート電極を露出させている。第１配線151は、第１コンタクトホール161を通して第１トランジスタ110のゲート電極114に接続され、第２コンタクトホール161を通して第１ＴＳＶ131に接続されている。第２配線152は、第３コンタクトホール162を通して第２ＴＳＶ132に接続され、第４コンタクトホール163を通して第２トランジスタ120のゲート電極に接続されている。第１配線151と第２配線152とは互いに分離されているので、第１ＴＳＶ131と第２ＴＳＶ132とは互いに分離されている。トランジスタ110、120と同様なトランジスタが複数組み合わされることにより、図１に示されているコア回路11、並びに、図２に示されているテスト信号生成回路22、テスト結果判定回路23、及びスイッチ回路24が構成される。トランジスタ110、120が実装された基板101の表面とは反対側の表面には、マイクロバンプ171、172が銅又はアルミニウムから形成されている。第１マイクロバンプ171は第１ＴＳＶ131の先端に接続され、第２マイクロバンプ172は第２ＴＳＶ132の先端に接続されている。
図４は、ＴＳＶ領域12内で隣接する４つのＴＳＶ201−204とそれらの周辺回路とのブロック図である。図４を参照するに、周辺回路は、第１テスト信号生成回路211、第２テスト信号生成回路212、第１テスト結果判定回路221、第２テスト結果判定回路222、第１スイッチ回路231、及び第２スイッチ回路232を含む。各テスト信号生成回路211、212はＪＴＡＧインタフェース14を通して外部からテスト信号の生成開始を指示される。第１テスト信号生成回路211はその指示に応じてテスト信号を生成し、第１スイッチ回路231へ送出する。第２テスト信号生成回路212は上記の指示に応じてテスト信号を生成し、第２スイッチ回路232へ送出する。各テスト結果判定回路221、222はテスト信号のパターンを予め保持している。各テスト結果判定回路221、222は、ＪＴＡＧインタフェース14を通して外部から、又は各テスト信号生成回路211、212から、テスト信号のパターンの判定開始を指示される。第１テスト結果判定回路221はその指示に応じて第１スイッチ回路231から信号を受信して、その信号のパターンがテスト信号のパターンと一致するか否かを判定する。第２テスト結果判定回路222は上記の指示に応じて第２スイッチ回路232から信号を受信して、その信号のパターンがテスト信号のパターンと一致するか否かを判定する。各テスト結果判定回路221、222による判定結果はテスト信号の伝送路の導通状態を表す。判定結果に関する情報は、各テスト結果判定回路221、222からＪＴＡＧインタフェース14を通して外部へ送られる。第１スイッチ回路231は第１テスト信号生成回路211と第１テスト結果判定回路221とをそれぞれ、第１ＴＳＶ201と第２ＴＳＶ202とのいずれかに接続する。第２スイッチ回路232は第２テスト信号生成回路212と第２テスト結果判定回路222とをそれぞれ、第３ＴＳＶ203と第４ＴＳＶ204とのいずれかに接続する。各スイッチ回路231、232による接続先は、ＪＴＡＧインタフェース14を通して外部から受ける指示に応じて選択される。
［第１接続テスト］
図５は、図３に示されているチップ100の単体で一対のＴＳＶ131、132の接続テストを行う際の様子を示す断面図である。この接続テストでは、一対のＴＳＶ131、132の導通状態が検査される。以下、この接続テストを第１接続テストという。図５を参照するに、第１接続テストでは、トランジスタ110、120が実装された基板101の表面（すなわち、回路面）とは反対側の表面に、テスト補助基板300が装着される。テスト補助基板300は、絶縁板301、絶縁膜302、及びテスト用配線303を含む。絶縁板301はシリコンから成る。絶縁膜302は酸化ケイ素から成り、チップ100に面した絶縁板301の表面を覆っている。テスト用配線303は、絶縁膜302の一部に銅又はアルミニウム等の金属のパターンを積層したものである。テスト補助基板300がチップ100の表面に装着されるとき、テスト用配線303は２つのマイクロバンプ171、172に接続されることにより、隣接する一対のＴＳＶ131、132の間を接続する。
絶縁板301は、シリコンの他に、エポキシ樹脂、ガラスエポキシ樹脂、又はセラミック樹脂から形成されていてもよい。この場合、絶縁板301上に絶縁膜302を形成することなく、テスト用配線303を直に形成してもよい。
図６は、図４に示されている４つのＴＳＶ201−204に対して第１接続テストを行う際の様子を示す模式図である。第１接続テストでは、チップにテスト補助基板が装着される。それにより、格子状に並んでいる４つのＴＳＶ201−204のうち、縦方向又は横方向に隣接する２つのＴＳＶがそれぞれ、テスト用配線で互いに接続される。
図６の（ａ）は、横方向に隣接する２つのＴＳＶをテスト用配線で接続した際の様子を示す模式図である。図６の（ａ）を参照するに、第１ＴＳＶ201と第３ＴＳＶ203との間は第１テスト用配線401で接続され、第２ＴＳＶ202と第４ＴＳＶ204との間は第２テスト用配線402で接続される。第１スイッチ回路231は、第１テスト信号生成回路211を第１ＴＳＶ201に接続し、第１テスト結果判定回路221を第２ＴＳＶ202に接続する。一方、第２スイッチ回路232は、第２テスト信号生成回路212を第４ＴＳＶ204に接続し、第２テスト結果判定回路222を第３ＴＳＶ203に接続する。それにより、第１テスト信号生成回路211から送出されたテスト信号は、第１スイッチ回路231、第１ＴＳＶ201、第１テスト用配線401、第３ＴＳＶ203、及び第２スイッチ回路232を通して、第２テスト結果判定回路222によって受信される。第２テスト結果判定回路222は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第１ＴＳＶ201と第３ＴＳＶ203とのいずれかに、ボイドに起因する接続不良が生じているか否かを判定することができる。一方、第２テスト信号生成回路212から送出されたテスト信号は、第２スイッチ回路232、第４ＴＳＶ204、第２テスト用配線402、第２ＴＳＶ202、及び第１スイッチ回路231を通して、第１テスト結果判定回路221によって受信される。第１テスト結果判定回路221は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第２ＴＳＶ202と第４ＴＳＶ204とのいずれかに、ボイドに起因する接続不良が生じているか否かを判定することができる。
図６の（ｂ）は、縦方向に隣接する２つのＴＳＶをテスト用配線で接続した際の様子を示す模式図である。図６の（ｂ）を参照するに、第１ＴＳＶ201と第２ＴＳＶ202との間は第３テスト用配線403で接続され、第３ＴＳＶ203と第４ＴＳＶ204との間は第４テスト用配線404で接続される。第１スイッチ回路231は、第１テスト信号生成回路211を第１ＴＳＶ201に接続し、第１テスト結果判定回路221を第２ＴＳＶ202に接続する。一方、第２スイッチ回路232は、第２テスト信号生成回路212を第４ＴＳＶ204に接続し、第２テスト結果判定回路222を第３ＴＳＶ203に接続する。それにより、第１テスト信号生成回路211から送出されたテスト信号は、第１スイッチ回路231、第１ＴＳＶ201、第３テスト用配線403、第２ＴＳＶ202、及び第１スイッチ回路231を通して、第１テスト結果判定回路221によって受信される。第１テスト結果判定回路221は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第１ＴＳＶ201と第２ＴＳＶ202とのいずれかに、ボイドに起因する接続不良が生じているか否かを判定することができる。一方、第２テスト信号生成回路212から送出されたテスト信号は、第２スイッチ回路232、第４ＴＳＶ204、第４テスト用配線404、第３ＴＳＶ203、及び第２スイッチ回路232を通して、第２テスト結果判定回路222によって受信される。第２テスト結果判定回路222は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第３ＴＳＶ203と第４ＴＳＶ204とのいずれかに、ボイドに起因する接続不良が生じているか否かを判定することができる。
第１接続テストは、複数のチップが１枚のウェハに形成された段階（ウェハレベル）で実施されても、各チップがウェハから切り離された段階（ダイレベル）で実施されてもよい。但し、ダイレベルでの実施では、テスト補助基板のサイズをチップのサイズと同程度に小さくしなければならず、また、チップを１枚１枚、テスト補助基板に装着しなければならない。その結果、第１接続テストにおいては、その効率の面から、ウェハレベルでの実施が有利である。
［第２接続テスト］
図７は、図３に示されているチップ100（以下、第１チップという。）を別のチップ500（以下、第２チップという。）の上に積層した後に一対のＴＳＶ131、132の接続テストを行う際の様子を示す断面図である。以下、この接続テストを第２接続テストという。図７を参照するに、実施形態１によるチップの対では、第２チップの最も外側の絶縁膜545の表面（すなわち、回路面）が第１チップ100の基板101の表面と対向している。第１チップ100と第２チップ500とは、コア回路の機能又は構造が異なるチップであっても、コア回路の機能と構造とが同じチップであってもよい。第２接続テストでは、各ＴＳＶ131、132の導通状態が個別に検査される。
図７を参照するに、第２チップ500は、第１チップ100と同様に、基板501、第３トランジスタ510、第４トランジスタ520、第５ＴＳＶ531、第６ＴＳＶ532、層間絶縁膜540−545、第３配線551、及び第４配線552を含む。基板501はシリコンから成る。各トランジスタ510、520はＭＯＳトランジスタであって、基板501上に形成されており、第１拡散領域511、第２拡散領域512、ゲート酸化膜513、ゲート電極514、及び側壁515を含む。各要素は、第１チップ100に形成されたトランジスタ110、120と同様である。各ＴＳＶ531、532は、基板501を貫通する穴に導電物質が充填された構造を持つ。その導電物質としては、ポリシリコン、銅、タングステン、アルミニウム、又はニッケルが利用される。層間絶縁膜540−545は、第１チップ100を覆っている層間絶縁膜140−145と同様に形成され、第２チップ500の表面を覆っている。層間絶縁膜541−545にはアルミニウム又は銅のパターンが形成され、それらのパターン全体で配線551、552が構成されている。最も下の層間絶縁膜540には、第５コンタクトホール560−第８コンタクトホール563が形成されている。第５コンタクトホール560は第３トランジスタ510のゲート電極514を露出させ、第６コンタクトホール561は第３ＴＳＶ531の一端を露出させ、第７コンタクトホール562は第４ＴＳＶ532の一端を露出させ、第８コンタクトホール563は第４トランジスタ520のゲート電極を露出させている。第３配線551は、第５コンタクトホール561を通して第３トランジスタ510のゲート電極514に接続され、第６コンタクトホール561を通して第３ＴＳＶ531に接続されている。第４配線552は、第７コンタクトホール562を通して第４ＴＳＶ532に接続され、第８コンタクトホール563を通して第４トランジスタ520のゲート電極に接続されている。トランジスタ510、520と同様なトランジスタが複数組み合わされることにより、図１に示されているコア回路11、並びに、図２に示されているテスト信号生成回路22、テスト結果判定回路23、及びスイッチ回路24が第２チップ500にも構成される。
図７を更に参照するに、第１チップ100と第２チップ500との間では、第１ＴＳＶ131と第３配線551との間が第１マイクロバンプ171によって接続され、第２ＴＳＶ132と第４配線552との間が第２マイクロバンプ172によって接続される。それにより、第１ＴＳＶ131は第３ＴＳＶ531に接続され、第２ＴＳＶ132は第４ＴＳＶ532に接続される。更に、第１ＴＳＶ131と第２ＴＳＶ132とのそれぞれを通して、第１チップ100上に実装されたテスト信号生成回路、テスト結果判定回路、及びスイッチ回路が、第２チップ500上に実装されたテスト信号生成回路、テスト結果判定回路、及びスイッチ回路に接続される。この状態で、第２接続テストが行われる。
図８は、２枚のチップ601、602を、図７に示されているように重ねて第２接続テストを行う際の様子を示す模式図である。図８の（ａ）は、上側のチップ601（以下、第１チップという。）における４つのＴＳＶとそれらの周辺回路とのブロック図であり、（ｂ）は、下側のチップ602（以下、第２チップという。）における４つのＴＳＶとそれらの周辺回路とのブロック図である。図４に示されている４つのＴＳＶと同様に、各チップ601、602では４つのＴＳＶ611−614、621−624が隣接し、異なる配線に接続されている。更に、第１チップ601と第２チップ602との間では、図７に示されている第３配線551と第４配線552とのように、第２チップ602に形成された配線により、各チップ601、602の法線方向で隣接するＴＳＶの対が互いに接続されている。すなわち、図８の破線が示すように、第１ＴＳＶ611と第５ＴＳＶ621とが互いに接続され、第２ＴＳＶ612と第６ＴＳＶ622とが互いに接続され、第３ＴＳＶ613と第７ＴＳＶ623とが互いに接続され、第４ＴＳＶ614と第８ＴＳＶ624とが互いに接続されている。
第１チップ601は、第１テスト信号生成回路631、第２テスト信号生成回路632、第１テスト結果判定回路641、第２テスト結果判定回路642、第１スイッチ回路651、及び、第２スイッチ回路652を含む。第２チップ602は、第３テスト信号生成回路633、第４テスト信号生成回路634、第３テスト結果判定回路643、第４テスト結果判定回路644、第３スイッチ回路653、及び、第４スイッチ回路654を含む。各テスト信号生成回路631−634はＪＴＡＧインタフェースを通して外部からテスト信号の生成開始を指示される。各テスト信号生成回路631−634はその指示に応じてテスト信号を生成して、各ＴＳＶ611−614、621−624へ送出する。各テスト結果判定回路641−644はテスト信号のパターンを予め保持している。各テスト結果判定回路641−644は、ＪＴＡＧインタフェースを通して外部から、又は各テスト信号生成回路631−634から、テスト信号のパターンの判定開始を指示される。各テスト結果判定回路641−644はその指示に応じて各ＴＳＶ611−614、621−624から信号を受信して、その信号のパターンがテスト信号のパターンと一致するか否かを判定する。第１スイッチ回路651は第１テスト信号生成回路631と第１テスト結果判定回路641とをそれぞれ、第１ＴＳＶ611と第２ＴＳＶ612とのいずれかに接続する。第２スイッチ回路652は第２テスト信号生成回路632と第２テスト結果判定回路642とをそれぞれ、第３ＴＳＶ613と第４ＴＳＶ614とのいずれかに接続する。第３スイッチ回路653は第３テスト信号生成回路633と第３テスト結果判定回路643とをそれぞれ、第５ＴＳＶ621と第６ＴＳＶ622とのいずれかに接続する。第４スイッチ回路654は第４テスト信号生成回路634と第４テスト結果判定回路644とをそれぞれ、第７ＴＳＶ623と第８ＴＳＶ624とのいずれかに接続する。各スイッチ回路651−654による接続先は、ＪＴＡＧインタフェースを通して外部から受ける指示に応じて選択される。
図８には示されていないが、各チップ601、602には、様々な機能を持つコア回路が実装されている。各ＴＳＶ611−614、621−624はそれらのコア回路に接続されている。各チップ601、602はまた、ＢＩＳＴ回路等のテスト回路を含んでいてもよい。
第２接続テストでは、各スイッチ回路651−654が、図８の（ａ）、（ｂ）に示されているように設定される。具体的には、図８の（ａ）に示されているように、第１スイッチ回路651は、第１テスト信号生成回路631を第１ＴＳＶ611に接続し、第１テスト結果判定回路641を第２ＴＳＶ612に接続する。一方、第２スイッチ回路652は、第２テスト信号生成回路632を第４ＴＳＶ614に接続し、第２テスト結果判定回路642を第３ＴＳＶ613に接続する。図８の（ｂ）に示されているように、第３スイッチ回路653は、第３テスト信号生成回路633を第６ＴＳＶ622に接続し、第３テスト結果判定回路643を第５ＴＳＶ621に接続する。一方、第４スイッチ回路654は、第４テスト信号生成回路634を第７ＴＳＶ623に接続し、第４テスト結果判定回路644を第８ＴＳＶ624に接続する。
第１テスト信号生成回路631から送出されたテスト信号は、第１スイッチ回路651、第１ＴＳＶ611、及び第３スイッチ回路653を通して、第３テスト結果判定回路643によって受信される。第３テスト結果判定回路643は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第１ＴＳＶ611と第２チップ602との間に、ＴＳＶの位置合わせにおける位置ずれ、マイクロバンプの接合不良等に起因する接続不良が生じているか否かを判定することができる。
第２テスト信号生成回路632から送出されたテスト信号は、第２スイッチ回路652、第４ＴＳＶ614、及び第４スイッチ回路654を通して、第４テスト結果判定回路644によって受信される。第４テスト結果判定回路644は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第４ＴＳＶ614と第２チップ602との間に、ＴＳＶの位置合わせにおける位置ずれ、マイクロバンプの接合不良等に起因する接続不良が生じているか否かを判定することができる。
第３テスト信号生成回路633から送出されたテスト信号は、第３スイッチ回路653、第２ＴＳＶ612、及び第１スイッチ回路651を通して、第１テスト結果判定回路641によって受信される。第１テスト結果判定回路641は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第２ＴＳＶ612と第２チップ602との間に、ＴＳＶの位置合わせにおける位置ずれ、マイクロバンプの接合不良等に起因する接続不良が生じているか否かを判定することができる。
第４テスト信号生成回路634から送出されたテスト信号は、第４スイッチ回路654、第３ＴＳＶ613、及び第２スイッチ回路652を通して、第２テスト結果判定回路642によって受信される。第２テスト結果判定回路642は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第３ＴＳＶ613と第２チップ602との間に、ＴＳＶの位置合わせにおける位置ずれ、マイクロバンプの接合不良等に起因する接続不良が生じているか否かを判定することができる。
図９は、３枚のチップ701、702、703を重ねて第２接続テストを行う際の様子を示す模式図である。図９の（ａ）は、最も上のチップ701（以下、第１チップという。）における４つのＴＳＶとそれらの周辺回路とのブロック図であり、（ｂ）は、中間のチップ702（以下、第２チップという。）における４つのＴＳＶとそれらの周辺回路とのブロック図であり、（ｃ）は、最も下のチップ703（以下、第３チップという。）における４つのＴＳＶとそれらの周辺回路とのブロック図である。図４に示されている４つのＴＳＶと同様に、各チップ701−703では４つのＴＳＶ711−714、721−724、731−734が隣接し、異なる配線に接続されている。更に、第１チップ701と第２チップ702との間では、第２チップ702に形成された配線により、各チップ701、702の法線方向で隣接するＴＳＶの対が互いに接続されている。すなわち、図９の破線が示すように、第１ＴＳＶ711と第５ＴＳＶ721とが互いに接続され、第２ＴＳＶ712と第６ＴＳＶ722とが互いに接続され、第３ＴＳＶ713と第７ＴＳＶ723とが互いに接続され、第４ＴＳＶ714と第８ＴＳＶ724とが互いに接続されている。同様に、第２チップ702と第３チップ703との間では、第３チップ703に形成された配線により、各チップ702、703の法線方向で隣接するＴＳＶの対が互いに接続されている。すなわち、図９の破線が示すように、第５ＴＳＶ721と第９ＴＳＶ731とが互いに接続され、第６ＴＳＶ722と第１０ＴＳＶ732とが互いに接続され、第７ＴＳＶ723と第１１ＴＳＶ733とが互いに接続され、第８ＴＳＶ724と第１２ＴＳＶ734とが互いに接続されている。
図８に示されているチップ601、602と同様に、各チップ701−703では、隣接するＴＳＶの各対に、テスト信号生成回路、テスト結果判定回路、及びスイッチ回路が１組ずつ接続されている。各テスト信号生成回路はＪＴＡＧインタフェースを通して外部からテスト信号の生成開始を指示される。各テスト信号生成回路はその指示に応じてテスト信号を生成して各ＴＳＶへ送出する。各テスト結果判定回路は、ＪＴＡＧインタフェースを通して外部から、又は各テスト信号生成回路から、テスト信号のパターンの判定開始を指示される。各テスト結果判定回路はその指示に応じて各ＴＳＶから信号を受信して、テスト信号と一致するか否かを判定する。各スイッチ回路はテスト信号生成回路とテスト結果判定回路とをそれぞれ、一対のＴＳＶのいずれかに接続する。その接続先は、ＪＴＡＧインタフェースを通して外部から受ける指示に応じて選択される。
第２接続テストでは、各スイッチ回路が、図９の（ａ）、（ｂ）、（ｃ）に示されているように設定される。具体的には、第１チップ701では、図９の（ａ）に示されているように、第１スイッチ回路761は、第１テスト信号生成回路741を第１ＴＳＶ711に接続し、第１テスト結果判定回路751を第２ＴＳＶ712に接続する。一方、第２スイッチ回路762は、第２テスト信号生成回路742を第４ＴＳＶ714に接続し、第２テスト結果判定回路752を第３ＴＳＶ713に接続する。第２チップ702では、図９の（ｂ）に示されているように、第３スイッチ回路763は、第３テスト信号生成回路743と第３テスト結果判定回路753とをいずれも、第５ＴＳＶ721と第６ＴＳＶ722とから分離する。同様に、第４スイッチ回路764は、第４テスト信号生成回路744と第４テスト結果判定回路754とをいずれも、第７ＴＳＶ723と第８ＴＳＶ724とから分離する。第３チップ703では、図９の（ｃ）に示されているように、第５スイッチ回路765は、第５テスト信号生成回路745を第１０ＴＳＶ732に接続し、第５テスト結果判定回路755を第９ＴＳＶ731に接続する。一方、第６スイッチ回路766は、第６テスト信号生成回路746を第１１ＴＳＶ733に接続し、第６テスト結果判定回路756を第１２ＴＳＶ734に接続する。
第１テスト信号生成回路741から送出されたテスト信号は、第１スイッチ回路761、第１ＴＳＶ711、第５ＴＳＶ721、及び第５スイッチ回路765を通して、第５テスト結果判定回路755によって受信される。第５テスト結果判定回路755は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第１ＴＳＶ711と第２チップ702との間、又は第５ＴＳＶ721と第３チップ703との間のいずれかに、ＴＳＶの位置合わせにおける位置ずれ、マイクロバンプの接合不良等に起因する接続不良が生じているか否かを判定することができる。
第２テスト信号生成回路742から送出されたテスト信号は、第２スイッチ回路762、第４ＴＳＶ714、第８ＴＳＶ724、及び第６スイッチ回路766を通して、第６テスト結果判定回路756によって受信される。第６テスト結果判定回路756は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第４ＴＳＶ714と第２チップ702との間、又は第８ＴＳＶ724と第３チップ703との間のいずれかに、ＴＳＶの位置合わせにおける位置ずれ、マイクロバンプの接合不良等に起因する接続不良が生じているか否かを判定することができる。
第５テスト信号生成回路745から送出されたテスト信号は、第５スイッチ回路765、第６ＴＳＶ722、第２ＴＳＶ712、及び第１スイッチ回路761を通して、第１テスト結果判定回路751によって受信される。第１テスト結果判定回路751は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第２ＴＳＶ712と第２チップ702との間、又は第６ＴＳＶ722と第３チップ703との間のいずれかに、ＴＳＶの位置合わせにおける位置ずれ、マイクロバンプの接合不良等に起因する接続不良が生じているか否かを判定することができる。
第６テスト信号生成回路746から送出されたテスト信号は、第６スイッチ回路766、第７ＴＳＶ723、第３ＴＳＶ713、及び第２スイッチ回路762を通して、第２テスト結果判定回路752によって受信される。第２テスト結果判定回路752は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第３ＴＳＶ713と第２チップ702との間、又は第７ＴＳＶ723と第３チップ703との間のいずれかに、ＴＳＶの位置合わせにおける位置ずれ、マイクロバンプの接合不良等に起因する接続不良が生じているか否かを判定することができる。
以上のとおり、本発明の実施形態１による三次元集積回路では、各チップがＴＳＶの対ごとに、テスト信号生成回路、テスト結果判定回路、及びスイッチ回路の組み合わせを備えている。スイッチ回路は、一方のＴＳＶをテスト信号生成回路に接続し、他方をテスト結果判定回路に接続する。それにより、複数のチップを積層する前では、２つのＴＳＶの間を接続することによって、各ＴＳＶの導通状態を検知することができる。一方、複数のチップを積層した後では、１枚のチップのテスト信号生成回路から送出されたテスト信号を別のチップのテスト結果判定回路で受信することによって、チップ間でのＴＳＶの導通状態を検知することができる。こうして、複数のチップを積層する前と後との両方で、それら複数のチップ間を接続するＴＳＶを同じテスト回路によって検査することができる。その結果、そのテストの効率を向上させることができる。
［三次元集積回路の製造方法］
図１０は、本発明の実施形態１による三次元集積回路の製造方法のフローチャートである。この製造方法では、まず、チップ単体に対して第１接続テストが実行される。第１接続テストは、ウェハレベルとダイレベルとのいずれで行われてもよい。次に、第１接続テストで正常であったチップが積層されて第２接続テストが実行される。その際、積層の形態は次の２種類のいずれであってもよい。一方の形態（ダイ−トゥ−ダイ：Die to Die）では、積層対象の２つのチップがいずれも、ウェハから切り離された後に積層される。他方の形態（ダイ−トゥ−ウェハ：Die to Wafer）では、ウェハからまだ切り離されていないチップの上に、ウェハから既に切り離されたチップが積層される。
ステップＳ８０１では、積層対象の複数のチップを製造する。それらの製造は並列に行われてもよい。例えば図１に示されている構造が基板101に形成される。積層対象の複数のチップは、コア回路の機能又は構造が異なっていても、コア回路の機能と構造とがいずれも共通であってもよい。その後、処理はステップＳ８０２へ進む。
ステップＳ８０２では、各チップに実装された回路に対してテストが実行される。このテストは機能テストとタイミングテストとを含み、ＤＦＴを利用してチップに実装されたＢＩＳＴ回路等のテスト回路を利用して実行される。その後、処理はステップＳ８０３へ進む。
ステップＳ８０３では、テストの結果が正常を示すか否かが判定される。テストの結果が正常であれば、処理はステップＳ８０４へ進み、正常でなければ、処理はステップＳ８１１へ進む。
ステップＳ８０４では、図５に示されているように、チップにテスト補助基板を装着して、異なる配線に接続された一対のＴＳＶの間を接続する。その後、処理はステップＳ８０５へ進む。
ステップＳ８０５では、各チップに対して個別に第１接続テストが実施される。具体的には、図６の（ａ）又は（ｂ）に示されているように、各スイッチ回路が、テスト用配線で接続された一対のＴＳＶの一方をテスト信号生成回路に接続し、他方をテスト結果判定回路に接続する。続いて、各テスト信号生成回路がＪＴＡＧインタフェースを通して外部からテスト信号の生成開始を指示される。その指示に応じて、各テスト信号生成回路がテスト信号を各ＴＳＶへ送出する。更に、各テスト結果判定回路が、ＪＴＡＧインタフェースを通して外部から、又は各テスト信号生成回路から、テスト信号のパターンの判定開始を指示される。その指示に応じて、各テスト結果判定回路が、スイッチ回路によって接続されたＴＳＶから信号を受信する。その後、処理はステップＳ８０６へ進む。
ステップＳ８０６では、各テスト結果判定回路が、受信された信号のパターンをテスト信号のパターンと比較する。その信号のパターンがテスト信号のパターンと一致すれば、その信号を伝送した一対のＴＳＶのいずれにも、ボイドに起因する接続不良はないので、処理はステップＳ８０７へ進む。その信号のパターンがテスト信号のパターンと一致しなければ、一対のＴＳＶのいずれかには、ボイドに起因する接続不良があるので、処理はステップＳ８１１へ進む。
ステップＳ８０７では、第１接続テストで正常であったチップが別のチップの上に積層される。その積層の形態はダイ−トゥ−ダイとダイ−トゥ−ウェハとのいずれであってもよい。それにより、図７に示されているように、上側のチップに形成されたＴＳＶが、下側のチップに形成された配線に接続される。その後、処理はステップＳ８０８へ進む。
ステップＳ８０８では、積層されたチップ群の全体に対して第２接続テストが実施される。具体的には、まず、図８の（ａ）、（ｂ）に示されているように、２枚のチップを接続するＴＳＶがそれぞれ、一方のチップ内のテスト信号生成回路と、他方のチップ内のテスト結果判定回路とに接続される。続いて、そのテスト信号生成回路がＪＴＡＧインタフェースを通して外部からテスト信号の生成開始を指示される。その指示に応じて、そのテスト信号生成回路がテスト信号をＴＳＶへ送出する。更に、上記のテスト結果判定回路が、ＪＴＡＧインタフェースを通して外部から、又は上記のテスト信号生成回路から、テスト信号のパターンの判定開始を指示される。その指示に応じて、上記のテスト結果判定回路がそのＴＳＶから信号を受信する。その後、処理はステップＳ８０９へ進む。
ステップＳ８０９では、上記のテスト結果判定回路が、受信された信号のパターンをテスト信号のパターンと比較する。その信号のパターンがテスト信号のパターンと一致すれば、その信号を伝送したＴＳＶとチップとの間には、ＴＳＶの位置合わせにおける位置ずれ、マイクロバンプの接合不良等に起因する接続不良はない。チップ間を接続するＴＳＶの全てに接続不良がなければ、処理はステップＳ８１０へ進む。いずれかのＴＳＶに接続不良があれば、処理はステップＳ８１１へ進む。
ステップＳ８１０では、積層されたチップ群、及びそれらのチップ間を接続するＴＳＶの全てが正常であるので、それらのチップ群が１つの三次元集積回路としてパッケージングされる。こうして、本発明の実施形態１による三次元集積回路が完成する。
ステップＳ８１１では、チップ又はＴＳＶが不良であるので、チップの単体、又は積層されたチップ群の全体が不良品に選別されて、廃棄される。
《変形例》
（A）図１、２に示されているＴＳＶはチップ100の中央部に格子状に配置されている。ＴＳＶはその他に、チップの任意の場所に設置されてもよい。また、図２に示されているテスト回路領域13内の回路配置は一例に過ぎない。テスト信号生成回路22、テスト結果判定回路23、及びスイッチ回路24の１組が一対のＴＳＶ21に隣接してさえいれば、それらの回路間の相対的な配置は自由に設計可能である。更に、図４では、各スイッチ回路231、232が、縦方向に隣接する２つのＴＳＶ（201、202）、（203、204）に接続されている。その他に、各スイッチ回路231、232が、横方向に隣接する２つのＴＳＶ（201、203）、（202、204）に接続されていてもよい。
（B）第１接続テストでは、図５に示されているように、隣接する２つのＴＳＶがテスト用配線で接続される。それにより、ＴＳＶ領域とテスト回路領域との間の配線、及びテスト用配線の各長さが必要最小限に抑えられる。その他に、離れた箇所に配置された２つのＴＳＶが、図６に示されている一対のＴＳＶのように接続されてもよい。
（C）図７では、第１ＴＳＶ131と第３配線551との間が第１マイクロバンプ171によって接続され、第２ＴＳＶ132と第４配線552との間が第２マイクロバンプ172によって接続されている。その他に、第１ＴＳＶ131がマイクロバンプなしで第３配線551に接続され、第２ＴＳＶ132がマイクロバンプなしで第４配線552に接続されてもよい。また、マイクロバンプと下側のチップの配線層との間にインタポーザが挿入され、そのインタポーザの表面に沿って形成された配線によって、マイクロバンプと下側のチップの配線層とが接続されてもよい。
（D）図７では、上側のチップの基板が下側のチップの配線層に接続されている。その他に、下側のチップの上下が反転することにより、上側のチップの基板が下側のチップの基板に接続されてもよい。
（E）図１０に示されているフローチャートでは、ステップＳ８０２で行われる機能テストとタイミングテストとの後に、ステップＳ８０５で第１接続テストを実施する。その他に、第１接続テストを機能テスト及びタイミングテストと並行させてもよい。それにより、テスト時間を短縮することができる。
（F）図１０に示されているフローチャートでは、ステップＳ８０８において、積層されたチップ群の全体に対する第２接続テストのみが実施される。その他に、ステップＳ８０２と同様にして、各チップに実装された回路に対する機能テストとタイミングテスト等が実施されてもよい。それにより、チップを積層することによってＴＳＶ以外の回路部分に欠陥が生じたか否かを確認することができる。更に、それらのテストを第２接続テストと並行させてもよい。それにより、テスト時間を短縮させることができる。
（G）図１０に示されているフローチャートでは、ステップＳ８０６又はステップＳ８０９において、いずれかのＴＳＶについて接続不良があれば、チップが不良品に選別される。その他に、冗長救済ＴＳＶと呼ばれる予備のＴＳＶが予めチップに設けられ、いずれかのＴＳＶについて接続不良があれば、接続不良の見つかったＴＳＶの代わりに冗長救済ＴＳＶが利用されてもよい。それにより、チップの歩留まりを高く維持することができる。
《実施形態２》
本発明の実施形態２によるチップは、実施形態１によるチップとは、テスト回路領域がスイッチ回路を含まない点で異なる。その他の要素については、実施形態２によるチップは実施形態１によるチップと同様である。それら同様な要素の詳細は、実施形態１についての説明を援用する。
図１１は、実施形態２によるチップにおけるＴＳＶ領域12とテスト回路領域13L、13Rとの平面構造を示す模式図である。図１１を参照するに、ＴＳＶ領域12には複数のＴＳＶ21が２列に配置されている。各ＴＳＶ21の直径は数μｍである。ＴＳＶ21の間隔は数十μｍである。テスト回路領域13L、13Rでは、テスト信号生成回路22とテスト結果判定回路23との各対が一対のＴＳＶ21に隣接している。更に、ＴＳＶ領域12に対して左側のテスト回路領域13Lと右側のテスト回路領域13Rとでは、テスト信号生成回路22とテスト結果判定回路23との順序が逆である。それにより、図１１に示されているように、ＴＳＶ領域12を間に挟んでテスト信号生成回路22とテスト結果判定回路23とが千鳥状に配置され、各テスト信号生成回路22はＴＳＶ領域12を隔てて別のテスト回路領域のテスト結果判定回路23と対峙している。
図１２は、ＴＳＶ領域12内で隣接する４つのＴＳＶ201−204とそれらの周辺回路とのブロック図である。図１２を参照するに、周辺回路は、第１テスト信号生成回路211、第２テスト信号生成回路212、第１テスト結果判定回路221、及び第２テスト結果判定回路222を含む。第１テスト信号生成回路211は第１ＴＳＶ201に接続されている。第１テスト結果判定回路221は第２ＴＳＶ202に接続されている。第２テスト信号生成回路212は第４ＴＳＶ204に接続されている。第２テスト結果判定回路222は第３ＴＳＶ203に接続されている。各テスト信号生成回路211、212はＪＴＡＧインタフェース14を通して外部からテスト信号の生成開始を指示される。第１テスト信号生成回路211はその指示に応じてテスト信号を生成して第１ＴＳＶ201へ送出する。第２テスト信号生成回路212はその指示に応じてテスト信号を生成して第４ＴＳＶ204へ送出する。各テスト結果判定回路221、222はテスト信号のパターンを予め保持している。各テスト結果判定回路221、222は、ＪＴＡＧインタフェース14を通して外部から、又は各テスト信号生成回路211、212から、テスト信号のパターンの判定開始を指示される。第１テスト結果判定回路221はその指示に応じて第２ＴＳＶ202から信号を受信して、その信号のパターンがテスト信号のパターンと一致するか否かを判定する。第２テスト結果判定回路222は上記の指示に応じて第３ＴＳＶ203から信号を受信して、その信号のパターンがテスト信号のパターンと一致するか否かを判定する。各テスト結果判定回路221、222による判定結果は、テスト信号の伝送路の導通状態を表す。判定結果に関する情報は、各テスト結果判定回路221、222からＪＴＡＧインタフェース14を通して外部へ送られる。
［第１接続テスト］
第１接続テストでは、図５に示されているように、チップにテスト補助基板が装着される。それにより、図６に示されているように、４つのＴＳＶ201−204のうち、縦方向又は横方向に隣接する２つのＴＳＶがそれぞれ、テスト用配線で互いに接続される。
図６の（ａ）に示されているように、横方向に隣接する２つのＴＳＶをテスト用配線で接続した場合、第１テスト信号生成回路211から送出されたテスト信号は、第１ＴＳＶ201、第１テスト用配線401、及び第３ＴＳＶ203を通して、第２テスト結果判定回路222によって受信される。第２テスト結果判定回路222は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第１ＴＳＶ201と第３ＴＳＶ203とのいずれかに、ボイドに起因する接続不良が生じているか否かを判定することができる。一方、第２テスト信号生成回路212から送出されたテスト信号は、第４ＴＳＶ204、第２テスト用配線402、及び第２ＴＳＶ202を通して、第１テスト結果判定回路221によって受信される。第１テスト結果判定回路221は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第２ＴＳＶ202と第４ＴＳＶ204とのいずれかに、ボイドに起因する接続不良が生じているか否かを判定することができる。
図６の（ｂ）に示されているように、縦方向に隣接する２つのＴＳＶをテスト用配線で接続した場合、第１テスト信号生成回路211から送出されたテスト信号は、第１ＴＳＶ201、第３テスト用配線403、及び第２ＴＳＶ202を通して、第１テスト結果判定回路221によって受信される。第１テスト結果判定回路221は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第１ＴＳＶ201と第２ＴＳＶ202とのいずれかに、ボイドに起因する接続不良が生じているか否かを判定することができる。一方、第２テスト信号生成回路212から送出されたテスト信号は、第４ＴＳＶ204、第４テスト用配線404、及び第３ＴＳＶ203を通して、第２テスト結果判定回路222によって受信される。第２テスト結果判定回路222は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第３ＴＳＶ203と第４ＴＳＶ204とのいずれかに、ボイドに起因する接続不良が生じているか否かを判定することができる。
［第２接続テスト］
図１３は、図１２に示されている第１チップ100を第２チップ500の上に積層した後に二対のＴＳＶ131、132、531、532に対して第２接続テストを行う際の様子を示す断面図である。第１チップ100と第２チップ500とは、コア回路の機能又は構造が異なるチップであっても、コア回路の機能と構造とが同じチップであってもよい。図１３を参照するに、実施形態２によるチップの対では、図７に示されている実施形態１によるチップの対とは異なり、第２チップ500の上下が反転し、第２チップの基板501の表面が第１チップ100の基板101の表面と対向している。実施形態２によるチップ対のその他の構造は、図７に示されている実施形態１によるチップ対と同様である。それら同様な構造の詳細は、実施形態１についての説明を援用する。
図１３を更に参照するに、第１チップ100と第２チップ500との隙間では、第１チップ100の基板101の表面に第１マイクロバンプ171と第２マイクロバンプ172とが形成され、第２チップ500の基板501の表面に第３マイクロバンプ571と第４マイクロバンプ572とが形成されている。第１チップ100を第２チップ500の上に重ねたとき、第１ＴＳＶ131と第３ＴＳＶ531との間が第１マイクロバンプ171と第３マイクロバンプ571とによって接続され、第２ＴＳＶ132と第４ＴＳＶ532との間が第２マイクロバンプ172と第４マイクロバンプ572とによって接続される。それにより、４つのＴＳＶ131、132、531、532と４つのマイクロバンプ171、172、571、572とを通して、第１チップ100上に実装されたテスト信号生成回路とテスト結果判定回路とが、第２チップ500上に実装されたテスト信号生成回路とテスト結果判定回路とに接続される。この状態で、第２接続テストが行われる。
図１４は、２枚のチップ901、902を、図１３に示されているように重ねて第２接続テストを行う際の様子を示す模式図である。図１４の（ａ）は、上側のチップ901（以下、第１チップという。）における４つのＴＳＶとそれらの周辺回路とのブロック図であり、（ｂ）は、下側のチップ902（以下、第２チップという。）における４つのＴＳＶとそれらの周辺回路とのブロック図である。図４に示されている４つのＴＳＶと同様に、各チップ901、902では４つのＴＳＶ611−614、621−624が隣接し、異なる配線に接続されている。更に、第１チップ901と第２チップ902との間では、図１３に示されているとおり、４つのマイクロバンプ171、172、571、572が２つずつ連結して、各チップ901、902の法線方向で隣接する２つのＴＳＶの間を接続している。その結果、図１４の破線が示すように、第１ＴＳＶ611と第６ＴＳＶ622とが互いに接続され、第２ＴＳＶ612と第５ＴＳＶ621とが互いに接続され、第３ＴＳＶ613と第８ＴＳＶ624とが互いに接続され、第４ＴＳＶ614と第７ＴＳＶ623とが互いに接続されている。
第１チップ901は、第１テスト信号生成回路631、第２テスト信号生成回路632、第１テスト結果判定回路641、及び第２テスト結果判定回路642を含む。第２チップ902は、第３テスト信号生成回路633、第４テスト信号生成回路634、第３テスト結果判定回路643、及び第４テスト結果判定回路644を含む。各テスト信号生成回路631−634はＪＴＡＧインタフェースを通して外部からテスト信号の生成開始を指示される。各テスト信号生成回路631−634はその指示に応じてテスト信号を生成して、各テスト信号生成回路631−634に接続されたＴＳＶ611、614、621、624へ送出する。各テスト結果判定回路641−644はテスト信号のパターンを予め保持している。各テスト結果判定回路641−644は、ＪＴＡＧインタフェースを通して外部から、又は各テスト信号生成回路631−634から、テスト信号のパターンの判定開始を指示される。各テスト結果判定回路641−644はその指示に応じて、各テスト結果判定回路641−644に接続されたＴＳＶ612、613、622、623から信号を受信して、その信号のパターンがテスト信号のパターンと一致するか否かを判定する。
図１４には示されていないが、各チップ901、902には、様々な機能を持つコア回路が実装されている。各ＴＳＶ611−614、621−624はそれらのコア回路に接続されている。各チップ901、902はまた、ＢＩＳＴ回路等のテスト回路を含んでいてもよい。
第１テスト信号生成回路631から送出されたテスト信号は、第１ＴＳＶ611と第６ＴＳＶ622とを通して、第３テスト結果判定回路643によって受信される。第３テスト結果判定回路643は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第１ＴＳＶ611と第６ＴＳＶ622との間に、ＴＳＶの位置合わせにおける位置ずれ、マイクロバンプの接合不良等に起因する接続不良が生じているか否かを判定することができる。
第２テスト信号生成回路632から送出されたテスト信号は、第４ＴＳＶ614と第７ＴＳＶ623とを通して、第４テスト結果判定回路644によって受信される。第４テスト結果判定回路644は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第４ＴＳＶ614と第７ＴＳＶ623との間に、ＴＳＶの位置合わせにおける位置ずれ、マイクロバンプの接合不良等に起因する接続不良が生じているか否かを判定することができる。
第３テスト信号生成回路633から送出されたテスト信号は、第５ＴＳＶ621と第２ＴＳＶ612とを通して、第１テスト結果判定回路641によって受信される。第１テスト結果判定回路641は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第２ＴＳＶ612と第５ＴＳＶ621との間に、ＴＳＶの位置合わせにおける位置ずれ、マイクロバンプの接合不良等に起因する接続不良が生じているか否かを判定することができる。
第４テスト信号生成回路634から送出されたテスト信号は、第８ＴＳＶ624と第３ＴＳＶ613とを通して、第２テスト結果判定回路642によって受信される。第２テスト結果判定回路642は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第３ＴＳＶ613と第８ＴＳＶ624との間に、ＴＳＶの位置合わせにおける位置ずれ、マイクロバンプの接合不良等に起因する接続不良が生じているか否かを判定することができる。
以上のとおり、本発明の実施形態２による三次元集積回路では、各チップがＴＳＶの対ごとに、テスト信号生成回路とテスト結果判定回路との対を備えている。それにより、複数のチップを積層する前では、隣接する２つのＴＳＶの間をテスト用配線で接続することによって、各ＴＳＶの導通状態を検知することができる。更に、図１１に示されているように、ＴＳＶ領域12を間に挟んでテスト信号生成回路22とテスト結果判定回路23とが千鳥状に配置される結果、各テスト信号生成回路22はＴＳＶ領域12を隔てて別のテスト回路領域のテスト結果判定回路23と対峙している。従って、２枚のチップを積層する際、一方のチップの上下を反転させることによって、一方のチップのテスト信号生成回路から送出されたテスト信号を他方のチップのテスト結果判定回路に受信させることができる。その結果、チップ間でのＴＳＶの導通状態を検知することができる。こうして、複数のチップを積層する前と後との両方で、それら複数のチップ間を接続するＴＳＶを同じテスト回路によって検査することができる。その結果、そのテストの効率を向上させることができる。その上、実施形態２によるチップは、実施形態１によるチップとは異なり、スイッチ回路が不要であるので、テスト回路領域13L、13Rの面積を縮小することができる。
《変形例》
（H）図１１に示されているテスト回路領域13L、13R内の回路配置は、左右逆であってもよい。また、図１２では、テスト回路領域13L、13Rの一方に位置するテスト信号生成回路とテスト結果判定回路との１組（211、221）、（212、222）が、縦方向に隣接する２つのＴＳＶ（201、202）、（203、204）に接続されている。その他に、テスト信号生成回路とテスト結果判定回路との１組（211、221）、（212、222）が、横方向に隣接する２つのＴＳＶ（201、203）、（202、204）に接続されていてもよい。
（I）図１３では、第１チップ100の基板101の表面に形成された２つのマイクロバンプ171、172と、第２チップ500の基板501の表面に形成された２つのマイクロバンプ571、572とが互いに接続されている。その他に、第１チップ100と第２チップ500とのいずれかの基板の表面にのみマイクロバンプが形成され、そのマイクロバンプが他のチップのＴＳＶに直に接続されてもよい。
《実施形態３》
本発明の実施形態３によるチップは、実施形態１によるチップとは、ＴＳＶ領域においてＴＳＶが３列に配置されている点で異なる。その他の要素については、実施形態３によるチップは実施形態１によるチップと同様である。それら同様な要素の詳細は、実施形態１についての説明を援用する。
図１５は、実施形態３によるチップにおけるＴＳＶ領域12とテスト回路領域13との平面構造を示す模式図である。図１５を参照するに、ＴＳＶ領域12には複数のＴＳＶ21が３列に配置されている。各ＴＳＶ21の直径は数μｍである。ＴＳＶ21の間隔は数十μｍである。テスト回路領域13では、テスト信号生成回路22、テスト結果判定回路23、及びスイッチ回路24の各組が一対のＴＳＶ21に隣接している。
図１６は、ＴＳＶ領域12内で隣接する６つのＴＳＶ201−206とそれらの周辺回路とのブロック図である。図１６を参照するに、周辺回路は、第１テスト信号生成回路211、第２テスト信号生成回路212、第１テスト結果判定回路221、第２テスト結果判定回路222、第１スイッチ回路231、及び第２スイッチ回路1032を含む。各テスト信号生成回路211、212はＪＴＡＧインタフェースを通して外部からテスト信号の生成開始を指示される。第１テスト信号生成回路211はその指示に応じてテスト信号を生成して、第１スイッチ回路231へ送出する。第２テスト信号生成回路212はその指示に応じてテスト信号を生成して、第２スイッチ回路1032へ送出する。各テスト結果判定回路221、222は、ＪＴＡＧインタフェースを通して外部から、又は各テスト信号生成回路211、212から、テスト信号のパターンの判定開始を指示される。第１テスト結果判定回路221はその指示に応じて第１スイッチ回路231から信号を受信して、その信号のパターンがテスト信号のパターンと一致するか否かを判定する。第２テスト結果判定回路222は上記の指示に応じて第２スイッチ回路1032から信号を受信して、その信号のパターンがテスト信号のパターンと一致するか否かを判定する。判定結果に関する情報は、各テスト結果判定回路221、222からＪＴＡＧインタフェースを通して外部へ送られる。第１スイッチ回路231は第１テスト信号生成回路211と第１テスト結果判定回路221とをそれぞれ、第１ＴＳＶ201と第２ＴＳＶ202とのいずれかに接続する。第２スイッチ回路1032は第２テスト信号生成回路212と第２テスト結果判定回路222とをそれぞれ、第３ＴＳＶ203、第４ＴＳＶ204、第５ＴＳＶ205、及び第６ＴＳＶ206のいずれかに接続する。各スイッチ回路231、1032による接続先は、ＪＴＡＧインタフェースを通して外部から受ける指示に応じて選択される。
［第１接続テスト］
図１７は、図１６に示されている６つのＴＳＶ201−206に対して第１接続テストを行う際の様子を示す模式図である。第１接続テストでは、図５に示されているように、チップにテスト補助基板が装着される。それにより、図１７に示されているように、６つのＴＳＶ201−206のうち、縦方向又は横方向に隣接する２つのＴＳＶがそれぞれ、テスト用配線で互いに接続される。その接続のパターンは３種類である。
図１７の（ａ）は、６つのＴＳＶを第１パターンで接続した際の様子を示す模式図である。図１７の（ａ）を参照するに、第１ＴＳＶ201と第３ＴＳＶ203とは第１テスト用配線1701で接続され、第２ＴＳＶ202と第４ＴＳＶ204とは第２テスト用配線1702で接続され、第５ＴＳＶ205と第６ＴＳＶ206とは第３テスト用配線1703で接続される。その場合、第１スイッチ回路231は、第１テスト信号生成回路211を第１ＴＳＶ201に接続し、第１テスト結果判定回路221を第２ＴＳＶ202に接続する。第２スイッチ回路1032は、第１ＴＳＶ201と第３ＴＳＶ203との対に対する第１接続テストの際には第２テスト結果判定回路222を第３ＴＳＶ203に接続し、第２ＴＳＶ202と第４ＴＳＶ204との対に対する第１接続テストの際には第２テスト信号生成回路212を第４ＴＳＶ204に接続し、第５ＴＳＶ205と第６ＴＳＶ206との対に対する第１接続テストの際には、第２テスト信号生成回路212を第６ＴＳＶ206に接続し、かつ第２テスト結果判定回路222を第５ＴＳＶ205に接続する。２つのスイッチ回路231、1032の動作により、第１テスト信号生成回路211から送出されたテスト信号は、第１スイッチ回路231、第１ＴＳＶ201、第１テスト用配線1701、第３ＴＳＶ203、及び第２スイッチ回路1032を通して、第２テスト結果判定回路222によって受信される。第２テスト結果判定回路222は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第１ＴＳＶ201と第３ＴＳＶ203とのいずれかに、ボイドに起因する接続不良が生じているか否かを判定することができる。一方、第２テスト信号生成回路212から送出されたテスト信号は、第２ＴＳＶ202と第４ＴＳＶ204との対に対する第１接続テストの際には、第２スイッチ回路1032、第４ＴＳＶ204、第２テスト用配線1702、第２ＴＳＶ202、及び第１スイッチ回路231を通して、第１テスト結果判定回路221によって受信される。第１テスト結果判定回路221は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第２ＴＳＶ202と第４ＴＳＶ204とのいずれかに、ボイドに起因する接続不良が生じているか否かを判定することができる。第２テスト信号生成回路212から送出されたテスト信号は、第５ＴＳＶ205と第６ＴＳＶ206との対に対する第１接続テストの際には、第２スイッチ回路1032、第５ＴＳＶ205、第３テスト用配線1703、第６ＴＳＶ206、及び第２スイッチ回路1032を通して、第２テスト結果判定回路222によって受信される。第２テスト結果判定回路222は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第５ＴＳＶ205と第６ＴＳＶ206とのいずれかに、ボイドに起因する接続不良が生じているか否かを判定することができる。
図１７の（ｂ）は、６つのＴＳＶを第２パターンで接続した際の様子を示す模式図である。図１７の（ｂ）を参照するに、第１ＴＳＶ201と第２ＴＳＶ202とは第１テスト用配線1711で接続され、第３ＴＳＶ203と第５ＴＳＶ205とは第２テスト用配線1712で接続され、第４ＴＳＶ204と第６ＴＳＶ206とは第３テスト用配線1713で接続される。その場合、第１スイッチ回路231は、第１テスト信号生成回路211を第１ＴＳＶ201に接続し、第１テスト結果判定回路221を第２ＴＳＶ202に接続する。第２スイッチ回路1032は、第３ＴＳＶ203と第５ＴＳＶ205との対に対する第１接続テストの際には、第２テスト信号生成回路212を第３ＴＳＶ203に接続し、かつ第２テスト結果判定回路222を第５ＴＳＶ205に接続し、第４ＴＳＶ204と第６ＴＳＶ206との対に対する第１接続テストの際には、第２テスト信号生成回路212を第４ＴＳＶ204に接続し、かつ第２テスト結果判定回路222を第６ＴＳＶ206に接続する。第１スイッチ回路231の動作により、第１テスト信号生成回路211から送出されたテスト信号は、第１スイッチ回路231、第１ＴＳＶ201、第１テスト用配線1711、第２ＴＳＶ202、及び第１スイッチ回路231を通して、第１テスト結果判定回路221によって受信される。第１テスト結果判定回路221は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第１ＴＳＶ201と第２ＴＳＶ202とのいずれかに、ボイドに起因する接続不良が生じているか否かを判定することができる。一方、第２スイッチ回路1032の動作により、第２テスト信号生成回路212から送出されたテスト信号は、第３ＴＳＶ203と第５ＴＳＶ205との対に対する第１接続テストの際には、第２スイッチ回路1032、第３ＴＳＶ203、第２テスト用配線1712、第５ＴＳＶ205、及び第２スイッチ回路1032を通して、第２テスト結果判定回路222によって受信される。第２テスト結果判定回路222は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第３ＴＳＶ203と第５ＴＳＶ205とのいずれかに、ボイドに起因する接続不良が生じているか否かを判定することができる。第２テスト信号生成回路212から送出されたテスト信号は、第４ＴＳＶ204と第６ＴＳＶ206との対に対する第１接続テストの際には、第２スイッチ回路1032、第４ＴＳＶ204、第３テスト用配線1713、第６ＴＳＶ206、及び第２スイッチ回路1032を通して、第２テスト結果判定回路222によって受信される。第２テスト結果判定回路222は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第４ＴＳＶ204と第６ＴＳＶ206とのいずれかに、ボイドに起因する接続不良が生じているか否かを判定することができる。
図１７の（ｃ）は、６つのＴＳＶを第３パターンで接続した際の様子を示す模式図である。図１７の（ｃ）を参照するに、第１ＴＳＶ201と第２ＴＳＶ202とは第１テスト用配線1721で接続され、第３ＴＳＶ203と第４ＴＳＶ204とは第２テスト用配線1722で接続され、第５ＴＳＶ205と第６ＴＳＶ206とは第３テスト用配線1723で接続される。その場合、第１スイッチ回路231は、第１テスト信号生成回路211を第１ＴＳＶ201に接続し、第１テスト結果判定回路221を第２ＴＳＶ202に接続する。第２スイッチ回路1032は、第３ＴＳＶ203と第４ＴＳＶ204との対に対する第１接続テストの際には、第２テスト信号生成回路212を第４ＴＳＶ204に接続し、かつ第２テスト結果判定回路222を第３ＴＳＶ203に接続し、第５ＴＳＶ205と第６ＴＳＶ206との対に対する第１接続テストの際には、第２テスト信号生成回路212を第６ＴＳＶ206に接続し、かつ第２テスト結果判定回路222を第５ＴＳＶ205に接続する。第１スイッチ回路231の動作により、第１テスト信号生成回路211から送出されたテスト信号は、第１スイッチ回路231、第１ＴＳＶ201、第１テスト用配線1721、第２ＴＳＶ202、及び第１スイッチ回路231を通して、第１テスト結果判定回路221によって受信される。第１テスト結果判定回路221は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第１ＴＳＶ201と第２ＴＳＶ202とのいずれかに、ボイドに起因する接続不良が生じているか否かを判定することができる。一方、第２スイッチ回路1032の動作により、第２テスト信号生成回路212から送出されたテスト信号は、第３ＴＳＶ203と第４ＴＳＶ204との対に対する第１接続テストの際には、第２スイッチ回路1032、第４ＴＳＶ204、第２テスト用配線1722、第３ＴＳＶ203、及び第２スイッチ回路1032を通して、第２テスト結果判定回路222によって受信される。第２テスト結果判定回路222は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第３ＴＳＶ203と第４ＴＳＶ204とのいずれかに、ボイドに起因する接続不良が生じているか否かを判定することができる。第２テスト信号生成回路212から送出されたテスト信号は、第５ＴＳＶ205と第６ＴＳＶ206との対に対する第１接続テストの際には、第２スイッチ回路1032、第６ＴＳＶ206、第３テスト用配線1723、第５ＴＳＶ205、及び第２スイッチ回路1032を通して、第２テスト結果判定回路222によって受信される。第２テスト結果判定回路222は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第５ＴＳＶ205と第６ＴＳＶ206とのいずれかに、ボイドに起因する接続不良が生じているか否かを判定することができる。
［第２接続テスト］
実施形態３による２枚のチップは、図７に示されている実施形態１による２枚のチップ100、500と同様に積層される。特に、上側のチップ（以下、第１チップという。）と下側のチップ（以下、第２チップという。）との間では、マイクロバンプと第２チップ内の配線とにより、各チップの法線方向で隣接するＴＳＶの対が互いに接続される。
第１チップと第２チップとのそれぞれでは、図１６に示されているように、６つのＴＳＶ201−206が隣接し、それらの周辺に、２つのテスト信号生成回路211、212、２つのテスト結果判定回路221、222、及び２つのスイッチ回路231、1032が配置されている。各テスト信号生成回路211、212はＪＴＡＧインタフェースを通して外部からテスト信号の生成開始を指示される。各テスト信号生成回路211、212はその指示に応じてテスト信号を生成して、いずれかのスイッチ回路231、1032へ送出する。各テスト結果判定回路221、222はテスト信号のパターンを予め保持している。各テスト結果判定回路221、222は、ＪＴＡＧインタフェースを通して外部から、又は各テスト信号生成回路211、212から、テスト信号のパターンの判定開始を指示される。各テスト結果判定回路221、222はその指示に応じて、いずれかのスイッチ回路231、1032から信号を受信して、その信号のパターンがテスト信号のパターンと一致するか否かを判定する。
第２接続テストでは、各チップのスイッチ回路231、1032が以下のように動作する。第１チップでは、第１スイッチ回路231が第１テスト信号生成回路211を第１ＴＳＶ201に接続し、第１テスト結果判定回路221を第２ＴＳＶ202に接続する。第２スイッチ回路1032は、第３ＴＳＶ203と第２チップ500とに対する第２接続テストの際には第２テスト結果判定回路222を第３ＴＳＶ203に接続し、第４ＴＳＶ204と第２チップ500とに対する第２接続テストの際には第２テスト信号生成回路212を第４ＴＳＶ204に接続し、第５ＴＳＶ205と第２チップ500とに対する第２接続テストの際には第２テスト結果判定回路222を第５ＴＳＶ205に接続し、第６ＴＳＶ206と第２チップ500とに対する第２接続テストの際には第２テスト信号生成回路212を第６ＴＳＶ206に接続する。第２チップでは、第１スイッチ回路231が第１テスト信号生成回路211を第２ＴＳＶ202に接続し、第１テスト結果判定回路221を第１ＴＳＶ201に接続する。第２スイッチ回路1032は、第３ＴＳＶ203と第２チップ500とに対する第２接続テストの際には第２テスト信号生成回路212を第３ＴＳＶ203に接続し、第４ＴＳＶ204と第２チップ500とに対する第２接続テストの際には第２テスト結果判定回路222を第４ＴＳＶ204に接続し、第５ＴＳＶ205と第２チップ500とに対する第２接続テストの際には第２テスト信号生成回路212を第５ＴＳＶ205に接続し、第６ＴＳＶ206と第２チップ500とに対する第２接続テストの際には第２テスト結果判定回路222を第６ＴＳＶ206に接続する。
第１チップの第１テスト信号生成回路211から送出されたテスト信号は、第１チップの第１スイッチ回路231と第１ＴＳＶ201、及び、第２チップの第１スイッチ回路231を通して、第２チップの第１テスト結果判定回路221によって受信される。第１テスト結果判定回路221は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第１チップの第１ＴＳＶ201と第２チップとの間に、ＴＳＶの位置合わせにおける位置ずれ、マイクロバンプの接合不良等に起因する接続不良が生じているか否かを判定することができる。
第１チップの第２テスト信号生成回路212から送出されたテスト信号は、第１チップの第２スイッチ回路1032を通して、まず第４ＴＳＶ204へ送られ、次に第６ＴＳＶ206へ送られる。各ＴＳＶ204、206を通過したテスト信号は、第２チップの第２スイッチ回路1032を通して、第２チップの第２テスト結果判定回路222によって受信される。第２テスト結果判定回路222は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第１チップの第４ＴＳＶ204と第２チップとの間、及び第１チップの第６ＴＳＶ206と第２チップとの間に、ＴＳＶの位置合わせにおける位置ずれ、マイクロバンプの接合不良等に起因する接続不良が生じているか否かを判定することができる。
第２チップの第１テスト信号生成回路211から送出されたテスト信号は、第２チップの第１スイッチ回路231、及び第１チップの第２ＴＳＶ202と第１スイッチ回路231とを通して、第１チップの第１テスト結果判定回路221によって受信される。第１テスト結果判定回路221は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第１チップの第２ＴＳＶ202と第２チップとの間に、ＴＳＶの位置合わせにおける位置ずれ、マイクロバンプの接合不良等に起因する接続不良が生じているか否かを判定することができる。
第２チップの第２テスト信号生成回路212から送出されたテスト信号は、第２チップの第２スイッチ回路1032を通して、まず第１チップの第３ＴＳＶ203へ送られ、次に第１チップの第５ＴＳＶ205へ送られる。各ＴＳＶ203、205を通過したテスト信号は、第１チップの第２スイッチ回路1032を通して、第１チップの第２テスト結果判定回路222によって受信される。第２テスト結果判定回路222は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第１チップの第３ＴＳＶ203と第２チップとの間、及び第１チップの第５ＴＳＶ205と第２チップとの間に、ＴＳＶの位置合わせにおける位置ずれ、マイクロバンプの接合不良等に起因する接続不良が生じているか否かを判定することができる。
本発明の実施形態３による三次元集積回路では、実施形態１による三次元集積回路とは異なり、図１５に示されているように、ＴＳＶ領域12にＴＳＶ21が３列配置されている。その場合、図１６に示されているように、第２スイッチ回路1032が１組のテスト信号生成回路212とテスト結果判定回路222とを２対のＴＳＶ（203、205）、（204、206）に接続可能である。それにより、スイッチ回路が１組のテスト信号生成回路とテスト結果判定回路とを１対のＴＳＶのみに接続可能である場合よりも、テスト信号生成回路とテスト結果判定回路との数が少ないので、テスト回路領域の面積が小さく抑えられる。
本発明の実施形態３によるスイッチ回路は、実施形態１によるものと同様に、２つのＴＳＶの一方をテスト信号生成回路に接続し、他方をテスト結果判定回路に接続する。それにより、複数のチップを積層する前では、２つのＴＳＶの間を接続することによって、各ＴＳＶの導通状態を検知することができる。一方、複数のチップを積層した後では、１枚のチップのテスト信号生成回路から送出されたテスト信号を別のチップのテスト結果判定回路で受信することによって、チップ間でのＴＳＶの導通状態を検知することができる。こうして、複数のチップを積層する前と後との両方で、それら複数のチップ間を接続するＴＳＶを同じテスト回路によって検査することができる。その結果、そのテストの効率を向上させることができる。
《変形例》
（J）図１６では、ＴＳＶ領域12の左側のテスト回路領域13Lに配置されたスイッチ回路231に１列のＴＳＶ201、202が接続され、右側のテスト回路領域13Rに配置されたスイッチ回路1032に２列のＴＳＶ203−206が接続されている。逆に、ＴＳＶ領域12の右側のテスト回路領域13Rに配置されたスイッチ回路に１列のＴＳＶが接続され、左側のテスト回路領域13Lに配置されたスイッチ回路に２列のＴＳＶが接続されてもよい。更に、図１６に示されている配置と、左右を反転させた配置との両方が混在してもよい。
（K）図１６に示されている配置において、図１２に示されている配置のように、ＴＳＶ領域12の左側のテスト回路領域13Lからスイッチ回路231が除去されてもよい。その場合、第２接続テストは、図１３に示されているように下側のチップの上下を反転させて、各チップのＴＳＶ領域12の左端のＴＳＶ同士を接続した状態で行われればよい。
《実施形態４》
本発明の実施形態４によるチップは、実施形態１によるチップとは、ＴＳＶ領域においてＴＳＶが４列に配置されている点で異なる。その他の要素については、実施形態４によるチップは実施形態１によるチップと同様である。それら同様な要素の詳細は、実施形態１についての説明を援用する。
図１８は、実施形態４によるチップにおけるＴＳＶ領域12とテスト回路領域13との平面構造を示す模式図である。図１８を参照するに、ＴＳＶ領域12には複数のＴＳＶ21が４列に配置されている。各ＴＳＶ21の直径は数μｍである。ＴＳＶ21の間隔は数十μｍである。テスト回路領域13では、テスト信号生成回路22、テスト結果判定回路23、及びスイッチ回路24の各組が１つのＴＳＶ21に隣接している。
図１９は、ＴＳＶ領域12内で隣接する８つのＴＳＶ201−208とそれらの周辺回路とのブロック図である。図１９を参照するに、周辺回路は、４つのテスト信号生成回路211、212、213、214、４つのテスト結果判定回路221、222、223、224、及び４つのスイッチ回路231、232、233、234を含む。第１テスト信号生成回路211と第１テスト結果判定回路221とは第１スイッチ回路231に接続され、第２テスト信号生成回路212と第２テスト結果判定回路222とは第２スイッチ回路232に接続され、第３テスト信号生成回路213と第３テスト結果判定回路223とは第３スイッチ回路233に接続され、第４テスト信号生成回路214と第４テスト結果判定回路224とは第４スイッチ回路234に接続されている。各テスト信号生成回路211−214はＪＴＡＧインタフェースを通して外部からテスト信号の生成開始を指示される。各テスト信号生成回路211−214はその指示に応じてテスト信号を生成し、接続されたスイッチ回路231−234へ送出する。各テスト結果判定回路221−224は、ＪＴＡＧインタフェースを通して外部から、又は各テスト信号生成回路211−214から、テスト信号のパターンの判定開始を指示される。各テスト結果判定回路221−224はその指示に応じて、接続されたスイッチ回路231−234から信号を受信して、その信号のパターンがテスト信号のパターンと一致するか否かを判定する。判定結果に関する情報は、各テスト結果判定回路221−224から外部へ送られる。第１スイッチ回路231は第１ＴＳＶ201と第２ＴＳＶ202とに接続されている。第２スイッチ回路232は第７ＴＳＶ207と第８ＴＳＶ208とに接続されている。第３スイッチ回路233は第５ＴＳＶ205と第６ＴＳＶ206とに接続されている。第４スイッチ回路234は第３ＴＳＶ203と第４ＴＳＶ204とに接続されている。各スイッチ回路231−234はテスト信号生成回路とテスト結果判定回路との一対をＴＳＶの一対へ接続する。各スイッチ回路231−234による接続先は、ＪＴＡＧインタフェースを通して外部から受ける指示に応じて選択される。
［第１接続テスト］
図２０は、図１９に示されている８つのＴＳＶ201−208に対して第１接続テストを行う際の様子を示す模式図である。第１接続テストでは、図５に示されているように、チップにテスト補助基板が装着される。それにより、図２０に示されているように、８つのＴＳＶ201−208のうち、縦方向又は横方向に隣接する２つのＴＳＶがそれぞれ、テスト用配線で互いに接続される。テスト用配線による接続のパターンは、図２０の（ａ）−（ｅ）に示されているように全部で５種類ある。図２０の（ａ）は第１パターンを示す。第１パターンでは、横方向に隣接する２つのＴＳＶが接続される。図２０の（ｂ）は第２パターンを示す。第２パターンでは、８つのＴＳＶのうち、左半分の４つ201−204が縦方向に接続され、右半分の４つ205−208が横方向に接続される。図２０の（ｃ）は第３パターンを示す。第３パターンでは、８つのＴＳＶのうち、左半分の４つ201−204が横方向に接続され、右半分の４つ205−208が縦方向に接続される。図２０の（ｄ）は第４パターンを示す。第４パターンでは、縦方向に隣接する２つのＴＳＶが接続される。図２０の（ｅ）は第５パターンを示す。第５パターンでは、左端の２つのＴＳＶ201、202が接続され、真ん中の４つのＴＳＶ203−206が横方向に接続され、右端の２つのＴＳＶ207、208が接続される。
図２０の（ａ）に示されている第１パターンでは、第１ＴＳＶ201と第３ＴＳＶ203とが第１テスト用配線2001で接続され、第２ＴＳＶ202と第４ＴＳＶ204とが第２テスト用配線2002で接続され、第５ＴＳＶ205と第７ＴＳＶ207とが第３テスト用配線2003で接続され、第６ＴＳＶ206と第８ＴＳＶ208とが第４テスト用配線2004で接続される。その場合、第１スイッチ回路231は、第１テスト信号生成回路211を第１ＴＳＶ201に接続し、第１テスト結果判定回路221を第２ＴＳＶ202に接続する。第２スイッチ回路232は、第２テスト信号生成回路212を第８ＴＳＶ208に接続し、第２テスト結果判定回路222を第７ＴＳＶ207に接続する。第３スイッチ回路233は、第３テスト信号生成回路213を第５ＴＳＶ205に接続し、第３テスト結果判定回路223を第６ＴＳＶ206に接続する。第４スイッチ回路234は、第４テスト信号生成回路214を第４ＴＳＶ204に接続し、第４テスト結果判定回路224を第３ＴＳＶ203に接続する。４つのスイッチ回路231−234の動作により、第１テスト信号生成回路211から送出されたテスト信号は、第１スイッチ回路231、第１ＴＳＶ201、第１テスト用配線2001、第３ＴＳＶ203、及び第４スイッチ回路234を通して、第４テスト結果判定回路224によって受信される。第４テスト結果判定回路224は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第１ＴＳＶ201と第３ＴＳＶ203とのいずれかに、ボイドに起因する接続不良が生じているか否かを判定することができる。第２テスト信号生成回路212から送出されたテスト信号は、第２スイッチ回路232、第８ＴＳＶ208、第４テスト用配線2004、第６ＴＳＶ206、及び第３スイッチ回路233を通して、第３テスト結果判定回路223によって受信される。第３テスト結果判定回路223は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第６ＴＳＶ206と第８ＴＳＶ208とのいずれかに、ボイドに起因する接続不良が生じているか否かを判定することができる。第３テスト信号生成回路213から送出されたテスト信号は、第３スイッチ回路233、第５ＴＳＶ205、第３テスト用配線2003、第７ＴＳＶ207、及び第２スイッチ回路232を通して、第２テスト結果判定回路222によって受信される。第２テスト結果判定回路222は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第５ＴＳＶ205と第７ＴＳＶ207とのいずれかに、ボイドに起因する接続不良が生じているか否かを判定することができる。第４テスト信号生成回路214から送出されたテスト信号は、第４スイッチ回路234、第４ＴＳＶ204、第２テスト用配線2002、第２ＴＳＶ202、及び第１スイッチ回路231を通して、第１テスト結果判定回路221によって受信される。第１テスト結果判定回路221は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第２ＴＳＶ202と第４ＴＳＶ204とのいずれかに、ボイドに起因する接続不良が生じているか否かを判定することができる。
テスト用配線を他のパターンで８つのＴＳＶに接続した場合でも同様に、各スイッチ回路231−234が、隣接する２つのＴＳＶの一方をテスト信号生成回路に接続し、他方をテスト結果判定回路に接続する。それにより、８つのＴＳＶを２つずつ、テスト信号生成回路とテスト結果判定回路との対の間に接続し、それらのＴＳＶのいずれかに、ボイドに起因する接続不良が生じているか否かを判定することができる。
［第２接続テスト］
実施形態４による２枚のチップは、図７に示されている実施形態１による２枚のチップ100、500と同様に積層される。特に、上側のチップ（以下、第１チップという。）と下側のチップ（以下、第２チップという。）との間では、マイクロバンプと第２チップ内の配線とにより、各チップの法線方向で隣接するＴＳＶの対が互いに接続される。
第１チップと第２チップとのそれぞれでは、図１９に示されているように、８つのＴＳＶ201−208が隣接し、それらの周辺に、４つのテスト信号生成回路211−214、４つのテスト結果判定回路221−224、及び４つのスイッチ回路231−234が配置されている。各テスト信号生成回路211−214はＪＴＡＧインタフェースを通して外部からテスト信号の生成開始を指示される。各テスト信号生成回路211−214はその指示に応じてテスト信号を生成して、いずれかのスイッチ回路231−234へ送出する。各テスト結果判定回路221−224はテスト信号のパターンを予め保持している。各テスト結果判定回路221−224は、ＪＴＡＧインタフェースを通して外部から、又は各テスト信号生成回路211−214から、テスト信号のパターンの判定開始を指示される。各テスト結果判定回路221−224はその指示に応じて、いずれかのスイッチ回路231−234から信号を受信して、その信号のパターンがテスト信号のパターンと一致するか否かを判定する。
第２接続テストでは、各チップのスイッチ回路231−234が以下のように動作する。第１チップでは、第１スイッチ回路231が第１テスト信号生成回路211を第１ＴＳＶ201に接続し、第１テスト結果判定回路221を第２ＴＳＶ202に接続する。第２スイッチ回路232が第２テスト信号生成回路212を第８ＴＳＶ208に接続し、第２テスト結果判定回路222を第７ＴＳＶ207に接続する。第３スイッチ回路233が第３テスト信号生成回路213を第５ＴＳＶ205に接続し、第３テスト結果判定回路223を第６ＴＳＶ206に接続する。第４スイッチ回路234が第４テスト信号生成回路214を第４ＴＳＶ204に接続し、第４テスト結果判定回路224を第３ＴＳＶ203に接続する。第２チップでは、第１スイッチ回路231が第１テスト信号生成回路211を第２ＴＳＶ202に接続し、第１テスト結果判定回路221を第１ＴＳＶ201に接続する。第２スイッチ回路232が第２テスト信号生成回路212を第７ＴＳＶ207に接続し、第２テスト結果判定回路222を第８ＴＳＶ208に接続する。第３スイッチ回路233が第３テスト信号生成回路213を第６ＴＳＶ206に接続し、第３テスト結果判定回路223を第５ＴＳＶ205に接続する。第４スイッチ回路234が第４テスト信号生成回路214を第３ＴＳＶ203に接続し、第４テスト結果判定回路224を第４ＴＳＶ204に接続する。
第１チップの第１テスト信号生成回路211から送出されたテスト信号は、第１チップの第１スイッチ回路231と第１ＴＳＶ201、及び、第２チップの第１スイッチ回路231を通して、第２チップの第１テスト結果判定回路221によって受信される。第１テスト結果判定回路221は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第１チップの第１ＴＳＶ201と第２チップとの間に、ＴＳＶの位置合わせにおける位置ずれ、マイクロバンプの接合不良等に起因する接続不良が生じているか否かを判定することができる。同様に、第１チップの他のテスト信号生成回路212−214から送出されたテスト信号はそれぞれ、第１チップの第８ＴＳＶ208、第５ＴＳＶ205、及び第４ＴＳＶ204を通して第２チップのテスト結果判定回路222−224によって受信される。各テスト結果判定回路222−224が、受信された信号のパターンをテスト信号のパターンと比較することにより、第１チップの各ＴＳＶ208、205、204と第２チップとの間に接続不良が生じているか否かを判定することができる。
第２チップの第１テスト信号生成回路211から送出されたテスト信号は、第２チップの第１スイッチ回路231、及び第１チップの第２ＴＳＶ202と第１スイッチ回路231とを通して、第１チップの第１テスト結果判定回路221によって受信される。第１テスト結果判定回路221は、受信された信号のパターンをテスト信号のパターンと比較する。その比較の結果から、第１チップの第２ＴＳＶ201と第２チップとの間に、ＴＳＶの位置合わせにおける位置ずれ、マイクロバンプの接合不良等に起因する接続不良が生じているか否かを判定することができる。同様に、第２チップの他のテスト信号生成回路212−214から送出されたテスト信号はそれぞれ、第１チップの第７ＴＳＶ207、第６ＴＳＶ206、及び第３ＴＳＶ203を通して第１チップのテスト結果判定回路222−224によって受信される。各テスト結果判定回路222−224が、受信された信号のパターンをテスト信号のパターンと比較することにより、第１チップの各ＴＳＶ207、206、203と第２チップとの間に接続不良が生じているか否かを判定することができる。
本発明の実施形態４による三次元集積回路では、実施形態１による三次元集積回路とは異なり、ＴＳＶ領域にＴＳＶが４列配置されている。その場合でも、実施形態１による三次元集積回路と同様に、スイッチ回路が、２つのＴＳＶの一方をテスト信号生成回路に接続し、他方をテスト結果判定回路に接続する。それにより、複数のチップを積層する前では、２つのＴＳＶの間を接続することによって、各ＴＳＶの導通状態を検知することができる。一方、複数のチップを積層した後では、１枚のチップのテスト信号生成回路から送出されたテスト信号を別のチップのテスト結果判定回路で受信することによって、チップ間でのＴＳＶの導通状態を検知することができる。こうして、複数のチップを積層する前と後との両方で、それら複数のチップ間を接続するＴＳＶを同じテスト回路によって検査することができる。その結果、そのテストの効率を向上させることができる。
《変形例》
（L）図１９では、各スイッチ回路231−234が、縦方向に隣接する２つのＴＳＶ（201、202）、（203、204）、（205、206）に接続されている。その他に、一部又は全部のスイッチ回路231−234が、横方向に隣接する２つのＴＳＶに接続されていてもよい。
（M）図１９に示されている配置において、図１２に示されている配置のように、ＴＳＶ領域12の片側又は両側のテスト回路領域からスイッチ回路が除去されてもよい。その場合、第２接続テストは、図１３に示されているように下側のチップの上下を反転させた状態で行われればよい。
（N）図４、１６、１９に示されている配置を組み合わせることにより、ＴＳＶ領域にＴＳＶが５列以上配置されている場合にも、複数のチップを積層する前と後との両方で、それら複数のチップ間を接続するＴＳＶを同じテスト回路によって検査することができる。
《補足》
本発明は、上記の実施形態に基づき、以下のように特徴付けることもできる。
本発明の１つの観点によるチップは、積層されて三次元集積回路を構成する複数のチップのうちの１枚であって、一対の接続部、テスト信号生成回路、及びテスト結果判定回路を備えている。一対の接続部は、複数のチップの中で隣接するチップに電気的に接続されている。テスト信号生成回路は、一対の接続部の一方へテスト信号を送出する。テスト結果判定回路は、一対の接続部の他方から信号を受信し、その信号の状態に基づいて、その信号の伝送路の導通状態を検知する。
本発明の１つの観点によるチップでは、上記のとおり、一対の接続部の一方がテスト信号生成回路に接続され、他方がテスト結果判定回路に接続されている。それにより、そのチップを別のチップの上に積層する前では、一対の接続部の間を導電体で接続して直列接続を形成し、その直列接続の導通状態から各接続部の導通状態を検知する。一方、そのチップを別のチップの上に積層した後では、そのチップのテスト信号生成回路から送出されたテスト信号を別のチップのテスト結果判定回路で受信することによって、チップ間での接続部の導通状態をテストする。こうして、複数のチップを積層する前と後との両方で、それら複数のチップ間の接続部の導通状態を効率良くテストすることができる。
本発明の１つの観点によるチップは、スイッチ回路を更に備えていてもよい。スイッチ回路は、一対の接続部の一方を選択してテスト信号生成回路へ接続し、他方をテスト結果判定回路へ接続する。それにより、テスト信号生成回路とテスト結果判定回路との配置を自由に設計することができる。
本発明の１つの観点によるチップは、複数の接続部を更に備えていてもよい。それら複数の接続部の中で隣接する２つの接続部が上記の一対の接続部として構成されている。それにより、それら一対の接続部とテスト信号生成回路等との間の配線長、及び第１接続テストにおけるテスト用配線の長さを必要最小限に抑えることができる。
本発明の１つの観点による三次元集積回路において、複数のチップのうち、隣接する２枚のチップの間では、各チップの法線方向で隣接する接続部が互いに電気的に接続されていてもよい。それにより、各チップの配線の構造を簡単化することができる。
本発明の１つの観点による三次元集積回路のテスト方法では、導電体は、テスト補助基板に形成された電極であってもよい。その場合、第１チップに形成された第１接続部と第２接続部とから直列接続が形成される際、第１チップがテスト補助基板の上に重ねられることによって、その電極が第１接続部を第２接続部に接続する。このように、導電体を、テスト補助基板に形成された電極で構成することにより、第１接続部と第２接続との間を確実に接続することができる。
本発明の１つの観点による三次元集積回路のテスト方法では、第１チップに形成された第１接続部と第２接続部との直列接続が形成された際、第１チップに形成された第１スイッチ回路で、その直列接続の一端が第１テスト信号生成回路に接続されると共に、その直列接続の他端が第１テスト結果判定回路に接続されてもよい。更に、第１チップが第２チップの上に重ねられた際、第１スイッチ回路は、第１接続部を第１テスト信号生成回路に接続すると共に、第２接続部を第１テスト結果判定回路に接続し、第２チップに形成された第２スイッチ回路は、第１接続部を第２テスト結果判定回路に接続すると共に、第２接続部を第２テスト信号生成回路に接続してもよい。このように、各チップに形成されたスイッチ回路が各接続部をテスト信号生成回路又はテスト結果判定回路に接続することにより、テスト信号生成回路とテスト結果判定回路との配置を自由に設計することができる。
本発明の１つの観点による三次元集積回路の製造方法は、第１チップを第２チップの上に重ねて三次元集積回路を製造する方法であって、以下のステップを有する。まず、第１チップに、コア回路、第１テスト信号生成回路、第１テスト結果判定回路、第１接続部、及び第２接続部を形成し、第２チップに、コア回路、第２テスト信号生成回路、及び第２テスト結果判定回路を形成する。次に、第１接続部と第２接続部との間を導電体で接続して直列接続を形成し、第１テスト信号生成回路から直列接続の一端へ第１テスト信号を送出し、第１テスト結果判定回路によって直列接続の他端から第１テスト信号を受信し、第１テスト信号の状態に基づいて、直列接続の導通状態を検知する。続いて、第１チップを第２チップの上に重ねて、第１接続部と第２接続部とのそれぞれで第１チップを第２チップに電気的に接続する。その上で、第２テスト信号生成回路から第１接続部へ第２テスト信号を送出し、第１テスト結果判定回路によって第１接続部から第２テスト信号を受信し、第２テスト信号の状態に基づいて、第１接続部と第２チップとの間の導通状態を検知する。更に、第１テスト信号生成回路から第２接続部へ第３テスト信号を送出し、第２テスト結果判定回路によって第２接続部から第３テスト信号を受信し、第３テスト信号の状態に基づいて、第２接続部と第２チップとの間の導通状態を検知する。
本発明の１つの観点による三次元集積回路の製造方法は、上記のとおり、２枚のチップを積層する前では、一対の接続部の間を導電体で接続して直列接続を形成し、その直列接続の導通状態から各接続部の導通状態を検知する。一方、２枚のチップを積層した後では、一方のチップのテスト信号生成回路から送出されたテスト信号を他方のチップのテスト結果判定回路で受信することによって、チップ間での接続部の導通状態をテストする。こうして、２枚のチップを積層する前と後との両方で、それらのチップ間の接続部の導通状態を効率良くテストすることができる。
本発明は三次元集積回路の製造方法に関し、上記のとおり、複数のチップを積層する前と後とで、チップ間を接続する端子の接続テストを同じテスト回路で実施する。このように、本発明は明らかに産業上利用可能である。
12 チップのＴＳＶ領域
13 チップのテスト回路領域
14 ＪＴＡＧインタフェース
201 第１ＴＳＶ
202 第２ＴＳＶ
203 第３ＴＳＶ
204 第４ＴＳＶ
211 第１テスト信号生成回路
212 第２テスト信号生成回路
221 第１テスト結果判定回路
222 第２テスト結果判定回路
231 第１スイッチ回路
232 第２スイッチ回路

Claims (9)

  1. 積層されて三次元集積回路を構成する複数のチップのうちの１枚であって、
    前記複数のチップの中で隣接するチップに電気的に接続される一対の接続部、
    前記一対の接続部の一方へテスト信号を送出するテスト信号生成回路、及び、
    前記一対の接続部の他方から信号を受信し、前記信号の状態に基づいて、前記信号の伝送路の導通状態を検知するテスト結果判定回路、
    を備えたチップ。
  2. 前記一対の接続部の一方を選択して前記テスト信号生成回路へ接続し、他方を前記テスト結果判定回路へ接続するスイッチ回路、
    を更に備えた、請求項１に記載のチップ。
  3. 複数の接続部を更に備え、前記複数の接続部の中で隣接する２つの接続部が前記一対の接続部として構成されている、請求項１に記載のチップ。
  4. 複数のチップが積層された三次元集積回路であって、
    前記複数のチップはそれぞれ、
    前記複数のチップの中で隣接するチップに電気的に接続される一対の接続部、
    前記一対の接続部の一方へテスト信号を送出するテスト信号生成回路、及び、
    前記一対の接続部の他方から信号を受信し、前記信号の状態に基づいて、前記信号の伝送路の導通状態を検知するテスト結果判定回路、
    を備えている、三次元集積回路。
  5. 前記複数のチップのうち、隣接する２枚のチップの間では、各チップの法線方向で隣接する接続部が互いに電気的に接続されている、請求項４に記載の三次元集積回路。
  6. 第１チップを第２チップの上に重ねて構成される三次元集積回路のテスト方法であって、
    前記第１チップに形成された第１接続部と第２接続部との間を導電体で接続して、前記第１接続部と前記第２接続部との直列接続を形成するステップ、
    前記第１チップに形成された第１テスト信号生成回路から前記直列接続の一端へ第１テスト信号を送出し、前記第１チップに形成された第１テスト結果判定回路によって前記直列接続の他端から前記第１テスト信号を受信し、前記第１テスト信号の状態に基づいて前記直列接続の導通状態を検知するステップ、
    前記直列接続から前記導電体を外し、前記第１チップを前記第２チップの上に重ねて、前記第１接続部と前記第２接続部とのそれぞれで前記第１チップを前記第２チップと電気的に接続するステップ、
    前記第１テスト信号生成回路から前記第１接続部へ第２テスト信号を送出し、前記第２チップに形成された第２テスト結果判定回路によって前記第１接続部から前記第２テスト信号を受信し、前記第２テスト信号の状態に基づいて、前記第１接続部と前記第２チップとの間の導通状態を検知するステップ、及び、
    前記第２チップに形成された第２テスト信号生成回路から前記第２接続部へ第３テスト信号を送出し、前記第１テスト結果判定回路によって前記第２接続部から前記第３テスト信号を受信し、前記第３テスト信号の状態に基づいて、前記第２接続部と前記第２チップとの間の導通状態を検知するステップ、
    を有する三次元集積回路のテスト方法。
  7. 前記導電体は、テスト補助基板に形成された電極であり、前記直列接続を形成する際、前記第１チップを前記テスト補助基板の上に重ねることによって、前記電極で前記第１接続部を前記第２接続部に接続する、請求項６に記載の三次元集積回路のテスト方法。
  8. 前記直列接続を形成した際、前記第１チップに形成された第１スイッチ回路で、前記直列接続の一端を前記第１テスト信号生成回路に接続すると共に、前記直列接続の他端を前記第１テスト結果判定回路に接続し、
    前記第１チップを前記第２チップの上に重ねた際、前記第１スイッチ回路では、前記第１接続部を前記第１テスト信号生成回路に接続すると共に、前記第２接続部を前記第１テスト結果判定回路に接続し、前記第２チップに形成された第２スイッチ回路では、前記第１接続部を前記第２テスト結果判定回路に接続すると共に、前記第２接続部を前記第２テスト信号生成回路に接続する、
    請求項６に記載の三次元集積回路のテスト方法。
  9. 第１チップを第２チップの上に重ねて三次元集積回路を製造する方法であって、
    前記第１チップに、コア回路、第１テスト信号生成回路、第１テスト結果判定回路、第１接続部、及び第２接続部を形成し、前記第２チップに、コア回路、第２テスト信号生成回路、及び第２テスト結果判定回路を形成するステップ、
    前記第１接続部と前記第２接続部との間を導電体で接続して直列接続を形成し、前記第１テスト信号生成回路から前記直列接続の一端へ第１テスト信号を送出し、前記第１テスト結果判定回路によって前記直列接続の他端から前記第１テスト信号を受信し、前記第１テスト信号の状態に基づいて、前記直列接続の導通状態を検知するステップ、
    前記第１チップを前記第２チップの上に重ねて、前記第１接続部と前記第２接続部とのそれぞれで前記第１チップを前記第２チップに電気的に接続するステップ、
    前記第２テスト信号生成回路から前記第１接続部へ第２テスト信号を送出し、前記第１テスト結果判定回路によって前記第１接続部から前記第２テスト信号を受信し、前記第２テスト信号の状態に基づいて、前記第１接続部と前記第２チップとの間の導通状態を検知するステップ、及び、
    前記第１テスト信号生成回路から前記第２接続部へ第３テスト信号を送出し、前記第２テスト結果判定回路によって前記第２接続部から前記第３テスト信号を受信し、前記第３テスト信号の状態に基づいて、前記第２接続部と前記第２チップとの間の導通状態を検知するステップ、
    を有する三次元集積回路の製造方法。
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