CN117558693A - 晶圆、半导体组件及其制备方法、堆叠芯片及半导体产品 - Google Patents

晶圆、半导体组件及其制备方法、堆叠芯片及半导体产品 Download PDF

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曾令仿
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Abstract

本申请提供一种晶圆、半导体组件及其制备方法、堆叠芯片及半导体产品。晶圆包括多个阵列排布的芯片单元，芯片单元包括至少两个相同的功能区域；功能区域具有电路结构；至少两个功能区域中部分功能区域或全部功能区域的电路结构电性连接；芯片单元具有多个焊垫，焊垫与至少两个功能区域的电路结构连接，用以对至少两个功能区域进行电气引出；其中，至少两个相同的功能区域中的至少两个功能区域互为冗余。上述晶圆，通过将所述芯片单元设置为包括两个相同的功能区域，至少两个所述功能区域中部分功能区域或全部功能区域的电路结构电性连接，并且至少两个相同的功能区域中的至少两个功能区域互为冗余，有利于提高晶圆中各芯片单元的良率。

Description

晶圆、半导体组件及其制备方法、堆叠芯片及半导体产品
技术领域
本申请涉及半导体技术领域，特别涉及一种晶圆、半导体组件及其制备方法、堆叠芯片及半导体产品。
背景技术
目前，晶圆级堆叠结构受到晶圆制造或者键合过程中工艺良率的影响较大，堆叠芯片中有一层芯片功能异常将导致整个堆叠芯片损坏，使得工艺良率下降，为了解决良率问题，提高生产效率，提高堆叠芯片性能，相关技术中采用重构晶圆的方法，但是由于重构晶圆时引入有机材料使得重构晶圆工艺复杂度增加，重构后晶圆变形较大，工艺线宽增大无法满足高密度混合键合工艺需求，很难实现晶圆的多层堆叠。
发明内容
本申请实施例提供了一种晶圆，所述晶圆包括多个阵列排布的芯片单元，所述芯片单元包括至少两个相同的功能区域；所述功能区域具有电路结构；至少两个所述功能区域中部分功能区域或全部功能区域的电路结构电性连接；所述芯片单元具有多个焊垫，所述焊垫与至少两个所述功能区域的电路结构连接，用以对至少两个所述功能区域进行电气引出；其中，至少两个相同的功能区域中的至少两个功能区域互为冗余。
在一些实施例中，所述芯片单元还包括位于所述芯片单元所包括的所有功能区域在所述晶圆厚度方向上正投影以外的外围区域，多个所述焊垫中一部分位于至少两个所述功能区域，另一部分位于所述外围区域；其中，至少部分位于所述外围区域的焊垫与至少部分位于至少两个所述功能区域的焊垫对应互为备用连接端；或，
多个所述焊垫全部位于至少两个所述功能区域；或，
所述芯片单元还包括位于所述芯片单元所包括的所有功能区域在所述晶圆厚度方向上正投影之外的外围区域，多个所述焊垫全部位于所述外围区域。
在一些实施例中，至少两个相同的功能区域互为冗余。
在一些实施例中，所述晶圆具有相互背离的两个表面，多个所述焊垫自所述两个表面中的至少一个表面外露，所述晶圆还包括一个或多个通孔结构，所述通孔结构中填充有导电材料，所述一个或多个通孔结构中至少部分通孔结构与至少部分焊垫对应连接，以将对应的焊垫引出至与焊垫外露表面相背离的另一表面。
本申请实施例另提供了一种半导体组件，其包括：
第一晶圆，所述第一晶圆包括多个阵列排布的第一芯片单元，所述第一芯片单元包括至少两个相同的第一功能区域；所述第一功能区域具有电路结构；至少两个所述第一功能区域中部分第一功能区域或全部第一功能区域的电路结构电性连接；所述第一芯片单元具有多个焊垫，所述第一芯片单元的焊垫与至少两个所述第一功能区域的电路结构连接，用以对至少两个所述第一功能区域进行电气引出；其中，至少两个相同的第一功能区域中的至少两个第一功能区域互为冗余；
第二晶圆，所述第二晶圆包括多个阵列排布的第二芯片单元，所述第二芯片单元包括至少两个相同的第二功能区域；所述第二功能区域具有电路结构；至少两个所述第二功能区域中部分第二功能区域或全部第二功能区域的电路结构电性连接；所述第二芯片单元具有多个焊垫，所述第二芯片单元的焊垫与至少两个所述第二功能区域的电路结构连接，用以对至少两个所述第二功能区域进行电气引出；其中，至少两个相同的第二功能区域中的至少两个第二功能区域互为冗余；
其中，所述第二晶圆与所述第一晶圆对应堆叠键合设置，多个所述第一芯片单元与多个所述第二芯片单元分别对应键合，所述第一芯片单元与对应的所述第二芯片单元形成堆叠芯片单元。
在一些实施例中，在所述第一晶圆中，所述第一芯片单元还包括位于所述第一芯片单元所包括的所有第一功能区域在所述第一晶圆厚度方向上正投影以外的第一外围区域，多个所述焊垫中一部分位于至少两个所述第一功能区域，另一部分位于所述第一外围区域；其中，至少部分位于所述第一外围区域的焊垫与至少部分位于至少两个所述第一功能区域的焊垫对应互为备用连接端；
在所述第二晶圆中，所述第二芯片单元还包括位于所述第二芯片单元所包括的所有第二功能区域在所述第二晶圆厚度方向上正投影以外的第二外围区域，多个所述焊垫中一部分位于至少两个所述第二功能区域，另一部分位于所述第二外围区域；其中，至少部分位于所述第二外围区域的焊垫与至少部分位于至少两个所述第二功能区域的焊垫对应互为备用连接端。
在一些实施例中，至少两个相同的第一功能区域互为冗余；至少两个相同的第二功能区互为冗余。
在一些实施例中，所述第一晶圆具有相互背离的第一表面和第二表面，所述第一晶圆的焊垫多个所述焊垫中至少部分自所述第一表面外露，所述第一晶圆还包括一个或多个通孔结构，所述第一晶圆的通孔结构中填充有导电材料，所述第一晶圆的至少部分通孔结构与至少部分自所述第一表面外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面。
在一些实施例中，所述第二晶圆具有相互背离的第三表面和第四表面，所述第二晶圆的焊垫多个所述焊垫中至少部分自所述第三表面外露，所述第二晶圆还包括一个或多个通孔结构，所述第二晶圆的通孔结构中填充有导电材料，所述第二晶圆的至少部分通孔结构与至少部分自所述第三表面外露的焊垫对应连接，以将对应的焊垫引出至所述第四表面。
在一些实施例中，所述第一晶圆具有相互背离的第一表面和第二表面，所述第一晶圆的焊垫多个所述焊垫中至少部分自所述第一表面外露，所述第二晶圆具有相互背离的第三表面和第四表面，所述第二晶圆的焊垫多个所述焊垫中至少部分自所述第三表面外露，所述第一晶圆的第一表面朝向所述第二晶圆的第三表面；所述第一晶圆中设置有一个或多个通孔结构，所述通孔结构中填充有导电材料；
其中，所述第一晶圆的至少部分通孔结构与至少部分自所述第一表面外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面，或，
所述第一晶圆的至少部分通孔结构与至少部分自所述第三表面外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面；或，
所述第一晶圆的部分通孔结构与至少部分自第一表面外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面，所述第一晶圆的部分通孔结构与至少部分自所述第三表面外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面。
在一些实施例中，所述半导体组件还包括位于所述第一晶圆背离所述第二晶圆一侧的第一布线层，所述第一布线层包括多个第一外接端；所述多个第一外接端中部分与所述第一晶圆的至少部分焊垫电性连接，另一部分与所述第二晶圆的至少部分焊垫电性连接，或者，所述多个第一外接端与所述第一晶圆的至少部分焊垫电性连接，或者所述多个第一外接端与所述第二晶圆的至少部分焊垫电性连接；其中，至少部分第一外接端与对应的焊垫通过通孔结构连接；
其中，所述第一外接端作为测试端子，并且所述第一外接端还作为引出端子及修复连线中的一种或两种。
在一些实施例中，所述半导体组件还包括位于所述第二晶圆背离所述第一晶圆一侧的第二布线层，所述第二布线层包括多个第二外接端，所述多个第二外接端中部分与所述第二晶圆的至少部分焊垫电性连接，另一部分与所述第一晶圆的至少部分焊垫电性连接，或者，所述多个第二外接端与所述第二晶圆的至少部分焊垫电性连接，或者所述多个第二外接端与所述第一晶圆的至少部分焊垫电性连接；其中，至少部分第二外接端与对应的焊垫通过通孔结构连接；其中，所述第二外接端作为测试端子，并且所述第二外接端还作为引出端子及修复连线中的一种或两种；和/或，
所述半导体组件还包括位于所述第一布线层背离所述第二晶圆一侧的第三布线层，所述第三布线层具有一个或多个第三外接端，至少部分第三外接端与至少部分第一外接端连接；其中，所述第三外接端作为修复连线或者引出端子，或者同时作为修复连线和引出端子。
在一些实施例中，位于所述第一外围区域且自所述第一表面外露的至少部分焊垫，与所述第一外围区域所对应的第二外围区域中自所述第三表面外露的至少部分焊垫错开设置。
在一些实施例中，所述半导体组件包括第三晶圆，所述第三晶圆堆叠至所述第二晶圆背离所述第一晶圆的一侧，或所述第三晶圆堆叠至所述第一晶圆背离所述第二晶圆的一侧。
本申请实施例另提供了一种半导体组件的制备方法，其包括：
提供第一晶圆，所述第一晶圆包括多个阵列排布的第一芯片单元，所述第一芯片单元包括至少两个相同的第一功能区域；所述第一功能区域具有电路结构；至少两个所述第一功能区域中部分第一功能区域或全部第一功能区域的电路结构电性连接；所述第一芯片单元具有多个焊垫，所述第一芯片单元的焊垫与至少两个所述第一功能区域的电路结构连接，用以对至少两个所述第一功能区域进行电气引出；其中，至少两个相同的第一功能区域中的至少两个第一功能区域互为冗余；
提供第二晶圆，所述第二晶圆包括多个阵列排布的第二芯片单元，所述第二芯片单元包括至少两个相同的第二功能区域；所述第二功能区域具有电路结构；至少两个所述第二功能区域中部分第二功能区域或全部第二功能区域的电路结构电性连接；所述第二芯片单元具有多个焊垫，所述第二芯片单元的焊垫与至少两个所述第二功能区域的电路结构连接，用以对至少两个所述第二功能区域进行电气引出；其中，至少两个相同的第二功能区域中的至少两个第二功能区域互为冗余；
将所述第二晶圆与所述第一晶圆对应堆叠键合；其中，多个所述第一芯片单元与多个所述第二芯片单元分别对应键合，所述第一芯片单元与对应的所述第二芯片单元形成堆叠芯片单元。
在一些实施例中，在将所述第二晶圆与所述第一晶圆对应堆叠键合前，对所述第一晶圆和第二晶圆中的至少一个进行电性测试，获取对应晶圆的键合前检测数据，所述键合前检测数据包括键合前功能异常的功能区域信息；
在将所述第二晶圆与所述第一晶圆对应堆叠键合后，对所述键合后的所述第一晶圆和第二晶圆进行电性检测，并获取键合后检测数据，所述键合后检测数据包括键合后功能异常的功能区域信息。
在一些实施例中，根据所述键合前检测数据和所述键合后检测数据，进行链路修复设置。
在一些实施例中，所述链路修复设置包括：对堆叠的所述第一晶圆和所述第二晶圆进行再布线，形成与功能正常的功能区域对应连接的布线层。
在一些实施例中，所述第一晶圆具有相互背离的第一表面和第二表面，所述第一晶圆的焊垫多个所述焊垫中至少部分自所述第一表面外露，在所述第二晶圆与所述第一晶圆对应堆叠键合之前和/或在所述第二晶圆与所述第一晶圆对应堆叠键合之后，所述方法包括：
在所述第一晶圆中形成一个或多个通孔结构，并在第一晶圆的一个或多个所述通孔结构中填充导电材料；
所述第一晶圆的至少部分通孔结构与至少部分自所述第一表面外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面。
在一些实施例中，所述第二晶圆具有相互背离的第三表面和第四表面，所述第二晶圆的焊垫多个所述焊垫中至少部分自所述第三表面外露，在所述第二晶圆与所述第一晶圆对应堆叠键合之前和/或在所述第二晶圆与所述第一晶圆对应堆叠键合之后，所述方法包括：
在所述第二晶圆中形成一个或多个通孔结构，并在第二晶圆的一个或多个通孔结构中填充有导电材料，所述第二晶圆的至少部分通孔结构与至少部分自所述第三表面外露的焊垫对应连接，以将对应的焊垫引出至所述第四表面。
在一些实施例中，所述第一晶圆具有相互背离的第一表面和第二表面，所述第一晶圆的焊垫多个所述焊垫中至少部分自所述第一表面外露，所述第二晶圆具有相互背离的第三表面和第四表面，所述第二晶圆的焊垫多个所述焊垫中至少部分自所述第三表面外露，所述第一晶圆的第一表面朝向所述第二晶圆的第三表面；在所述第二晶圆与所述第一晶圆对应堆叠键合之前和/或在所述第二晶圆与所述第一晶圆对应堆叠键合之后，所述方法包括：
在所述第一晶圆中形成一个或多个通孔结构，并在第一晶圆的一个或多个所述通孔结构中填充导电材料；
其中，所述第一晶圆的至少部分通孔结构与至少部分自所述第一表面外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面，或，
所述第一晶圆的至少部分通孔结构与至少部分自所述第三表面外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面；或，
所述第一晶圆的部分通孔结构与至少部分自第一表面外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面，所述第一晶圆的部分通孔结构与至少部分自所述第三表面外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面。
在一些实施例中，所述对堆叠的所述第一晶圆和所述第二晶圆进行再布线包括：
在所述第一晶圆背离所述第二晶圆一侧形成第一布线层；所述第一布线层包括多个第一外接端；所述多个第一外接端中部分与所述第一晶圆的至少部分焊垫电性连接，另一部分与所述第二晶圆的至少部分焊垫电性连接，或者，所述多个第一外接端与所述第一晶圆的至少部分焊垫电性连接，或者所述多个第一外接端与所述第二晶圆的至少部分焊垫电性连接；其中，至少部分第一外接端与对应的焊垫通过通孔结构连接；所述第一外接端作为测试端子，并且所述第一外接端还作为引出端子及修复连线中的一种或两种。
在一些实施例中，所在形成第一布线层之后，所述半导体组件的制备方法还包括：
在所述第二晶圆背离所述第一晶圆一侧形成第二布线层，所述第二布线层包括多个第二外接端，所述多个第二外接端中部分与所述第二晶圆的至少部分焊垫电性连接，另一部分与所述第一晶圆的至少部分焊垫电性连接，或者，所述多个第二外接端与所述第二晶圆的至少部分焊垫电性连接，或者所述多个第二外接端与所述第一晶圆的至少部分焊垫电性连接；其中，至少部分第二外接端与对应的焊垫通过通孔结构连接其中，所述第二外接端作为测试端子，并且所述第二外接端还作为引出端子及修复连线中的一种或两种；和/或，
在所述第一布线层背离所述第二晶圆一侧的第三布线层，所述第三布线层具有一个或多个第三外接端，至少部分第三外接端与至少部分第一外接端连接；其中，所述第三外接端作为修复连线或者引出端子，或者同时作为修复连线和引出端子；所述第三外接端作为修复连线或者引出端子，或者同时作为修复连线和引出端子。
在一些实施例中，所述电性测试包括电压测试、电流测试和时序测试中的一种或多种。
在一些实施例中，在将所述第二晶圆与所述第一晶圆对应堆叠键合后，所述方法还包括：
堆叠第三晶圆，所述第三晶圆堆叠至所述第二晶圆背离所述第一晶圆的一侧，或所述第三晶圆堆叠至所述第一晶圆背离所述第二晶圆的一侧。
本申请实施例另提供了一种堆叠芯片，所述堆叠芯片通过对如上所述的半导体组件加工后得到。
本申请实施例另提供了一种半导体产品，其包括如上所述的堆叠芯片。
本申请实施例所达到的主要技术效果是：
本申请实施例提供的晶圆、半导体组件及其制备方法、堆叠芯片、半导体产品，通过将所述芯片单元设置为包括两个相同的功能区域，至少两个所述功能区域中部分功能区域或全部功能区域的电路结构电性连接，并且至少两个相同的功能区域中的至少两个功能区域互为冗余，有利于提高晶圆中各芯片单元的良率，有利于实现晶圆堆叠键合，有利于提高堆叠互连密度(比如互连线的密度)，有利于提高晶圆堆叠键合所形成的半导体组件中各堆叠芯片单元的良率，即有利于提高堆叠芯片及相应半导体产品的良率及生产效率。
附图说明
图1是本申请一示例性实施例提供的一种第一晶圆的俯视图；
图2是本申请一示例性实施例提供的一种第一晶圆的部分剖视图；
图3是本申请一示例性实施例提供的一种第一晶圆的部分俯视图；
图4是本申请一示例性实施例提供的一种第一芯片单元的部分剖视图；
图5是本申请一示例性实施例提供的一种第二晶圆的俯视图；
图6是本申请一示例性实施例提供的一种第二晶圆的部分剖视图；
图7是本申请一示例性实施例提供的一种第二芯片单元的部分剖视图；
图8是本申请一示例性实施例提供的一种半导体组件的制备方法的流程图；
图9至图11是本申请一示例性实施例提供的一种半导体组件的制备工艺图；
图12是本申请一示例性实施例提供的另一种半导体组件的制备方法的流程图；
图13是本申请一示例性实施例提供的一种半导体组件的部分剖视图；
图14是本申请一示例性实施例提供的另一种半导体组件的部分剖视图；
图15是本申请一示例性实施例提供的又一种半导体组件的部分剖视图；
图16是本申请一示例性实施例提供的又一种半导体组件的部分剖视图；
图17是本申请一示例性实施例提供的一种堆叠芯片的部分剖视图；
图18是本申请一示例性实施例提供的另一种堆叠芯片的部分剖视图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施例并不代表与本申请相一致的所有实施例。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
应当理解，尽管在本申请可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本申请范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。
下面结合附图1至图18，对本申请的一些实施例作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
请参照图1，并在必要时结合图2至图7所示，本申请实施例提供了一种晶圆。所述晶圆包括多个阵列排布的芯片单元，所述芯片单元包括至少两个相同的功能区域；所述功能区域具有电路结构；至少两个所述功能区域中部分功能区域或全部功能区域的电路结构电性连接；所述芯片单元具有多个焊垫，所述焊垫与至少两个所述功能区域的电路结构连接，用以对至少两个所述功能区域进行电气引出；其中，至少两个相同的功能区域中的至少两个功能区域互为冗余。
这里相邻的两个功能区域之间间隔设置。二者可通过互连线相连。
比如图1至图4所示的第一晶圆10。所述第一晶圆10包括多个阵列排布的第一芯片单元101，所述第一芯片单元101包括至少两个相同的第一功能区域110。所述第一功能区域110具有电路结构(未示出)；至少两个所述第一功能区域110中部分第一功能区域110或全部第一功能区域110的电路结构电性连接。所述第一芯片单元101具有多个焊垫，比如焊垫111、1201，所述第一芯片单元101的焊垫111、1201与至少两个所述第一功能区域110的电路结构连接，用以对至少两个所述第一功能区域110进行电气引出；其中，至少两个相同的第一功能区域110中的至少两个第一功能区域110互为冗余。
至少两个功能区域互为冗余，使得其中一个功能区域有问题或异常的情况下，另一个与之互为冗余的功能区域正常的话，相应芯片单元所对应的部分仍能够正常工作。并且，在功能区域都没有问题的情况，相应芯片单元中各功能区域互连，还能够提高芯片单元的工作效率，比如功能区域的功能包括但不限于计算功能、存储功能、电路连接功能等芯片所能实现的一种或多种功能。
至少两个相同的功能区域之间可以依序串联，也可以任意相邻的两个功能区域之间均相连，比如如图3所示的第一功能区域1101、1102、1103、1104等功能区域之间的连接，如此在1102出现异常时，1103依旧可以通过1104与1101相连。当然，各功能区域还可以采用其它方式互连。
至少两个相同的功能区域中，同样的电路节点或者同样的焊垫可以通过共同的外接端引出，也可以分别通过不同的外接端引出。
该第一晶圆10中，相邻的两个第一功能区域110之间间隔设置。二者可通过互连线102相连。
在一些实施例中，所述芯片单元还包括位于所述芯片单元所包括的所有功能区域在所述晶圆厚度方向上正投影以外的外围区域，多个所述焊垫中一部分位于至少两个所述功能区域，另一部分位于所述外围区域；其中，至少部分位于所述外围区域的焊垫与至少部分位于至少两个所述功能区域的焊垫对应互为备用连接端。
同样以第一晶圆10为例，在所述第一晶圆10中，所述第一芯片单元还包括位于所述第一芯片单元所包括的所有第一功能区域110在所述第一晶圆10厚度方向上正投影以外的第一外围区域120，多个所述焊垫111、1201中一部分(比如焊垫111)位于至少两个所述第一功能区域110，另一部分(比如焊垫1201)位于所述第一外围区域120；其中，至少部分位于所述第一外围区域120的焊垫1201与至少部分位于至少两个所述第一功能区域110的焊垫111对应互为备用连接端。互为备用连接端的两个焊垫1201、111连接于电路结构的同一节点处，以在其中一个焊垫不便使用或者出现断路等情况时，采用备用连接端，进一步有利于提高第一晶圆以及相关产品的良率。其中，互为备用的连接端，可以以其中任一个作为主连接端(即主焊垫)，另一个作为备用连接端(即备用焊垫)，具体可以根据需要选定主连接端和备用连接端。
需要说明的是，如图3所示，相邻两个第一芯片单元101之间的第一外围区域可以设置两排焊垫1201，分别与靠近的第一功能区域110相对应连接。当然，在其它一些实施例中，相邻两个第一芯片单元之间的第一外围区域也可以设置一排焊垫，相邻的两个第一芯片单元可以分别连接其中的一部分，也可以共用其中的一部分或者全部焊垫。相应地，相邻的两个第一芯片单元二者之间的第一外围区域共用。
需要说明的是，在另一个实施例中，多个所述焊垫全部位于至少两个所述功能区域。在又一些实施例中，所述芯片单元还包括位于所述芯片单元所包括的所有功能区域在所述晶圆厚度方向上正投影之外的外围区域，多个所述焊垫全部位于所述外围区域。
在一些实施例中，所述晶圆具有相互背离的两个表面，多个所述焊垫自所述两个表面中的至少一个表面外露，所述晶圆还包括一个或多个通孔结构，所述通孔结构中填充有导电材料，所述一个或多个通孔结构中至少部分通孔结构与至少部分焊垫对应连接，以将对应的焊垫引出至与焊垫外露表面相背离的另一表面。
在一些实施例中，可以有部分通孔结构与焊垫对应连接，另一部分贯穿晶圆的相互背离的两个表面，用以后续与其它结构(比如堆叠的另一晶圆)进行电性连接。当然，在另一些实施例中，多个通孔结构的，多个通孔结构可全部与焊垫对应连接。
同样以第一晶圆10为例，所述第一晶圆10具有相互背离的第一表面1001和第二表面1002，所述第一晶圆10的焊垫多个所述焊垫中自所述第一表面1001外露，所述第一晶圆10还包括一个或多个通孔结构，比如通孔结构121、122、123，所述第一晶圆10的通孔结构121、122、123中填充有导电材料。所述第一晶圆10的一部分通孔结构121与至少部分自所述第一表面1001外露的焊垫1201对应连接，以将对应的焊垫1201引出至所述第二表面1002。
在其它一些实施例中，第一晶圆的多个焊垫也可以一部分子第一表面外露，一部分自第二表面外露。
在一些实施例中，第一晶圆10的多个通孔结构的，可以有部分通孔结构与焊垫对应连接，比如通孔结构121，另一部分贯穿晶圆的相互背离的第一表面1001和第二表面1002，比如通孔结构123，用以后续与其它结构(比如堆叠的另一晶圆)进行电性连接。当然，在另一些实施例中，还可有一部分通孔结构122可与功能区域内的电路结构连接(比如内部的有源区、或者内部电路结构的连接点)，即该通孔结构并不贯穿第一表面和第二表面，也不直接接触位于第一表面的焊垫。此外，在另一些实施例中，多个通孔结构的，多个通孔结构可全部与焊垫对应连接。
需要说明的是，请结合图5至图7所示，第二晶圆20的结构与第一晶圆10的结构类似。
请参照图15，并在必要时结合本申请其它附图所示，本申请另提供一种半导体组件。比如图15所示的半导体组件4000，其包括第一晶圆10及第二晶圆20。
所述第一晶圆10包括多个阵列排布的第一芯片单元101，所述第一芯片单元101包括至少两个相同的第一功能区域110；所述第一功能区域110具有电路结构；至少两个所述第一功能区域110中部分第一功能区域110或全部第一功能区域110的电路结构电性连接；所述第一芯片单元101具有多个焊垫，所述第一芯片单元101的焊垫与至少两个所述第一功能区域110的电路结构连接，用以对至少两个所述第一功能区域110进行电气引出；其中，至少两个相同的第一功能区域110中的至少两个第一功能区域110互为冗余。
所述第二晶圆20包括多个阵列排布的第二芯片单元201，所述第二芯片单元201包括至少两个相同的第二功能区域210；所述第二功能区域210具有电路结构；至少两个所述第二功能区域210中部分第二功能区域210或全部第二功能区域210的电路结构电性连接。所述第二芯片单元201具有多个焊垫，比如焊垫211、2201，所述第二芯片单元201的焊垫211、2201与至少两个所述第二功能区域210的电路结构连接，用以对至少两个所述第二功能区域210进行电气引出；其中，至少两个相同的第二功能区域210中的至少两个第二功能区域互为冗余。
所述第二晶圆20与所述第一晶圆10对应堆叠键合设置，多个所述第一芯片单元101与多个所述第二芯片单元201分别对应键合，所述第一芯片单元101与对应的所述第二芯片单元201形成堆叠芯片单元。
需要说明的是，这里第一晶圆10和第二晶圆20均有冗余功能区。在另一些半导体组件中，也可第一晶圆或第二晶圆设置为上述结构。即第一晶圆或第二晶圆中一个设有冗余功能区。
在一些实施例中，在所述第一晶圆10中，所述第一芯片单元101还包括位于所述第一芯片单元101所包括的所有第一功能区域110在所述第一晶圆10厚度方向上正投影以外的第一外围区域120，多个所述焊垫111、1201中一部分位于至少两个所述第一功能区域110，比如焊垫111，另一部分位于所述第一外围区域120，比如焊垫1201。其中，至少部分位于所述第一外围区域120的焊垫1201与至少部分位于至少两个所述第一功能区域110的焊垫111对应互为备用连接端。
比如，如图2所示，每一第一芯片单元101的第一功能区域110外围均包括第一外围区域120。
在其它一些实施例中，第一晶圆10中焊垫的具体位置还可参照上述关于晶圆的实施方式中的相关描述，此处不予以赘述。
在所述第二晶圆20中，所述第二芯片单元201还包括位于所述第二芯片单元201所包括的所有第二功能区域210在所述第二晶圆20厚度方向上正投影以外的第二外围区域220，多个所述焊垫211、2201中一部分位于至少两个所述第二功能区域210，比如焊垫211，另一部分位于所述第二外围区域220，比如焊垫2201；其中，至少部分位于所述第二外围区域220的焊垫2201与至少部分位于至少两个所述第二功能区域210的焊垫211对应互为备用连接端。
比如图6和图7所示，每一第二芯片单元201的第二功能区域210外围均包括第二外围区域220。
在其它一些实施例中，第二晶圆20中焊垫的具体位置还可类似第一晶圆所述的位于其它位置。
需要说明的是，第一晶圆中，多个焊垫也可全部位于至少两个所述第一功能区域，或者，多个所述焊垫全部位于所述第一外围区域。对于多个焊垫均位于至少两个第一功能区域的，多个焊垫可以有部分焊垫作为备用焊垫，部分焊垫作为主焊垫，备用焊垫可在主焊垫有问题时通过通孔结构引出，以实现对应第一功能区域正常引出。
类似的，第二晶圆中，多个焊垫也可全部位于至少两个所述第二功能区域，或者，多个所述焊垫全部位于所述第二外围区域220。对于多个焊垫均位于至少两个第二功能区域的，多个焊垫可以有部分焊垫作为备用焊垫，部分焊垫作为主焊垫，备用焊垫可在主焊垫有问题时通过通孔结构引出，以实现对应第二功能区域正常引出。
在一些实施例中，所述第一晶圆10具有相互背离的第一表面1001和第二表面1002，所述第一晶圆10的多个所述焊垫111、1201自所述第一表面1001外露，所述第一晶圆10还包括一个或多个通孔结构，比如通孔结构121、122、123，所述第一晶圆10的通孔结构中填充有导电材料。
所述第二晶圆20具有相互背离的第三表面2001和第四表面2002，所述第二晶圆20的多个所述焊垫211、2201自所述第三表面2001外露，所述第一晶圆10的第一表面1001朝向所述第二晶圆20的第三表面2001。
当然，在其它一些实施例中，多个焊垫也可能一部分子第三表面外露，另一部分自第四表面外露。
所述第一晶圆10的部分通孔结构与至少部分自第一表面1001外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面1002，所述第一晶圆10的部分通孔结构与至少部分自所述第三表面2001外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面1002。
具体的，如图15所示，在一些实施例中，所述第一晶圆10的通孔结构121与部分自所述第一表面1001外露的焊垫1201对应连接，以将对应的焊垫1201引出至所述第二表面1002。所述第一晶圆10的通孔结构123与部分自所述第三表面2001外露的焊垫2201对应连接，以将对应的焊垫引出至所述第二表面1002。
需要说明的是，第一芯片单元101与对应的第二芯片单元201形成的堆叠芯片单元中，第一功能区域110和第二功能区域210分别对应，第一外围区域120和第二外围区域220也分别对应。位于第一功能区域110且自第一表面1001外露的焊垫111，具体可与对应的位于第二功能区域210且自第三表面2001外露的焊垫211分别对应连接。而位于第一外围区域120且自第一表面1001外露的焊垫1201，具体可与第一外围区域120对应的第二外围区域120中自第三表面2001外露的焊垫2201错开设置。如此，可以在需要时，分别对第一晶圆10、第二晶圆20中对于第一外围区域120的焊垫1201、第二外围区域220的焊垫2201分别引出。比如，第二功能区域210的焊垫211出问题时，可通过相应第二外围区域220中与该焊垫211互为备用的焊垫2201引出。具体地，备用的焊垫2201可通过第一晶圆中的通孔结构123引至第二表面1002。
在另一些实施例中，所述第一晶圆10的通孔结构与至少部分自所述第一表面1001外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面1002。而第二晶圆20通过焊垫与第一晶圆10中对应的焊垫实现互连。比如，第二晶圆20的第二外围区域不设置焊垫，或者所设置的焊垫与第一外围区域的焊垫位置对齐。类似的，比如，第一晶圆10的第一外围区域不设置焊垫，或者所设置的焊垫与第二外围区域的焊垫位置对齐。
需要说明的是，对于第二功能区域不设置焊垫，且第二外围区域设置焊垫，且第二外围区域所设置的焊垫中有一部分为备用焊垫的，备用焊垫应与对应的第一外围区域的焊垫错开设置。类似的，对于第一功能区域不设置焊垫，且第一外围区域设置焊垫，且第一外围区域所设置的焊垫中有一部分为备用焊垫的，备用焊垫应与对应的第二外围区域的焊垫错开设置。
在又一些实施例中，所述第二晶圆20设置通孔结构221，至少部分通孔结构221与至少部分自所述第三表面2001外露的焊垫2201对应连接，以将对应的焊垫引出至所述第四表面2002，比如图14所示的半导体组件3000。
如图13、图14、图15所示的半导体组件2000、3000、4000，在一些实施例中，所述半导体组件还包括位于所述第一晶圆10背离所述第二晶圆20一侧的第一布线层130。所述第一布线层130包括介电层132以及贯穿所述介电层132的多个第一外接端131。
在一些实施例中，所述多个第一外接端131中部分与所述第一晶圆10的至少部分焊垫(比如焊垫1201)电性连接，另一部分与所述第二晶圆20的至少部分焊垫(比如焊垫2201)电性连接。当然，也可以有些第一外接端131，一个第一外接端同时连接焊垫1201和焊垫2201。
在另一些实施例中，所述多个第一外接端131与所述第一晶圆10的至少部分焊垫比如焊垫2201电性连接，而不与第二晶圆的焊垫连接。或者所述多个第一外接端131与所述第二晶圆20的至少部分焊垫电性连接，二不与第一晶圆的焊垫连接；其中，至少部分第一外接端131与对应的焊垫通过通孔结构连接。
这里介电层132可以是氮化硅、氧化硅等材料。即使后续对于具有布线层的晶圆进行进一步晶圆堆叠键合时，也能够使得晶圆键合更容易实现。
这里第一外接端131可以具体可以通过通孔结构121、122、123与对应的焊垫进行连接。其中，该第一外接端131可在测试时作为测试端子，并且所述第一外接端还作为引出端子及修复连线中的一种或两种。
比如，在第一布线层130作为最外侧布线结构时，该第一外接端131还可以为引出端子。当然，部分第一外接端131也可以是修复连线，以对异常的芯片单元进行修复，比如第一芯片单元作为主连接端的焊垫，和对应的第二芯片单元作为主连接端的焊垫在键合出现问题的，可以通过通孔结构将两个主连接端的备用连接端分别引入第二表面1002，进而通过第一外接端131将该两个备用连接端对应的通孔结构连接。
在一些实施例中，半导体组件可包括位于第一布线层130背离第一晶圆10一侧的第三布线层140。该第三布线层140具有介电层143及贯穿于该介电层143的第三外接端141。该第三外接端141可以是多个，这多个第三外接端可以分别与部分第一外接端131连接，或者分别与所有第一外接端131连接。第三外接端141可以通过贯穿部分介电层143的垂直连接结构142(比如通孔结构)实现连接。
所述第三外接端141作为修复连线或者引出端子，或者同时作为修复连线和引出端子。比如，如图15所示，第三外接端1411可作为修复相邻两个功能区域中第一外接端的修复连线。
需要说明的是，在另一些实施例中，对于第二晶圆中设置有通孔结构，或者第二晶圆的第四表面具有焊垫的，所述半导体组件还可包括位于所述第二晶圆20背离所述第一晶圆10一侧的第二布线层(未示意出)，所述第二布线层包括多个第二外接端，所述多个第二外接端中部分与所述第二晶圆20的至少部分焊垫电性连接，另一部分与所述第一晶圆10的至少部分焊垫电性连接，或者，所述多个第二外接端与所述第二晶圆20的至少部分焊垫电性连接，或者所述多个第二外接端与所述第一晶圆10的至少部分焊垫电性连接；其中，至少部分第二外接端与对应的焊垫通过通孔结构连接。类似第一外接端，该第二外接端作为测试端子，并且所述第二外接端还作为引出端子及修复连线中的一种或两种。
在另一些实施例中，所述半导体组件可包括第三晶圆，所述第三晶圆堆叠至所述第二晶圆20背离所述第一晶圆10的一侧。当然，在其它一些实施例中，第三晶圆也可堆叠于第一晶圆背离所述第二晶圆的一侧。
此外，在其它实施例中，半导体组件可包括更多层堆叠的晶圆。
请参照图8所示，并在必要时结合图9至图16，以及图1至图7所示，一种半导体组件的制备方法，其包括如下步骤S110至步骤S130：
在步骤S110中，提供第一晶圆，所述第一晶圆包括多个阵列排布的第一芯片单元，所述第一芯片单元包括至少两个相同的第一功能区域；所述第一功能区域具有电路结构；至少两个所述第一功能区域中部分第一功能区域或全部第一功能区域的电路结构电性连接；所述第一芯片单元具有多个焊垫，所述第一芯片单元的焊垫与至少两个所述第一功能区域的电路结构连接，用以对至少两个所述第一功能区域进行电气引出；其中，至少两个相同的第一功能区域中的至少两个第一功能区域互为冗余；
在步骤S120中，提供第二晶圆，所述第二晶圆包括多个阵列排布的第二芯片单元，所述第二芯片单元包括至少两个相同的第二功能区域；所述第二功能区域具有电路结构；至少两个所述第二功能区域中部分第二功能区域或全部第二功能区域的电路结构电性连接；所述第二芯片单元具有多个焊垫，所述第二芯片单元的焊垫与至少两个所述第二功能区域的电路结构连接，用以对至少两个所述第二功能区域进行电气引出；其中，至少两个相同的第二功能区域中的至少两个第二功能区域互为冗余；
在步骤S130中，将所述第二晶圆与所述第一晶圆对应堆叠键合；其中，多个所述第一芯片单元与多个所述第二芯片单元分别对应键合，所述第一芯片单元与对应的所述第二芯片单元形成堆叠芯片单元。
首先，请结合图9至图11所示，对所述半导体组件的制备方法进行描述。
如图9所示，在步骤S110中，提供第一晶圆10，所述第一晶圆10包括多个阵列排布的第一芯片单元101，所述第一芯片单元101包括至少两个相同的第一功能区域110；所述第一功能区域110具有电路结构；至少两个所述第一功能区域110中部分第一功能区域110或全部第一功能区域110的电路结构电性连接；所述第一芯片单元101具有多个焊垫，所述第一芯片单元101的焊垫与至少两个所述第一功能区域110的电路结构连接，用以对至少两个所述第一功能区域110进行电气引出；其中，至少两个相同的第一功能区域110中的至少两个第一功能区域110互为冗余。
如图10所示，在步骤S120中，提供第二晶圆20，所述第二晶圆20包括多个阵列排布的第二芯片单元201，所述第二芯片单元201包括至少两个相同的第二功能区域210；所述第二功能区域210具有电路结构；至少两个所述第二功能区域210中部分第二功能区域210或全部第二功能区域210的电路结构电性连接；所述第二芯片单元201具有多个焊垫，所述第二芯片单元201的焊垫与至少两个所述第二功能区域210的电路结构连接，用以对至少两个所述第二功能区域210进行电气引出；其中，至少两个相同的第二功能区域中的至少两个第二功能区域210互为冗余。
如图11所示，在步骤S130中，将所述第二晶圆20与所述第一晶圆10对应堆叠键合；其中，多个所述第一芯片单元101与多个所述第二芯片单元201分别对应键合，所述第一芯片单元101与对应的所述第二芯片单元201形成堆叠芯片单元。
再者，请结合图12至图15所示，在一些实施例中，在步骤S130将所述第二晶圆20与所述第一晶圆10对应堆叠键合前，所述方法包括如下步骤S140：
在步骤S140中，对所述第一晶圆10和第二晶圆20中的至少一个进行电性测试，获取对应晶圆的键合前检测数据，所述键合前检测数据包括键合前功能异常的功能区域信息。
比如，键合前检测数据可包括键合前功能异常的功能区域的标记信息。
在一些实施例中，在步骤S130将所述第二晶圆20与所述第一晶圆10对应堆叠键合后，所述方法包括如下步骤S150：
在步骤S150中，对所述键合后的所述第一晶圆10和第二晶圆20进行电性检测，并获取键合后检测数据，所述键合后检测数据包括键合后功能异常的功能区域信息。
比如，键合后检测数据可包括键合后功能异常的功能区域的标记信息。
需要说明的是，这里电性测试，在键合前可以将晶圆表面外露的焊垫，或者通孔结构作为连接端口进行测试。在键合后，可以将晶圆表面外露的焊垫，或者通孔结构所连接的布线层的第一外接端作为连接端口进行测试。
在一些实施例中，在步骤S150之后，所述方法还包括如下步骤S160：
在步骤S160中，根据所述键合前检测数据和所述键合后检测数据，进行链路修复设置。
在一些实施例中，所述链路修复设置包括：对堆叠的所述第一晶圆10和所述第二晶圆20进行再布线，形成与功能正常的功能区域对应连接的布线层。
对于具有第一布线层130的，第一布线层130的第一外接端可以与功能正常的功能区域对应连接。第一布线层130的第一外接端具体可以与功能正常的功能区域所对应的正常的焊垫进行对应连接。
对于具有第一布线层130和第三布线层140的，第一布线层130的第一外接端可以与功能正常的功能区域对应连接。或者第一布线层130的第一外接端与所有功能区域对应连接，第三布线层140与功能正常的功能区域所对应的第一外接端连接，以实现堆叠芯片单元的链路修复设置及相应修复。
其中，第三布线层140中的第三连接端可以直接分别与对应的第一外接端，以分别引出第一外接端，也可以对相临或间隔的第一外接端进行互连。
其中，对于第一芯片单元或第二芯片单元或者堆叠芯片单元中原本互连的多个功能区域，由于部分功能异常的功能区域导致断开互连的，也可以对第一外接端进行互连，以实现堆叠芯片单元的链路重新设置及相应修复。
需要说明的是，这里对于仅具有一层第一布线层130的，可以通过单层的第一布线层130实现电气引出，也可以通过单层的第一布线层130同时实现链路修复。对于具有第一布线层130和再布线层140的，可以通过其中任何一层实现链路修复，通过位于最外侧的再布线层140实现整个半导体组件的电气引出。
需要说明的是，通孔结构可以在第一晶圆10和第二晶圆20键合之前设置，也可以在第一晶圆10和第二晶圆20键合之后设置，还可以一部分在第一晶圆10和第二晶圆20键合之前设置，另一部分在第一晶圆10和第二晶圆20键合之后设置。
相应地，所述半导体组件的制备方法还包括步骤S171：
在步骤S171中，在所述第一晶圆10中形成一个或多个通孔结构，并在第一晶圆10的一个或多个所述通孔结构中填充导电材料。
在一些实施例中，所述第一晶圆10的至少部分通孔结构与至少部分自所述第一表面1001外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面1002。在另一些实施例中，所述第一晶圆10的至少部分通孔结构与至少部分自所述第三表面2001外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面1002。在另一些实施例中，所述第一晶圆10的部分通孔结构与至少部分自第一表面1001外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面1002，所述第一晶圆10的部分通孔结构与至少部分自所述第三表面2001外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面1002。
在另一些实施例中，对于第二晶圆中具有通孔结构的，所述方法包括如下步骤S172：
在步骤S172中，在所述第二晶圆20中形成一个或多个通孔结构，并在第二晶圆20的一个或多个通孔结构中填充有导电材料，所述第二晶圆20的至少部分通孔结构与至少部分自所述第三表面2001外露的焊垫对应连接，以将对应的焊垫引出至所述第四表面2002。
在一些实施例中，所述对堆叠的所述第一晶圆和所述第二晶圆进行再布线包括：在所述第一晶圆10背离所述第二晶圆20一侧形成第一布线层130，所述第一布线层130包括多个第一外接端131；所述多个第一外接端131中部分与所述第一晶圆10的至少部分焊垫电性连接，另一部分与所述第二晶圆20的至少部分焊垫电性连接，或者，所述多个第一外接端131与所述第一晶圆10的至少部分焊垫电性连接，或者所述多个第一外接端131与所述第二晶圆20的至少部分焊垫电性连接；其中，至少部分第一外接端131与对应的焊垫通过通孔结构连接；所述第一外接端作为测试端子，并且所述第一外接端还作为引出端子及修复连线中的一种或两种。
需要说明的是，这里第一晶圆10的通孔结构、第二晶圆20的通孔结构可分别参照上述相关实施方式中的相关描述，此处不予以赘述。
在一些实施例中，在形成第一布线层之后，所述半导体组件的制备方法还包括：在所述第二晶圆20背离所述第一晶圆10一侧形成第二布线层；所述第二布线层包括多个第二外接端，所述多个第二外接端中部分与所述第二晶圆20的至少部分焊垫电性连接，另一部分与所述第一晶圆10的至少部分焊垫电性连接，或者，所述多个第二外接端与所述第二晶圆20的至少部分焊垫电性连接，或者所述多个第二外接端与所述第一晶圆10的至少部分焊垫电性连接；其中，至少部分第二外接端与对应的焊垫通过通孔结构连接其中，所述第二外接端作为测试端子，并且所述第二外接端还作为引出端子及修复连线中的一种或两种。
在一些实施例中，在形成第一布线层之后，所述半导体组件的制备方法还包括：在所述第一布线层背离所述第二晶圆一侧的第三布线层，所述第三布线层具有一个或多个第三外接端，至少部分第三外接端与至少部分第一外接端连接；其中，所述第三外接端作为修复连线或者引出端子，或者同时作为修复连线和引出端子；所述第三外接端作为修复连线或者引出端子，或者同时作为修复连线和引出端子。
在一些实施例中，所述电性测试包括电压测试、电流测试和时序测试中的一种或多种。
在一些实施例中，在步骤S130将所述第二晶圆20与所述第一晶圆10对应堆叠键合后，所述方法还包括如下步骤S180：
在步骤S180中，堆叠第三晶圆，所述第三晶圆堆叠至所述第二晶圆20背离所述第一晶圆10的一侧。
基于上述描述，本申请所提供的半导体组件的制备方法，相对于晶圆重构及键合的工艺而言，避免引入材料带来的变形大，可以基于硅基的工艺，实现高密度晶圆键合，以及有利于减小布线层引线的间距以及引线的宽度尺寸，提高键合后所形成的产品的良率，并且有利于实现具有高密度芯片单元的晶圆的键合。
本申请另提供一种堆叠芯片。所述堆叠芯片通过对如上所述的半导体组件加工后得到。比如，可通过对半导体组件进行切割及封装，具体可切分成堆叠芯片单元所对应的堆叠芯片。比如可对如图13所示的半导体组件2000直接切割形成如图17所示的堆叠芯片100，可对如图14所示的半导体组件3000直接切割形成如图18所示的堆叠芯片200。当然，在切割前或者切割后还可以进行封装形成相应的堆叠芯片。
本申请另提供一种半导体产品，其包括如上所述的堆叠芯片。
需要指出的是，在附图中，为了图示的清晰可能夸大了层和区域的尺寸。而且可以理解，当元件或层被称为在另一元件或层“上”时，它可以直接在其他元件上，或者可以存在中间的层。另外，可以理解，当元件或层被称为在另一元件或层“下”时，它可以直接在其他元件下，或者可以存在一个以上的中间的层或元件。另外，还可以理解，当层或元件被称为在两层或两个元件“之间”时，它可以为两层或两个元件之间唯一的层，或还可以存在一个以上的中间层或元件。通篇相似的参考标记指示相似的元件。
本领域技术人员在考虑说明书及实践这里公开的公开后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求指出。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求来限制。

Claims (25)

1.一种晶圆，其特征在于，所述晶圆包括多个阵列排布的芯片单元，所述芯片单元包括至少两个相同的功能区域；所述功能区域具有电路结构；至少两个所述功能区域中部分功能区域或全部功能区域的电路结构电性连接；所述芯片单元具有多个焊垫，所述焊垫与至少两个所述功能区域的电路结构连接，用以对至少两个所述功能区域进行电气引出；其中，至少两个相同的功能区域中的至少两个功能区域互为冗余。
2.如权利要求1所述的晶圆，其特征在于，所述芯片单元还包括位于所述芯片单元所包括的所有功能区域在所述晶圆厚度方向上正投影以外的外围区域，多个所述焊垫中一部分位于至少两个所述功能区域，另一部分位于所述外围区域；其中，至少部分位于所述外围区域的焊垫与至少部分位于至少两个所述功能区域的焊垫对应互为备用连接端；或，
多个所述焊垫全部位于至少两个所述功能区域；或，
所述芯片单元还包括位于所述芯片单元所包括的所有功能区域在所述晶圆厚度方向上正投影之外的外围区域，多个所述焊垫全部位于所述外围区域。
3.如权利要求1所述的晶圆，其特征在于，所述晶圆具有相互背离的两个表面，多个所述焊垫自所述两个表面中的至少一个表面外露，所述晶圆还包括一个或多个通孔结构，所述通孔结构中填充有导电材料，所述一个或多个通孔结构中至少部分通孔结构与至少部分焊垫对应连接，以将对应的焊垫引出至与焊垫外露表面相背离的另一表面。
4.一种半导体组件，其特征在于，包括：
第一晶圆，所述第一晶圆包括多个阵列排布的第一芯片单元，所述第一芯片单元包括至少两个相同的第一功能区域；所述第一功能区域具有电路结构；至少两个所述第一功能区域中部分第一功能区域或全部第一功能区域的电路结构电性连接；所述第一芯片单元具有多个焊垫，所述第一芯片单元的焊垫与至少两个所述第一功能区域的电路结构连接，用以对至少两个所述第一功能区域进行电气引出；其中，至少两个相同的第一功能区域中的至少两个第一功能区域互为冗余；
第二晶圆，所述第二晶圆包括多个阵列排布的第二芯片单元，所述第二芯片单元包括至少两个相同的第二功能区域；所述第二功能区域具有电路结构；至少两个所述第二功能区域中部分第二功能区域或全部第二功能区域的电路结构电性连接；所述第二芯片单元具有多个焊垫，所述第二芯片单元的焊垫与至少两个所述第二功能区域的电路结构连接，用以对至少两个所述第二功能区域进行电气引出；其中，至少两个相同的第二功能区域中的至少两个第二功能区域互为冗余；
其中，所述第二晶圆与所述第一晶圆对应堆叠键合设置，多个所述第一芯片单元与多个所述第二芯片单元分别对应键合，所述第一芯片单元与对应的所述第二芯片单元形成堆叠芯片单元。
5.如权利要求4所述的半导体组件，其特征在于，在所述第一晶圆中，所述第一芯片单元还包括位于所述第一芯片单元所包括的所有第一功能区域在所述第一晶圆厚度方向上正投影以外的第一外围区域，多个所述焊垫中一部分位于至少两个所述第一功能区域，另一部分位于所述第一外围区域；其中，至少部分位于所述第一外围区域的焊垫与至少部分位于至少两个所述第一功能区域的焊垫对应互为备用连接端；
在所述第二晶圆中，所述第二芯片单元还包括位于所述第二芯片单元所包括的所有第二功能区域在所述第二晶圆厚度方向上正投影以外的第二外围区域，多个所述焊垫中一部分位于至少两个所述第二功能区域，另一部分位于所述第二外围区域；其中，至少部分位于所述第二外围区域的焊垫与至少部分位于至少两个所述第二功能区域的焊垫对应互为备用连接端。
6.如权利要求4所述的半导体组件，其特征在于，所述第一晶圆具有相互背离的第一表面和第二表面，所述第一晶圆的焊垫多个所述焊垫中至少部分自所述第一表面外露，所述第一晶圆还包括一个或多个通孔结构，所述第一晶圆的通孔结构中填充有导电材料，所述第一晶圆的至少部分通孔结构与至少部分自所述第一表面外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面。
7.如权利要求4所述的半导体组件，其特征在于，所述第二晶圆具有相互背离的第三表面和第四表面，所述第二晶圆的焊垫多个所述焊垫中至少部分自所述第三表面外露，所述第二晶圆还包括一个或多个通孔结构，所述第二晶圆的通孔结构中填充有导电材料，所述第二晶圆的至少部分通孔结构与至少部分自所述第三表面外露的焊垫对应连接，以将对应的焊垫引出至所述第四表面。
8.如权利要求5所述的半导体组件，其特征在于，所述第一晶圆具有相互背离的第一表面和第二表面，所述第一晶圆的焊垫多个所述焊垫中至少部分自所述第一表面外露，所述第二晶圆具有相互背离的第三表面和第四表面，所述第二晶圆的焊垫多个所述焊垫中至少部分自所述第三表面外露，所述第一晶圆的第一表面朝向所述第二晶圆的第三表面；所述第一晶圆中设置有一个或多个通孔结构，所述通孔结构中填充有导电材料；
其中，所述第一晶圆的至少部分通孔结构与至少部分自所述第一表面外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面，或，
所述第一晶圆的至少部分通孔结构与至少部分自所述第三表面外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面；或，
所述第一晶圆的部分通孔结构与至少部分自第一表面外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面，所述第一晶圆的部分通孔结构与至少部分自所述第三表面外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面。
9.如权利要求4至8中任一项所述的半导体组件，其特征在于，所述半导体组件还包括位于所述第一晶圆背离所述第二晶圆一侧的第一布线层，所述第一布线层包括多个第一外接端；所述多个第一外接端中部分与所述第一晶圆的至少部分焊垫电性连接，另一部分与所述第二晶圆的至少部分焊垫电性连接，或者，所述多个第一外接端与所述第一晶圆的至少部分焊垫电性连接，或者所述多个第一外接端与所述第二晶圆的至少部分焊垫电性连接；其中，至少部分第一外接端与对应的焊垫通过通孔结构连接；
其中，所述第一外接端作为测试端子，并且所述第一外接端还作为引出端子及修复连线中的一种或两种。
10.如权利要求9所述的半导体组件，其特征在于，
所述半导体组件还包括位于所述第二晶圆背离所述第一晶圆一侧的第二布线层，所述第二布线层包括多个第二外接端，所述多个第二外接端中部分与所述第二晶圆的至少部分焊垫电性连接，另一部分与所述第一晶圆的至少部分焊垫电性连接，或者，所述多个第二外接端与所述第二晶圆的至少部分焊垫电性连接，或者所述多个第二外接端与所述第一晶圆的至少部分焊垫电性连接；其中，至少部分第二外接端与对应的焊垫通过通孔结构连接；其中，所述第二外接端作为测试端子，并且所述第二外接端还作为引出端子及修复连线中的一种或两种；和/或，
所述半导体组件还包括位于所述第一布线层背离所述第二晶圆一侧的第三布线层，所述第三布线层具有一个或多个第三外接端，至少部分第三外接端与至少部分第一外接端连接；其中，所述第三外接端作为修复连线或者引出端子，或者同时作为修复连线和引出端子。
11.如权利要求8所述的半导体组件，其特征在于，位于所述第一外围区域且自所述第一表面外露的至少部分焊垫，与所述第一外围区域所对应的第二外围区域中自所述第三表面外露的至少部分焊垫错开设置。
12.如权利要求4所述的半导体组件，其特征在于，所述半导体组件包括第三晶圆，所述第三晶圆堆叠至所述第二晶圆背离所述第一晶圆的一侧，或所述第三晶圆堆叠至所述第一晶圆背离所述第二晶圆的一侧。
13.一种半导体组件的制备方法，其特征在于，包括：
提供第一晶圆，所述第一晶圆包括多个阵列排布的第一芯片单元，所述第一芯片单元包括至少两个相同的第一功能区域；所述第一功能区域具有电路结构；至少两个所述第一功能区域中部分第一功能区域或全部第一功能区域的电路结构电性连接；所述第一芯片单元具有多个焊垫，所述第一芯片单元的焊垫与至少两个所述第一功能区域的电路结构连接，用以对至少两个所述第一功能区域进行电气引出；其中，至少两个相同的第一功能区域中的至少两个第一功能区域互为冗余；
提供第二晶圆，所述第二晶圆包括多个阵列排布的第二芯片单元，所述第二芯片单元包括至少两个相同的第二功能区域；所述第二功能区域具有电路结构；至少两个所述第二功能区域中部分第二功能区域或全部第二功能区域的电路结构电性连接；所述第二芯片单元具有多个焊垫，所述第二芯片单元的焊垫与至少两个所述第二功能区域的电路结构连接，用以对至少两个所述第二功能区域进行电气引出；其中，至少两个相同的第二功能区域中的至少两个第二功能区域互为冗余；
将所述第二晶圆与所述第一晶圆对应堆叠键合；其中，多个所述第一芯片单元与多个所述第二芯片单元分别对应键合，所述第一芯片单元与对应的所述第二芯片单元形成堆叠芯片单元。
14.如权利要求13所述的半导体组件的制备方法，其特征在于，在将所述第二晶圆与所述第一晶圆对应堆叠键合前，对所述第一晶圆和第二晶圆中的至少一个进行电性测试，获取对应晶圆的键合前检测数据，所述键合前检测数据包括键合前功能异常的功能区域信息；
在将所述第二晶圆与所述第一晶圆对应堆叠键合后，对所述键合后的所述第一晶圆和第二晶圆进行电性检测，并获取键合后检测数据，所述键合后检测数据包括键合后功能异常的功能区域信息。
15.如权利要求14所述的半导体组件的制备方法，其特征在于，根据所述键合前检测数据和所述键合后检测数据，进行链路修复设置。
16.如权利要求15所述的半导体组件的制备方法，其特征在于，所述链路修复设置包括：对堆叠的所述第一晶圆和所述第二晶圆进行再布线，形成与功能正常的功能区域对应连接的布线层。
17.如权利要求13至16中任一项所述的半导体组件的制备方法，其特征在于，所述第一晶圆具有相互背离的第一表面和第二表面，所述第一晶圆的焊垫多个所述焊垫中至少部分自所述第一表面外露，在所述第二晶圆与所述第一晶圆对应堆叠键合之前和/或在所述第二晶圆与所述第一晶圆对应堆叠键合之后，所述方法包括：
在所述第一晶圆中形成一个或多个通孔结构，并在第一晶圆的一个或多个所述通孔结构中填充导电材料；
所述第一晶圆的至少部分通孔结构与至少部分自所述第一表面外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面。
18.如权利要求17所述的半导体组件的制备方法，其特征在于，所述第二晶圆具有相互背离的第三表面和第四表面，所述第二晶圆的焊垫多个所述焊垫中至少部分自所述第三表面外露，在所述第二晶圆与所述第一晶圆对应堆叠键合之前和/或在所述第二晶圆与所述第一晶圆对应堆叠键合之后，所述方法包括：
在所述第二晶圆中形成一个或多个通孔结构，并在第二晶圆的一个或多个通孔结构中填充有导电材料，所述第二晶圆的至少部分通孔结构与至少部分自所述第三表面外露的焊垫对应连接，以将对应的焊垫引出至所述第四表面。
19.如权利要求13至16中任一项所述的半导体组件的制备方法，其特征在于，所述第一晶圆具有相互背离的第一表面和第二表面，所述第一晶圆的焊垫多个所述焊垫中至少部分自所述第一表面外露，所述第二晶圆具有相互背离的第三表面和第四表面，所述第二晶圆的焊垫多个所述焊垫中至少部分自所述第三表面外露，所述第一晶圆的第一表面朝向所述第二晶圆的第三表面；在所述第二晶圆与所述第一晶圆对应堆叠键合之前和/或在所述第二晶圆与所述第一晶圆对应堆叠键合之后，所述方法包括：
在所述第一晶圆中形成一个或多个通孔结构，并在第一晶圆的一个或多个所述通孔结构中填充导电材料；
其中，所述第一晶圆的至少部分通孔结构与至少部分自所述第一表面外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面，或，
所述第一晶圆的至少部分通孔结构与至少部分自所述第三表面外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面；或，
所述第一晶圆的部分通孔结构与至少部分自第一表面外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面，所述第一晶圆的部分通孔结构与至少部分自所述第三表面外露的焊垫对应连接，以将对应的焊垫引出至所述第二表面。
20.如权利要求16所述的半导体组件的制备方法，其特征在于，所述对堆叠的所述第一晶圆和所述第二晶圆进行再布线包括：
在位于所述第一晶圆背离所述第二晶圆一侧形成第一布线层；所述第一布线层包括多个第一外接端；所述多个第一外接端中部分与所述第一晶圆的至少部分焊垫电性连接，另一部分与所述第二晶圆的至少部分焊垫电性连接，或者，所述多个第一外接端与所述第一晶圆的至少部分焊垫电性连接，或者所述多个第一外接端与所述第二晶圆的至少部分焊垫电性连接；其中，至少部分第一外接端与对应的焊垫通过通孔结构连接；所述第一外接端作为测试端子，并且所述第一外接端还作为引出端子及修复连线中的一种或两种。
21.如权利要求20所述的半导体组件的制备方法，其特征在于，在形成第一布线层之后，所述半导体组件的制备方法还包括：
在所述第二晶圆背离所述第一晶圆一侧形成第二布线层；所述第二布线层包括多个第二外接端，所述多个第二外接端中部分与所述第二晶圆的至少部分焊垫电性连接，另一部分与所述第一晶圆的至少部分焊垫电性连接，或者，所述多个第二外接端与所述第二晶圆的至少部分焊垫电性连接，或者所述多个第二外接端与所述第一晶圆的至少部分焊垫电性连接；其中，至少部分第二外接端与对应的焊垫通过通孔结构连接；其中，所述第二外接端作为测试端子，并且所述第二外接端还作为引出端子及修复连线中的一种或两种；和/或，
在所述第一布线层背离所述第二晶圆一侧的第三布线层，所述第三布线层具有一个或多个第三外接端，至少部分第三外接端与至少部分第一外接端连接；其中，所述第三外接端作为修复连线或者引出端子，或者同时作为修复连线和引出端子；所述第三外接端作为修复连线或者引出端子，或者同时作为修复连线和引出端子。
22.如权利要求14所述的半导体组件的制备方法，其特征在于，所述电性测试包括电压测试、电流测试和时序测试中的一种或多种。
23.如权利要求14所述的半导体组件的制备方法，其特征在于，在将所述第二晶圆与所述第一晶圆对应堆叠键合后，所述方法还包括：
堆叠第三晶圆，所述第三晶圆堆叠至所述第二晶圆背离所述第一晶圆的一侧，或所述第三晶圆堆叠至所述第一晶圆背离所述第二晶圆的一侧。
24.一种堆叠芯片，其特征在于，所述堆叠芯片通过对如权利要求4至12中任一项所述的半导体组件加工后得到。
25.一种半导体产品，其特征在于，包括如权利要求24所述的堆叠芯片。
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