CN101258583A - 利用多管芯小片的三维集成电路的制造 - Google Patents

利用多管芯小片的三维集成电路的制造 Download PDF

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Abstract

一种组装电子器件的方法，该方法包括测试(602)第一管芯的第一晶片(100)以识别性能良好的第一管芯的位置；以及将第一晶片(100)划分(604)成一组小片(104－1、104－2和104－3)，其中小片包括第一管芯的M×N阵列。将小片结合到第二晶片的小片位置以形成小片堆叠，其中小片位置在第二晶片中限定了第二管芯的M×N阵列。将小片堆叠切割(606)成包括结合到第二管芯的第一管芯的器件。根据静态或动态地(使具有超过指定阈值的产率的小片数量最大化)来实现将第一晶片(100)分成多个小片。可执行根据性能良好的管芯模式对小片位置和小片进行的分类来将小片优先结合到相同类的小片位置上。

Description

利用多管芯小片的三维集成电路的制造
技术领域
本发明涉及半导体制造领域，并且更具体地，涉及利用垂直或三维(3D)集成的半导体制造。
技术背景
在半导体制造领域中，3D集成是众所周知的制造和组装技术，其中在封装之前将来自两个不同衬底或晶片(wafer)的器件或管芯(die)结合在一起。3D集成有益地保留容纳两个(或多个)管芯所需要的区域，从而得到更紧凑的最终产品。此外，3D集成通过减少与传统互连相关联的延迟而具有了提高性能的潜力。
一个由3D技术带来的挑战是第一管芯在第二管芯顶部上的放置。根据期望的定位或对准精度，管芯对管芯的放置过程可以明显增加最终产品的成本。为了解决这种不期望的成本，“晶片对晶片”的3D互连技术在将任一晶片切割成多个单独的器件之前将第一晶片直接结合到第二晶片。在该实施方式中，对于整个晶片来讲，仅引起一次上述的定位成本。另一方面，晶片对晶片的结合存在至少两个问题。首先，晶片对晶片的结合意味着被结合在一起的两个管芯在晶片上是相同步长(stepping)尺寸(dimension)的管芯，使得当使第一晶片的一个管芯与第二晶片上的相应管芯对准时，将使第一晶片上的所有管芯与第二晶片上的所有管芯对准。涉及第一限制的第二个问题是晶片对晶片的结合不包括将一个晶片上已知的好的管芯有选择地结合到另一晶片上已知的好的管芯的能力。结果，晶片对晶片的结合几乎肯定导致一个晶片上的至少某个好的管芯被结合到另一个晶片上的坏的管芯，从而实际上减少了产率。因此，晶片对晶片的结合以产品产率损失为代价来降低组装成本。
另一方面，对于将第一晶片切割成单独的管芯、然后将其结合到第二晶片上的管芯的“管芯对晶片”的组装，由于对于每个管芯来讲需要管芯对管芯的对准/定位操作，所以组装成本高，然而，由于第一晶片上的好的管芯能被有选择地结合到第二晶片上好的管芯，所以产品产率也高。“管芯对管芯”的组装是在结合之前将两个晶片都切割成单独的管芯的另一技术。管芯对管芯的组装与管芯对晶片的对准具有基本相同的优点和缺点(即，高产品产率和高组装成本)。
期望实现一种制造和组装工艺，其试图在与管芯对晶片(以及管芯对管芯)的组装相关联的高组装成本和与晶片对晶片的组装相关联的低产品产率之间提供最优化。
附图说明
作为示例来图解说明本发明，并且本发明不由附图所限制，其中相同的附图标记表示类似的元件，并且其中：
图1示出了根据本发明的适用于组装技术的第一晶片；
图2示出了根据本发明的适用于组装技术的第二晶片；
图3图解说明了根据本发明实施例将图1的第一晶片切割成多管芯“小片(panel)”；
图4图解说明了根据本发明实施例将图3的小片结合到图2的第二晶片；
图5示出了针对本发明的小片对晶片的组装的各种实现；
图6是根据本发明一个实施例的组装技术的流程图。
本领域的技术人员将理解为了简化和清楚起见图解说明了附图中的元素，并且不必按比例绘出。例如，相对于其他元件可将附图中某些元件的尺度放大以便有助于提高对本发明实施例的理解。
具体实施方式
一方面，3D集成方法包括将第一晶片切割成两个或更多个管芯的“小片”。然后将来自第一晶片的小片与第二晶片的区域对准和结合，使得小片中的每个管芯与晶片上的相应管芯对准。使用多管芯小片，所述方法减少了实现3D集成所需要的放置数量，同时保持了至少一些筛掉坏的管芯和有选择地将来自第一晶片的好的管芯与第二晶片中好的管芯在放置一起的能力。在小片中的管芯数量是实现方式的细节。在小片中大量的管芯意味着较少的小片对晶片的放置，但也意味着由于将好的管芯与好的管芯对准的能力的损失而导致了较低的产率。小片对晶片的方法由此表示处于放置的数量和产率控制均被最大化的管芯对晶片的方法与放置和产率控制均被最小化的晶片对晶片的方法之间的中间状态。根据小片的产率和大小，小片对晶片的方法显示出对每个好的器件最小化成本的潜力。
现在参考附图，图1示出了第一晶片100。晶片100包括多个管芯102。如图1所示，已将管芯102分组成一组小片104-1、104-2和104-3等等(一般地或统一称作小片104)。在所述的实施方式中，每个小片104是管芯102的3×2阵列。在小片中的管芯数量以及小片的配置是特定于实现的。优选地，小片104是M×N个管芯的矩形阵列，其中M和N是大于或等于1的整数，并且其中M和N的积大于1。在小片中管芯的数量被限定为Z，并且Z＝M×N。
在一个为了简化所期望的实施例中，管芯102到小片104的分组是静态的或固定的。在本实施例中，管芯102到对应的小片104的分组不会随晶片而改变。在另一实施例中，在将管芯分组到小片之前，对晶片100测试或者探测。然后可根据预定标准来优化管芯到小片的分组。作为示例，可基于已知的好的管芯的位置，将管芯102动态地分组成小片104以最大化包含X个好的管芯的小片104的数量，其中X可以等于Z(在小片中管芯的数量)或者可以小于Z。尽管这一实施例要求附加的处理资源，但是具有指定产率百分比的小片数量的潜在增加可证明附加的处理是有效的。
图2示出了将结合来自第一晶片100的小片104来使用以实现垂直集成的电子器件的第二晶片200。第二晶片200包括多个第二管芯200。将要制造的电子器件包括来自第一晶片100的第一管芯100和来自第二晶片200的第二管芯200。
如图1和图2所示的第一管芯102和第二管芯202具有相同的尺寸，但是对于小片对晶片的组装方法这不是必要的。第一管芯100和第二管芯200可表示不同的器件类型(例如，处理器对存储器)以及不同的技术(例如，CMOS对双极)。类似地，晶片100和晶片200可具有不同的起始材料(例如，硅块体、硅SOI(绝缘体上半导体)、锗、砷化镓等)，并且可具有不同的直径(例如，300mm对250mm)。
小片对晶片的组装可包括根据产率模式(pattern)(即，在小片上好的管芯和坏的管芯的模式)将晶片100的小片104“分类(binning)”为不同的类(bin)或类别。利用具有5/6的最小产率标准(即，所有小片104必须包含至少5个好的管芯)的图1中所示的3×2小片104作为示例，一个分类策略可包括8个类，即，含有6个好的管芯的小片104的第一类、含有两个或更多坏的管芯的小片104的拒绝类以及其中小片104包含一个坏的管芯的6种不同的可能配置的6个类。
通过根据它们的产率模式来对小片分类，小片对晶片的组装通过将小片104与具有相同产率模式的第二晶片200的区域进行匹配来实现更高的效率，以便最小化“不匹配”的数量，其中在好的第一管芯100被结合到坏的第二管芯200时以及在坏的第一管芯100被结合到好的第二管芯200时发生不匹配。分类意味着附加的操作和数据处理以在晶片100被切成小片104后维护分类并且将已分类的小片104最优地对准到第二晶片200上，然而该附加的处理在某些应用中可再一次证明为有效的成本。在此，具有相同的产率模式是关于小片104相对于将被用于结合操作的晶片200的区域的取向。例如，在面对面结合的情况下，当为了组装而翻转小片104时，小片104与其将被结合到的晶片200的区域具有相同的产率模式。
现在参考图3，图1的第一晶片100已被切割成多个小片104，而第二晶片200保持原样。在优选的实施例中，利用传统的管芯对晶片的3D集成方法中所使用的现有的组装设备来实现小片对晶片的组装。这样，现有的组装设备可能限制在X和Y两个方向上的小片104的尺寸，以便与现有的包括现有的管芯对晶片的放置设备的组装设备兼容。在对小片104应用阈值产率的实施例中，丢弃不满足产率阈值的小片104。备选地，根据管芯100和管芯200的尺寸和成本，可利用传统的管芯对晶片的技术来组装不满足产率阈值、然而具有至少某个好的管芯的小片104。在这样的实施例中，希望大多数组装是小片对晶片种类的组装以最小化将管芯放置在一起的影响。
图4是要结合到第二晶片200的区域的小片104的概念表示。在一个实施例中，不对第二晶片200进行测试来确定其好的管芯和坏的管芯。在这一实施例中，可以以实现对晶片200上的管芯202的最大覆盖为唯一目标而不管不匹配，将小片104结合到第二晶片200。因为不可能安排小片104来覆盖第二晶片200上的每个管芯202，最佳的覆盖可寻求“覆盖”第二晶片200上尽可能多的管芯202。该实施例可适于第二晶片的产率稳定且高(例如，超过95％)的应用。
在另一实施例中，第二晶片200在结合之前被测试以产生晶片图(表示在晶片200中好的管芯位置的信息)。在一种方法中，以从一个晶片到下一个晶片不改变的固定或静态模式将小片104结合到第二晶片200。在最简单的实施例中，小片104被简单地结合到第二晶片200而不管在第二晶片200上好的管芯的位置。在这种方法中，对晶片200的测试还可通过指示哪个结合对不需要被封装来提供有用信息，但该信息不被用于减少结合的不匹配的数量。
在另一实施例中，第二晶片200的晶片图被用于减少结合的不匹配的数量。晶片图可被用来识别好的“小片位置(panel site)”和坏的小片位置，其中小片位置(由图4中的附图标记204表示)是指一组第二晶片200上的M×N个管芯，其中M×N的尺寸与小片104的尺寸相同。类似于可对小片104进行产率过滤(即，在比其低的情况下整个小片被拒绝的阈值产率)的方式，第二晶片200的小片位置204也可以被筛选。作为一示例，第二晶片200的小片位置204可被拒绝，除非晶片图表示小片的至少Y个管芯是性能良好(functional)的。在该实施例中，每个第二晶片200可被视为小片位置204的静态阵列。对于每个晶片200，根据晶片图基于期望的筛选阈值(例如，包含两个或更多个坏的管芯的所有小片位置204是坏的小片位置)来确定“好的”小片位置和“坏的”小片位置的数量。在随后的结合处理期间，小片104只被结合到第二晶片200的好的小片位置204。
在使用如上所述的小片分类的实施例中，以与对小片104分类的相同方式可将第二晶片200的小片图204分成类(bin)。在该实施例中，小片104然后可被优选地结合到同一类(即，具有好的管芯和坏的管芯的相同模式)的小片位置204。尽管该实施例意味着附加的数据库存储和处理以及基于分类将小片104分配到小片位置204的算法，但是通过以较低的不匹配形式的较高产品产率可证明附加的数据处理是有效的。
不管第二晶片200是否被静态地分成小片位置204并且不管是否使用分类，所描述的小片对管芯的组装具有在具有高组装成本和高产率的管芯对晶片的组装和具有较低组装成本但也具有较低产率的晶片对晶片的组装之间成本效益折中的潜力。
现在参考图5，图解说明了小片对晶片的组装技术的各种实现，以强调使用不同配置的小片和在第一管芯和第二管芯的尺寸不匹配的情况下进行组装的能力。在图5中，类似于图2的第二晶片200和管芯202，晶片500包括一组管芯502。
第一组装510被示出在图5中，此处称作小片堆叠510，其中3×1小片504-1被结合到晶片500的3×1小片514-1。在该组装中，小片504-1的管芯501-1和晶片500的管芯502共享一个尺寸，但是它们各自的第二尺寸是不同的(即，管芯501-1的宽度与管芯502的宽度相同)。该实施例可被扩展到任何M×1小片以及如将可了解到的任何M×N，其中N小于3。
图5也示出了结合到2×1小片位置514-2的2×1小片504-2，其中小片504-2的管芯501-2与晶片500的管芯502不具有相同的尺寸。在该实施例中，通过放置小片504-2以横跨在小片位置514-2的相邻管芯上来实现小片对晶片的组装。尽管本实施例可能意味着关于管芯502相对于彼此取向的方式(以及可能关于晶片500被探测或被测试的方式)，但是其有益地包括对于不同尺寸的管芯使用小片对晶片的组装方法的能力。通过小片504-3和小片位置514-3表示该组装的扩展，其中将2×2小片504-3结合到小片514-3，其中小片504-3的管芯501-3与管芯502具有不同的尺寸(即，管芯502和管芯501-3不具有相同的尺寸)。这些实施例说明了针对任何M×N小片使用不同尺寸的管芯的能力，其中M和N小于3。对于M或N大于2的任何小片，小片中的管芯必须与相应小片位置中的管芯具有相同的尺寸(因为横跨不是对尺寸大于2的小片的可选项)。
因此，图5强调了将小片对管芯的组装扩展到具有不同尺寸的管芯的能力。此外，图5说明了其中第一3×1小片504-4和第二3×1小片504-5两者被结合到晶片500的单个小片位置514-4的实施例。在该实施例中，第一小片504-4与小片504-5被结合到小片位置514-4的不同区域。该实施例将结合一对管芯到一起的能力扩展到结合三个或更多的管芯。作为一示例，可通过将存储器小片504-4和数字信号处理器小片504-5结合到通用处理器小片位置514-4来组装片上系统(SOC)器件。
通过图6的组装方法600的流程图将上述的组装工艺图示出来。图6中所示的组装方法600的实施例包括一些旨在得到最高产品产率(即，最低数量的性能不匹配)的可选步骤。方法600的其它实施例可省略这些选择步骤中的一个或多个，尤其是其中第一晶片或第二晶片的产率可合理地预测并且足够高的情况，其中只测试具有较不可预测或较低产率的晶片上的管芯是有益的情况。然而，如果第一晶片和第二晶片的产率都预期超过指定阈值，那么其中任何一个晶片的测试可能是非生产性成本(即，测试没有充分消除组装处理来证明测试本身的成本是有效的)。如果不测试其中的任何一个晶片，那么“盲目的”晶片对晶片的结合是最有效的成本的选择(即，具有最低的对准成本)。
在图6所示的实施例中，组装方法600包括测试第一晶片100(方框602)以确定性能良好的和性能不良好的第一管芯102的位置。如上所述，只有在小片对晶片的组装以减少性能不匹配的形式得出产品产率增加的情况下，相对于晶片对晶片的组装，证明小片对晶片的组装的较高组装成本是有效的。这样，小片对晶片的组装意味着测试晶片中的至少一个，或许两个。
如图6所示的组装方法600还包括将经测试的晶片100划分成M×N管芯102的小片104(方框604)，其中M和N是整数变量，其可随应用而改变。例如可利用执行“小片化(panelization)”来使超过指定产率阈值的小片数量最大化的技术来静态(即，晶片100上的小片104的位置不会随晶片不同而改变)或动态地将晶片100划分成小片104。
在方框604中的小片化后，所示的方法600的实施例包括在方框605中将在方框604中识别的小片104分成指示每个小片104中性能良好和性能不良好的管芯102的模式的类的可选处理。方框605可用于在第一晶片100上的性能良好的管芯与第二晶片200上的性能良好的管芯之间实现最优匹配的实施例。
在第一晶片100的测试、小片化和任何分类(binning)或分类别(categorization)后，然后将晶片100切割成小片104(方框606)。根据实现方式，以诸如以小片104的不同类可被识别的实现方式，方法600可提供区分小片104彼此的能力。
所述的方法600的实施例还包括测试第二晶片200以产生表示在第二晶片上好的和坏的管芯202的位置的晶片图。如前所述，尤其在第二晶片200的产率和产率模式可预测的情况下，方法600的其它实施例可省略对第二晶片200的测试。
在对第二晶片200的测试后，与在方框604中第一晶片100被划分成小片104的方法类似，第二晶片然后可被划分成小片位置204(方框610)。如方框604，方框610的划分过程可以是静态的或动态地基于好的管芯和坏的管芯的模式。方框610的划分过程旨在识别适于与来自晶片100的小片104结合的小片位置。该过程可包括识别好的小片位置204(将对其结合好的小片104的小片位置)和识别坏的小片位置(将不对其结合小片104的小片位置)。其后，第二晶片200可被分类为优选地对应于第一晶片100被分类到其中的任何类的类(方框612)。
最后，在方框614中，经筛选的小片104被有选择地结合到晶片200的所识别的小片位置204(方框614)。在优选实施例中，与盲目的晶片对晶片的组装引起的性能不匹配数量相比，小片104对小片位置204的结合得到较低数量的性能不匹配。此外，认为减少利用小片对晶片的组装可实现的性能不匹配证明了与测试晶片、处理所产生的数据和操纵小片相关的任何成本增加是有效的。
总之，所描述的组装技术提供了晶片对晶片结合和传统管芯对晶片的组装的极端(polar extreme)之间的解决方案，其中在晶片对晶片结合中不必要地牺牲产品产率并且对于单独组件的管芯尺寸设置了不期望的限制，而在传统管芯对晶片的组装中存在不期望高的组装成本。已经参考特定的实施例描述了本发明。然而，本领域的普通技术人员理解，可以在不偏离本发明的如在所附权利要求所述范围的情况下做出各种调整和改变。例如，第一晶片和第二晶片的晶片直径可根据实现方式和产品类型而改变，并且两个(或更多个)管芯的技术类型可以不同。此外，尽管本发明已被描述为将来自第一晶片的小片组装到第二晶片上，但是将理解一些小片可来自与第一晶片相同类型的其它晶片。所以，说明书和附图将被认为是说明性的而非限制性的，并且所有这种调整旨在被包括在本发明的范围中。
针对特定的实施例已经在以上描述了益处、其它优点以及问题的解决。然而，益处、优点、问题的解决和可引起任何益处、优点或解决产生或变得更明显的任何元件将不被解释为关键的、需要的或基本的特征或者任何权利要求或全部权利要求的元素。如在此所使用的，术语“包括”、“包括...的”或者任何其它变量旨在覆盖广义的内容，使得处理、方法、项目或包括列出的元件的装置不只包括这些元件，而是对于这样的处理、方法、项目或装置可包括没有被表达性地列出的或固有的其它元件。

Claims (20)

1.一种组装电子器件的方法，包括以下步骤：
测试包括多个第一管芯的第一晶片以识别所述第一晶片中性能良好的第一管芯的位置；
将所述第一晶片划分成一组多管芯小片，其中小片包括所述第一管芯的M×N阵列；
将所述小片中的一个结合到第二晶片的小片位置以形成小片堆叠，其中所述小片位置包括第二管芯的M×N阵列；以及
将所述小片堆叠切割成一组电子器件，每个电子器件包括被结合到第二管芯的第一管芯。
2.如权利要求1所述的方法，其中，划分所述第一晶片的步骤包括根据所述第一晶片中的小片的静态映射来划分所述第一晶片。
3.如权利要求1所述的方法，其中，划分所述第一晶片的步骤包括划分所述第一晶片以使具有超过指定阈值的小片产率的小片数量最大化，其中小片产率表示小片中的性能良好的第一管芯的数量。
4.如权利要求1所述的方法，还包括将所述第一晶片的所述小片分入多个类中的一个，其中每个类与所述小片中性能良好的管芯的相应模式相关联。
5.如权利要求4所述的方法，其中，结合步骤包括对所述第二晶片的所述小片位置进行测试和分类，并且其中结合步骤还包括将小片结合到相同类的小片位置。
6.如权利要求1所述的方法，其中，所述第一管芯和所述第二管芯具有相同的尺寸，并且其中所述M×N阵列在至少一个阵列维中包括至少三个管芯。
7.如权利要求1所述的方法，其中，所述M×N阵列选自包括2×1阵列和2×2阵列的阵列组，并且其中所述第一管芯和所述第二管芯具有不同的尺寸。
8.如权利要求1所述的方法，其中，所述第一晶片和所述第二晶片具有不同的尺寸。
9.如权利要求1所述的方法，其中，所述第二管芯是处理器管芯，而所述第一管芯是存储器管芯。
10.一种组装电子器件的方法，包括以下步骤：
将第一晶片划分成一组多管芯小片，其中小片包括所述第一管芯的M×N阵列；
测试包括多个第二管芯的第二晶片以识别所述第二晶片中性能良好的第二管芯的位置；
确定所述第二晶片的小片位置，其中所述小片位置包括第二管芯的M×N阵列；
将小片结合到第二晶片的小片位置以形成小片堆叠；以及
将所述小片堆叠切割成一组电子器件，每个电子器件包括被结合到第二管芯的第一管芯。
11.如权利要求10所述的方法，其中，确定所述第二晶片的所述小片位置的步骤包括选择小片位置以使具有超过指定阈值的小片位置产率的小片位置数量最大化，其中小片位置产率表示小片位置中性能良好的第二管芯的数量。
12.如权利要求10所述的方法，还包括将所述第二晶片的所述小片位置分入多个类中的一个，其中每个类与所述小片位置中性能良好的第二管芯的相应模式相关联。
13.如权利要求10所述的方法，其中，所述第一管芯和所述第二管芯具有相同的尺寸，并且其中所述M×N阵列在至少一个阵列维中包括至少三个管芯。
14.如权利要求10所述的方法，其中，所述M×N阵列选自包括2×1阵列和2×2阵列的阵列组，并且其中所述第一管芯和所述第二管芯具有不同的尺寸。
15.如权利要求10所述的方法，其中，所述第一晶片和所述第二晶片具有不同的尺寸。
16.如权利要求10所述的方法，其中，所述第二管芯是处理器管芯，而所述第一管芯是存储器管芯。
17.一种组装电子器件的方法，包括：
将具有多个第一管芯的第一晶片切割成包括第一管芯的M×N阵列的小片，其中M或N大于1；
通过将所述小片结合到具有一组第二管芯的第二晶片的小片位置而形成小片位置，其中所述小片位置包括所述第二管芯的M×N阵列；以及
将所述小片位置切割成器件，该器件包括被结合到来自所述小片位置的第二管芯的来自所述小片的第一管芯。
18.如权利要求17所述的方法，还包括测试所述第一晶片以识别性能良好的第一管芯，并且如果性能良好的第一管芯的百分比小于指定阈值，则丢弃小片。
19.如权利要求17所述的方法，还包括测试所述第二晶片以识别性能良好的第二管芯，并且如果性能良好的第二管芯的百分比小于指定阈值，则排除小片位置。
20.如权利要求17所述的方法，还包括：
测试所述第一晶片以识别性能良好的第一管芯，以及测试所述第二晶片以识别性能良好的第二管芯；以及
基于所述小片和所述小片位置中性能良好的管芯的匹配模式来选择要结合的小片和相应小片位置。
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