KR101544319B1 - 3차원 반도체의 제조방법 - Google Patents

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Abstract

3차원 반도체 칩의 제조방법이 개시된다. 3차원 반도체 칩의 제조방법은 복수 개의 웨이퍼들을 각각 복수 개의 다이들로 이루어진 복수 개의 멀티다이들로 분리하는 단계; 상기 다이들에 각각 디펙트가 형성되어 있는지 여부를 검사하는 단계; 상기 검사 결과와 상기 멀티다이들 각각에 대한 정보를 저장하는 단계; 미리 설정된 층수를 갖도록 상기 멀티다이들을 모두 조합하여 적층함으로써 가상의 조합체들을 형성하는 단계; 상기 검사 결과와 상기 멀티다이들 각각에 정보를 이용하여 상기 조합체들의 수율을 계산하고 수율이 가장 높은 조합체를 선택하여 상기 조합체와 동일한 구조를 갖도록 상기 멀티다이들을 적층함으로써 3차원 반도체 그룹을 형성하는 단계; 및 상기 3차원 반도체 그룹을 다이별로 분리함으로써 3차원 반도체 칩을 형성하는 단계를 포함한다.

Description

3차원 반도체의 제조방법{METHOD FOR MANUFACTURING THREE-DIMENSIONAL SEMICONDUCTOR CHIP}
본 발명은 3차원 반도체에 관한 것으로서, 보다 상세하게는 3차원 반도체 칩을 제조하는 방법에 관한 것이다.
반도체는 현대사회에 들어서며 급격한 발전을 이루어왔다. 일반인들에게도 익히 알려져 있는 Intel의 창업자 Moore가 말한 Moore의 법칙(1개의 칩에 들어가는 트랜지스터의 개수는 18개월마다 2배씩 증가한다.)을 수십년 동안 지켜오며 반도체의 사이즈는 계속 작아지며 현재는 약 20㎚ 수준의 반도체를 생산할 수 있는 기술력을 가질 수 있게 되었다.
일반적으로, 반도체 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에 들어서는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 스택킹(stacking) 방식을 이용한 다양한 반도체 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택킹"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택킹 방식에 의하면, 종래에 비하여 2배 이상의 메모리 용량을 갖는 반도체 제품을 구현할 수 있다.
또한, 스택킹은 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점을 갖기 때문에 스태킹에 대한 연구 및 개발이 가속화되고 있는 실정이다.
현재 스택킹(stacking)을 수행하는 방법은 크게 웨이퍼 투 웨이퍼(Wafer to Wafer(W2W)), 다이 투 웨이퍼(Die to Wafer(D2W)) 및 다이 투 다이(Die to Die(D2D))로 분류될 수 있다.
웨이퍼 투 웨이퍼(W2W) 방법의 경우, 적층되는 층수가 높아질 수록 수율이 지수적으로 감소하는 문제점이 있고, 다이 투 다이(D2D) 방법은 스택킹(stacking)을 1번 수행하기 때문에 1개의 반도체 칩만을 생산할 수 있다는 단점이 있지만 높은 수율을 가질 수 있는 효과가 있다.
본 발명이 해결하고자 하는 기술적 과제는, 하나의 웨이퍼를 복수 개로 분리하여 적층함으로써 3차원 반도체 칩을 제조할 수 있는 처리량(throughput)과 수율(yield)을 동시에 달성할 수 있는 3차원 반도체의 제조방법을 제공하는 것이다.
상기와 같은 기술적 과제를 해결하기 위해, 본 발명의 실시예에 따른 3차원 반도체 칩의 제조방법은 복수 개의 웨이퍼들을 각각 복수 개의 다이들로 이루어진 복수 개의 멀티다이들로 분리하는 단계; 상기 다이들에 각각 디펙트가 형성되어 있는지 여부를 검사하는 단계; 상기 검사 결과와 상기 멀티다이들 각각에 대한 정보를 저장하는 단계; 미리 설정된 층수를 갖도록 상기 멀티다이들을 모두 조합하여 적층함으로써 가상의 조합체들을 형성하는 단계; 상기 검사 결과와 상기 멀티다이들 각각에 정보를 이용하여 상기 조합체들의 수율을 계산하고 수율이 가장 높은 조합체를 선택하여 상기 조합체와 동일한 구조를 갖도록 상기 멀티다이들을 적층함으로써 3차원 반도체 그룹을 형성하는 단계; 및 상기 3차원 반도체 그룹을 다이별로 분리함으로써 3차원 반도체 칩을 형성하는 단계를 포함할 수 있다.
하나의 실시예로상기 멀티다이들은 각각 사각형 형상이고 상부면을 갖고, 상기 상부면은 제1 방향으로 연장된 제1 모서리와 상기 제1 방향과 수직한 방향으로 연장된 제2 모서리를 갖을 수 있다.
하나의 실시예로 상기 멀티다이들의 적층은, 상기 멀티다이들 각각의 상기 제1 모서리와 상기 제2 모서리가 각각 서로 평행하도록 배치될 수 있다.
하나의 실시예로 상기 복수 개의 멀티다이들로 각각 분리하는 단계는, 상기 멀티다이들이 각각 동일한 개수의 다이들로 이루어지고, 동일한 형상과 크기를 가지도록 분리하는 단계를 포함할 수 있다.
하나의 실시예로 상기 검사 결과는, 상기 멀티다이들 각각에 디펙트가 형성된 다이의 위치가 하나 이상 표시될 수 있다.
하나의 실시예로 상기 멀티다이들 각각에 대한 정보는, 상기 멀티다이가 분리된 상기 웨이퍼에 대한 식별번호 및 상기 멀티다이가 상기 웨이퍼로부터 분리된 위치에 대한 식별번호를 포함할 수 있다.
로트 번호(lot number)는 같은 재료이기 때문에 같은 제품의 특성을 갖는다고 인정되는 제품에 부여되는 부호로서, 한 로트에서 몇 개씩 발췌하여 검사를 하고, 그 중 불량이 발견시에는 그 로트의 제품을 모두 검사하는 방식으로 붙여진 번호를 의미하며, 멀티다이들 각각에 대한 정보는 멀티다이들이 분리된 웨이퍼에 대한 로트 번호를 더 포함할 수 있다.
하나의 실시예로 상기 복수 개의 웨이퍼들 중 하나의 웨이퍼에서 분리되는 복수 개의 멀티다이들의 개수는, 4개 이상인 것을 특징으로 할 수 있다.
하나의 실시예로 상기 미리 설정된 층수는, 2층 이상인 것을 특징으로 할 수 있다.
상기와 같은 본 발명은, 3차원 반도체 칩을 제조할 수 있는 제조의 처리량(throughput)과 수율(yield)을 향상시킬 수 있는 효과가 있다. 즉, 본 발명은 종래 웨이퍼 투 웨이퍼(wafer to wafer) 방법에 비하여는 수율이 향상될 수 있고, 종래 다이 투 다이(die to die) 방법에 비하여는 처리량(throughput)이 향상될 수 있다.
도 1은 본 발명의 실시예에 따른 3차원 반도체 칩의 제조방법을 설명하기 위한 흐름도이다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 웨이퍼로부터 멀티다이들을 분리하는 방식을 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 다이별로 디펙트가 형성되어 있는 멀티다이들이 저장되는 방식을 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 3차원 반도체 칩의 제조방법을 통하여 제조될 수 있는 3차원 반도체 칩의 수율을 나타낸 그래프이다.
도 5는 본 발명의 실시예에 따른 3차원 반도체 칩의 제조방법을 통하여 제조될 수 있는 3차원 반도체 칩의 제조 처리량을 나타낸 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러가지 실시예를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명의 실시예에 따른 3차원 반도체 칩의 제조방법을 설명하기 위한 흐름도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 3차원 반도체 칩의 제조방법은 복수 개의 웨이퍼들을 각각 복수 개의 다이들로 이루어진 복수 개의 멀티다이들로 분리하는 단계(S10); 상기 다이들에 각각 디펙트가 형성되어 있는지 여부를 검사하는 단계(S20); 상기 검사 결과와 상기 멀티다이들 각각에 대한 정보를 저장하는 단계(S30); 미리 설정된 층수를 갖도록 상기 멀티다이들을 모두 조합하여 적층함으로써 가상의 조합체들을 형성하는 단계(S40); 상기 검사 결과와 상기 멀티다이들 각각에 대한 정보를 이용하여 상기 조합체들의 수율을 계산하고 수율이 가장 높은 조합체를 선택하여 상기 조합체와 동일한 구조를 갖도록 상기 멀티다이들을 적층함으로써 3차원 반도체 그룹을 형성하는 단계(S50); 및 상기 3차원 반도체 그룹을 다이별로 분리함으로써 3차원 반도체 칩을 형성하는 단계(S60)을 포함할 수 있다.
3차원 반도체를 적층하기 위하여, 복수 개의 웨이퍼들을 각각 복수 개의 다이들로 이루어진 복수 개의 멀티다이들로 분리한다(S10).
다이(die)는 회로가 제작되어 있는 반도체 물질의 자그마한 사각형 조각을 의미한다. 하나의 웨이퍼에는 복수 개의 다이들이 배치되어 있을 수 있고, 멀티다이(multi-die)는 복수 개의 다이들로 이루어진 하나의 그룹을 의미할 수 있다.
하나의 웨이퍼에 배치되어 있는 복수 개의 다이들을 이용하여 하나의 웨이퍼를 복수 개의 멀티다이(multi-die)들로 분리할 수 있다. 웨이퍼가 복수 개인 경우에는 웨이퍼들 각각의 다이들을 이용하여 웨이퍼들 각각에 대한 복수 개의 멀티다이들을 분리할 수 있다. 복수 개의 멀티다이들을 복수 개의 웨이퍼들로부터 분리하기 위하여 스크라이빙(scribing), 기계적 절단(mechanical sawing) 또는 레이저 커팅(laser cutting) 등이 사용될 수 있다.
다이들을 이용하여 웨이퍼들로부터 멀티다이들을 분리하는 것은 3차원 반도체 칩을 제조하기 위한 목적에 따라 변경될 수 있다. 즉, 웨이퍼 상에 배치된 복수 개의 다이들을 그룹화하는 영역을 변경함으로써 멀티다이들이 각각 포함하고 있는 다이들의 개수 및 멀티다이들의 크기가 결정될 수 있다. 이 경우, 하나의 웨이퍼 상에 배치된 다이들이 모두 멀티다이들에 포함되도록 멀티다이들이 분리되는 것이 바람직하다.
일 예로 웨이퍼들로부터 분리된 멀티다이들은 각각 상부면을 갖고, 상기 상부면은 제1 방향으로 연장된 제1 모서리와 상기 제1 방향과 수직한 방향으로 연장된 제2 모서리를 가질 수 있고, 멀티다이들은 각각 정사각형(sqaure) 형상일 수 있으나 이에 한정되는 것은 아니다. 예를 들면, 멀티다이들은 정사각형 형상 이외에도 직사각형 형상을 가질 수 있다.
일 예로 웨이퍼로부터 복수 개의 멀티다이들로 각각 분리하는 단계에서는 멀티다이들이 각각 동일한 개수의 다이들로 이루어지고, 동일한 형상을 가지도록 분리될 수 있다. 즉, 하나의 웨이퍼에서 분리된 복수 개의 멀티다이들은 서로 동일한 형상과 크기를 가지도록 분리될 수 있다.
또한, 하나의 웨이퍼에서 분리된 복수 개의 멀티다이들은 하나 이상의 동일한 형상을 가질 수 있다. 예를 들면, 하나의 웨이퍼에서 8개의 멀티다이들이 분리되는 경우, 4개의 멀티다이들은 동일한 개수의 다이들을 포함하는 동일한 정사각형 형상과 크기를 가질 수 있고, 나머지 4개의 멀티다이들은 동일한 개수의 다이들을 포함하는 동일한 직사각형 형상과 크기를 가질 수 있다.
복수 개의 웨이퍼들에서 복수 개의 멀티다이들이 분리된 후, 분리된 멀티다이별로 다이들에 각각 디펙트(defect)가 형성되어 있는지 여부를 검사한다(S20). 예를 들면, 상기 검사 결과는 상기 멀티다이별로 디펙트가 형성된 다이의 위치가 하나 이상 표시되어 있을 수 있다.
다음으로, 상기 검사 결과와 상기 멀티다이들 각각에 대한 정보를 저장한다(S30). 일 예로 멀티다이들 각각에 대한 정보는 멀티다이가 분리된 웨이퍼에 대한 식별번호 및 멀티다이가 웨이퍼로부터 분리된 위치에 대한 식별번호를 포함할 수 있다.
예를 들면, 웨이퍼들의 갯수가 N(1,2,3 ... N)개이고, 각각의 웨이퍼들에서 분리되는 멀티다이들이 각각 4개인 경우, 웨이퍼들은 각각 1번 내지 N번 까지의 식별번호를 가질 수 있고, 멀티다이들은 각각 A 내지 D까지의 식별번호를 가질 수 있다.
이 경우, 1번 웨이퍼로부터 분리된 4개의 멀티다이들은 1번 웨이퍼 상부 좌측에서부터 시계 방향을 따라 A 내지 D의 식별번호를 가질 수 있다. 예를 들면, 1번 웨이퍼로부터 분리된 4개의 멀티다이들은 각각 멀티다이-1-A, 멀티다이-1-B, 멀티다이-1-C 및 멀티다이-1-D와 같은 방식으로 표시될 수 있다. 멀티다이들을 서로 구별할 수 있는 경우라면 식별번호를 표시하는 방식은 다양하게 변경될 수 있음은 자명하다.
다음으로, 미리 설정된 층수를 갖도록 상기 멀티다이들을 모두 조합하여 적층함으로써 가상의 조합체들을 형성한다(S40). 예를 들면, 미리 설정된 층수가 3층인 경우, 멀티다이들 중 하나를 선택하여 그 위에 다른 멀티다이를 적층하고, 다시 그 위에 또 다른 멀티다이를 적층하는 방식으로 하나의 조합체를 형성할 수 있다. 조합체를 형성하는 것은 컴퓨터 프로그램을 통하여 수행될 수 있고, 조합체들은 실제로 제작되는 것이 아닌 가상의 조합체를 의미할 수 있다. 저장된 멀티다이들 각각에 대한 정보를 이용하여 가상의 조합체들을 형성할 수 있다.
일 예로 3층인 가상의 조합체들을 형성하기 위하여 멀티다이들을 모두 이용하여 3층이 될 수 있는 조합을 모두 수행함으로써 가상의 조합체들을 형성할 수 있다. 이러한 모든 조합은 컴퓨터 프로그램을 통하여 수행될 수 있다.
또한, 멀티다이들의 적층은 멀티다이들 각각의 제1 모서리와 제2 모서리가 각각 서로 평행하도록 배치됨으로써 수행될 수 있다. 예를 들면, 하나의 멀티다이인 멀티다이-1-A 상에 다른 하나의 멀티다이인 멀티다이-1-B가 적층되는 경우, 멀티다이-1-B는 멀티다이-1-A 상에서 회전된 상태로 다시 적층되는 경우들은 제외된다. 이러한 방식은 웨이퍼 투 웨이퍼(wafer to wafer) 방식에서 적층되는 방식과 동일하므로 자세한 설명은 생략하기로 한다.
미리 설정된 층수를 가지는 가상의 조합체들이 모두 형성된 후에는, 상기 검사 결과와 상기 멀티다이들 각각에 대한 정보를 이용하여 상기 조합체들의 수율(yield)을 계산하고 수율이 가장 높은 조합체를 선택하여 상기 조합체와 동일한 구조를 갖도록 상기 멀티다이들을 적층함으로써 3차원 반도체 그룹을 형성한다(S50).
미리 설정된 층수는 사용자의 선택에 따라 변경될 수 있고, 일 예로 2, 4, 6 .. 등의 층수로 설정될 수 있다.
상기 조합체들의 수율은 디펙트가 형성된 다이의 위치가 하나 이상 표시되어 있는 멀티다이들의 정보를 이용하여 계산할 수 있다. 형성된 조합체들 중 가장 수율이 높은 조합체를 선택한 경우, 수율이 가장 높은 조합체를 형성하는 멀티다이들에 대한 정보도 확인할 수 있다.
다음으로, 상기 3차원 반도체 그룹을 다이별로 분리함으로써 3차원 반도체 칩을 형성한다(S60). 3차원 반도체 칩을 형성하기 위하여는 3차원 반도체 그룹을 다이별로 분리하여야 하며, 다이별로 분리하기 위하여 스크라이빙(scribing), 기계적 절단(mechanical sawing) 또는 레이저 커팅(laser cutting) 등이 사용될 수 있다. 이와 같은 공정을 통하여 3차원 반도체 칩을 형성할 수 있다.
본 발명의 실시예에 따른 3차원 반도체 칩의 제조방법을 이용하는 경우에는 가장 수율이 높고 처리량이 향상된 3차원 반도체 칩을 형성할 수 있으며, 이러한 효과에 대하여는 아래의 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 웨이퍼로부터 멀티다이들을 분리하는 방식을 설명하기 위한 도면이다.
도 2a를 참조하면, 하나의 웨이퍼를 통하여 4개의 멀티다이들(A 내지 D)이 분리될 수 있고, 분리될 수 있는 멀티다이들은 각각 16개의 다이들을 포함하고 있다. 멀티다이들은 각각 정사각형 형상이고 크기는 4X4이다.
도 2b를 참조하면, 하나의 웨이퍼를 통하여 21개의 멀티다이들(A 내지 U)이 분리될 수 있고, 분리될 수 있는 멀티다이들은 각각 4개의 다이들을 포함하고 있다. 멀티다이들은 각각 정사각형 형상이고 크기는 2X2이다.
음영처리된 다이들은 멀티다이들에 포함되지 않은 다이들을 나타내며, 남겨진 다이들은 다이 투 다이(die to die) 공정에 사용될 수 있다.
도 2b를 참조하면, 하나의 웨이퍼를 통하여 21개의 멀티다이들(A 내지 U)이 분리될 수 있고, 분리될 수 있는 멀티다이들은 각각 4개의 다이들을 포함하고 있다. 멀티다이들은 각각 정사각형 형상이고 크기는 2X2이다.
도 2c를 참조하면, 하나의 웨이퍼를 통하여 8개의 멀티다이들(A 내지 H)이 분리될 수 있다.
분리될 수 있는 멀티다이들 중 4개의 멀티다이들(A, B, E 및 H)은 각각 직사각형 형상을 가지고 6개의 다이들을 포함하며 크기는 1X6이다. 또 다른 4개의 멀티다이들(C, D, F 및 G)은 각각 정사각형 형상을 가지고 16개의 다이들을 포함하며 크기는 4X4이다.
도 2c에 도시된 바와 같이 멀티다이들은 하나의 웨이퍼로부터 복수 개의 형상을 가지도록 분리될 수 있으며, 3차원 반도체 칩을 형성하기 위한 조건(수율 또는 처리량 등)에 따라 분리될 수 있는 멀티다이들의 형상 및 크기 중 하나 이상이 변경될 수 있다.
도 3은 본 발명의 실시예에 따른 다이별로 디펙트가 형성되어 있는 멀티다이들이 저장되는 방식을 설명하기 위한 도면이다.
도 3을 참조하면, 1번 웨이퍼로부터 분리된 4개의 멀티다이들 상에는 각각 디펙트가 형성된 다이들의 위치가 표시되어 있고 이러한 방식으로 멀티다이들에 대한 정보가 각각의 멀티다이들에 대하여 저장될 수 있다. 따라서, 디펙트에 대한 정보를 포함하고 있는 멀티다이들을 이용하여 가상의 조합체들을 형성할 수 있다.
[표 1]은 본 발명의 실시예에 따른 3차원 반도체 칩의 제조방법을 통하여 제조될 수 있는 3차원 반도체 칩의 수율을 나타낸 표이다. [표 1]에서 멀티다이 크기는 2X2, 3X3 및 4X4의 크기를 가지며, T(number of tiers)는 멀티다이들로 적층된 조합체들의 층수를 나타내고, N은 웨이퍼들로부터 분리된 멀티다이들의 갯수를 나타낸다.
멀티 다이 크기 T N Defect Rates
20% 40% 60% 80%
2X2 2 75 68.03% 40.89% 20.41% 6.84%
100 68.35% 41.24% 20.69% 6.98%
125 68.58% 41.46% 20.87% 7.09%
4 75 45.34% 18.63% 6.21% 1.55%
100 47.14% 19.62% 6.65% 1.71%
125 48.33% 20.24% 6.94% 1.82%
6 75 32.78% 9.92% 2.74% 0.75%
100 34.75% 10.87% 3.12% 0.90%
125 36.02% 11.48% 3.37% 0.99%
3X3 2 75 70.36% 43.83% 23.15% 8.70%
100 70.80% 44.32% 23.54% 8.93%
125 71.15% 44.64% 23.82% 9.10%
4 75 49.80% 22.96% 9.10% 2.93%
100 51.97% 24.29% 9.82% 3.24%
125 53.50% 25.23% 10.33% 3.46%
6 75 38.13% 14.11% 5.03% 1.76%
100 40.96% 15.62% 5.76% 2.06%
125 42.71% 16.62% 6.22% 2.25%
4X4 2 75 72.66% 46.76% 25.95% 10.67%
100 73.27% 47.40% 26.45% 10.97%
125 73.65% 47.84% 26.81% 11.21%
4 75 53.99% 27.47% 12.37% 4.60%
100 56.67% 29.28% 13.39% 5.11%
125 58.37% 30.48% 14.11% 5.46%
6 75 43.57% 18.75% 7.87% 3.10%
100 47.13% 20.87% 8.98% 3.61%
125 49.42% 22.28% 9.71% 3.98%
표 1을 참조하면, 디펙트율(Defect rates)이 감소할 수록 가상의 3차원 반도체 칩의 수율이 상승하는 것을 확인할 수 있고, 분리된 멀티다이들의 개수가 증가할 수록 가상의 3차원 반도체 칩의 수율이 상승하는 것을 확인할 수 있다.
또한, 멀티다이의 크기가 증가할 수록 3차원 반도체 칩의 수율이 증가하는 것을 확인할 수 있다. 즉, 멀티다이에 포함된 다이들의 개수가 증가할 수록 3차원 반도체 칩의 수율이 증가하는 것을 확인할 수 있다.
[표 2]는 종래의 웨이퍼 투 웨이퍼(wafer to wafer) 방식을 통하여 적층된 3차원 반도체의 수율을 나타낸 표이다. [표 2]에서 T(number of tiers)는 웨이퍼들로 적층된 3차원 반도체의 층수를 나타내고, N은 웨이퍼들의 갯수를 나타낸다.
T N Defect Rates
20% 40% 60% 80%
2 75 65.72% 38.08% 17.84% 5.15%
100 65.93% 38.28% 18.01% 5.22%
125 66.05% 38.39% 18.08% 5.28%
4 75 41.44% 14.84% 3.82% 0.59%
100 42.69% 15.34% 4.03% 0.64%
125 43.37% 15.75% 4.19% 0.69%
6 75 27.94% 6.37% 1.11% 0.16%
100 29.03% 6.87% 1.26% 0.21%
125 30.21% 7.14% 1.36% 0.23%
[표 2]에서 3차원 반도체의 적층된 층수가 6이고, 3차원 반도체를 형성하기 위하여 적층에 사용된 웨이퍼들의 수가 125개인 경우에는 수율이 30.21%이다.
[표 1]의 멀티다이들의 크기가 4X4인 경우에 3차원 반도체 칩의 적층된 층수가 6이고, 적층에 사용된 멀티다이들의 수가 125개인 경우에는 3차원 반도체 칩의 수율이 49.42%이다. 본 발명의 실시예에 따라 제조된 3차원 반도체 칩의 수율은 웨이퍼 투 웨이퍼(wafer to wafer) 방식에 의하여 제조된 3차원 반도체 칩의 수율에 비하여 약 64% 증가되는 것을 확인할 수 있다.
도 4는 본 발명의 실시예에 따른 3차원 반도체 칩의 제조방법을 통하여 제조될 수 있는 3차원 반도체 칩의 수율을 나타낸 그래프이다.
도 4에서 D2D는 종래의 다이 투 다이(die to die) 방식을 이용하여 제조될 수 있는 3차원 반도체 칩을 의미하고, MD2MD(멀티다이 투 멀티다이, multi-die to multi-die)는 본 발명의 실시예에 따른 3차원 반도체 칩의 제조방법을 통하여 제조될 수 있는 3차원 반도체 칩을 의미하며, W2W는 종래의 웨이퍼 투 웨이퍼(wafer to wafer) 방식을 이용하여 제조될 수 있는 3차원 반도체 칩을 의미한다.
도 4를 참조하면, 적층되는 층수가 증가되어도 MD2MD이 W2W보다 수율이 높다는 것을 확인할 수 있다. 이를 통하여 종래의 웨이퍼 투 웨이퍼(wafer to wafer) 방식보다는 본 발명의 실시예에 따른 3차원 반도체 칩의 제조방법을 통하여 제조될 수 있는 3차원 반도체 칩의 수율이 향상되는 것을 확인할 수 있다.
도 5는 본 발명의 실시예에 따른 3차원 반도체 칩의 제조방법을 통하여 제조될 수 있는 3차원 반도체 칩의 제조 처리량을 나타낸 그래프이다.
도 5에서 D2D는 종래의 다이 투 다이(die to die) 방식을 이용하여 제조될 수 있는 3차원 반도체 칩을 의미하고, MD2MD(멀티다이 투 멀티다이, multi-die to multi-die)는 본 발명의 실시예에 따른 3차원 반도체 칩의 제조방법을 통하여 제조될 수 있는 3차원 반도체 칩을 의미하며, W2W는 종래의 웨이퍼 투 웨이퍼(wafer to wafer) 방식을 이용하여 제조될 수 있는 3차원 반도체 칩을 의미한다.
도 5를 참조하면, 적층되는 층수가 증가되어도 MD2MD이 D2D보다 처리량(Throughput)이 높다는 것을 확인할 수 있다. 이를 통하여 종래의 다이 투 다이(die to die) 방식보다는 본 발명의 실시예에 따른 3차원 반도체 칩의 제조방법을 통하여 제조될 수 있는 3차원 반도체 칩의 처리량이 향상되는 것을 확인할 수 있다.
도 4 및 도 5를 통하여 살펴본 바와 같이 본 발명의 실시예에 따른 3차원 반도체 칩의 제조방법을 통하여 제조될 수 있는 3차원 반도체 칩은 종래의 웨이퍼 투 웨이퍼(wafer to wafer) 방식보다는 수율이 향상되고, 종래의 다이 투 다이(die to die) 방식보다는 처리량이 향상되는 효과가 있어 종래 두 가지 방식의 장점을 모두 갖고 있다.
이상에서 본 발명에 따른 실시예들이 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 범위의 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 다음의 특허청구범위에 의해서 정해져야 할 것이다.

Claims (8)

  1. 복수 개의 웨이퍼들을 각각 복수 개의 다이들로 이루어진 복수 개의 멀티다이들로 분리하는 단계;
    상기 다이들에 각각 디펙트가 형성되어 있는지 여부를 검사하는 단계;
    상기 검사 결과와 상기 멀티다이들 각각에 대한 정보를 저장하는 단계;
    미리 설정된 층수를 갖도록 상기 멀티다이들을 모두 조합하여 적층함으로써 가상의 조합체들을 형성하는 단계;
    상기 검사 결과와 상기 멀티다이들 각각에 정보를 이용하여 상기 조합체들의 수율을 계산하고 수율이 가장 높은 조합체를 선택하여 상기 조합체와 동일한 구조를 갖도록 상기 멀티다이들을 적층함으로써 3차원 반도체 그룹을 형성하는 단계; 및
    상기 3차원 반도체 그룹을 다이별로 분리함으로써 3차원 반도체 칩을 형성하는 단계를 포함하는, 3차원 반도체 칩의 제조방법.
  2. 제1항에 있어서,
    상기 멀티다이들은 각각 사각형 형상이고 상부면을 갖고,
    상기 상부면은 제1 방향으로 연장된 제1 모서리와 상기 제1 방향과 수직한 방향으로 연장된 제2 모서리를 갖는, 3차원 반도체 칩의 제조방법.
  3. 제2항에 있어서,
    상기 멀티다이들의 적층은,
    상기 멀티다이들 각각의 상기 제1 모서리와 상기 제2 모서리가 각각 서로 평행하도록 배치되는, 3차원 반도체 칩의 제조방법.
  4. 제1항에 있어서,
    상기 복수 개의 멀티다이들로 각각 분리하는 단계는,
    상기 멀티다이들이 각각 동일한 개수의 다이들로 이루어지고, 동일한 형상과 크기를 가지도록 분리하는 단계를 포함하는, 3차원 반도체 칩의 제조방법.
  5. 제1항에 있어서,
    상기 검사 결과는,
    상기 멀티다이들 각각에 디펙트가 형성된 다이의 위치가 하나 이상 표시될 수 있는, 3차원 반도체 칩의 제조방법.
  6. 제1항에 있어서,
    상기 멀티다이들 각각에 대한 정보는,
    상기 멀티다이가 분리된 상기 웨이퍼에 대한 식별번호 및 상기 멀티다이가 상기 웨이퍼로부터 분리된 위치에 대한 식별번호를 포함하는, 3차원 반도체 칩의 제조방법.
  7. 제1항에 있어서,
    상기 복수 개의 웨이퍼들 중 하나의 웨이퍼에서 분리되는 복수 개의 멀티다이들의 개수는,
    4개 이상인 것을 특징으로 하는, 3차원 반도체 칩의 제조방법.
  8. 제1항에 있어서,
    상기 미리 설정된 층수는,
    2층 이상인 것을 특징으로 하는, 3차원 반도체 칩의 제조방법.
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