CN112563250B - 一种多颗芯片同时制备封装使用的方法 - Google Patents

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Abstract

本发明公开了一种多颗芯片同时制备封装使用的方法，该方法包括：器件芯片所在圆片布局设计优化；器件芯片具体结构设计优化；原有微加工工艺流程和难度不变；器件划片和封装使用过程简化，器件总制备成本降低。本发明通过设计优化，减小器件在测试、划片、挑片阶段的工作量，达到降低成本，提高产品竞争力的目的；尤其对碳化硅基器件等体积小、功率大的器件有较好的潜在应用价值。

Description

一种多颗芯片同时制备封装使用的方法
技术领域
本发明涉及半导体器件领域，特别是一种多颗芯片同时制备封装使用的方法。
背景技术
SiC材料禁带宽度大、击穿电场高、饱和漂移速度和热导率大，这些材料优越性能使其成为制作高功率、高频、耐高温、抗辐射器件的理想材料。因此，SiC材料常常可以用更小的体积，实现和其他半导体材料(尤其是硅)相同的电学性能。然而，特别小的尺寸也会给SiC材料器件带来成本上的增加，主要包括芯片切割的复杂度、芯片取用的复杂度等。
尤其碳化硅的优势在于制作高压器件。对于高压器件的芯片，需要一定宽度的终端结构控制边缘电场，这部分面积与电压大小正相关，因而在总面积较小的小电流芯片中占比较大。
发明内容
本发明的目的在于提供一种多颗芯片同时制备封装使用的方法，通过设计优化，减小器件在测试、划片、挑片阶段的工作量，从而降低成本、提高产品竞争力，尤其对碳化硅基器件等体积小、功率大的器件有较好的潜在应用价值。
实现本发明目的的技术方案为：一种多颗芯片同时制备封装使用的方法，包括以下步骤：
S1：在碳化硅器件芯片的结构设计时，根据圆片大小、芯片尺寸，确认多颗芯片阵列的周期性结构m*n，m和n为大于等于1的自然数，且m*n大于等于2；
S2：在碳化硅器件芯片的结构设计时，根据器件耐压需求，对芯片阵列的相邻芯片之间的终端结构，即重叠区域进行优化，优化内容包括省去原有的划片槽，以及通过电场仿真，重新确认终端结构；若终端结构为场限制环，优化对象为环的根数、环宽和间距，若终端结构为JTE，优化对象为各注入条件的区域宽度；
S3：进行圆片的工艺加工；
S4：完成圆片的微加工工艺后，对圆片性能进行测试、筛选统计；
S5：完成测试后，沿芯片阵列的边缘对圆片进行划片；
S6：划片完成后，依照不同的应用需求，将芯片阵列进行分拣；
S7：将芯片阵列应用于不同需求的模块或者电路中。
与现有技术相比，本发明的有益效果为：本发明根据芯片实际应用需求，从芯片设计阶段开始，通过多颗芯片阵列复合使用，选择合适结构、优化芯片之间终端结构，不增加微加工工艺复杂度，减小芯片后期划片、取用、封装的成本，达到提升产品应用价值的目的。而相比于SoC(system on chips)，本发明主要还是基于正常的芯片制备工艺流程，阵列单元中都是相同的重复单一元器件，设计复杂度和制备工艺复杂度都很低。
附图说明
图1是本发明的具体实施方式中根据圆片大小、芯片尺寸，确认多颗芯片阵列的周期性结构的示意图，图中选取的是3*3。
图2是本发明的具体实施方式中芯片阵列对划片槽面积优化的示意图，图中外围一圈深色区域为划片槽，阵列内部的芯片之间如A点位置的划片槽可以省略。
图3是本发明的具体实施方式中芯片阵列对终端结构位置优化的示意图，图中A点位置原本并行的两条终端结构可以交叠优化，B点位置在四颗芯片之间，可用于监控芯片阵列实际终端电场。
图4是本发明的具体实施方式中对芯片阵列根据实际性能决定是否合格、是否打线的示意图。
图5是本发明的具体实施方式中对芯片阵列在电路应用中，对阵列中的芯片进行编码和使用的示意图，图中既可以对坏点B1位置不编码、不打线，也可以对B1编码后在系统中不使用。
图6为实施例中Silvaco软件生成剖面的电场分布图。
图7为实施例中场限制环仿真优化示意图
图8为实施例中JTE结构仿真优化示意图。
具体实施方式
本发明提供一种多颗芯片同时制备封装使用的方法，主要适用于小尺寸、大功率的碳化硅器件，包括以下的工艺步骤：
S1：在碳化硅器件芯片的结构设计时，根据圆片大小、芯片尺寸，确认多颗芯片阵列的周期性结构m*n，m和n为大于等于1的自然数，且m*n大于等于2；
S2：在碳化硅器件芯片的结构设计时，根据器件耐压需求，对芯片阵列的相邻芯片之间的终端结构，即重叠区域进行优化，优化内容包括省去原有的划片槽，以及通过电场仿真，重新确认终端结构；若终端结构为场限制环，优化对象为环的根数、环宽和间距，若终端结构为JTE，优化对象为各注入条件的区域宽度；
S3：依照原本的流程进行圆片的工艺加工，不增加额外流程；
S4：完成圆片的微加工工艺后，对圆片性能进行测试、筛选统计；
S5：完成测试后，沿芯片阵列的边缘对圆片进行划片；
S6：划片完成后，依照不同的应用需求，将芯片阵列进行分拣；
S7：最后，将芯片阵列应用于不同需求的模块或者电路中。
进一步的，所述步骤S1中，主要针对尺寸较小的芯片，默认条件下指边长小于1mm，从而最大化减小划片刀数，缩短工艺时间的优势；m*n结构的选择默认条件下，按照芯片阵列的实际边长0.3-2cm区间进行选择，兼顾圆片边缘面积的损失，和芯片阵列集成到电路或者模块时的难易程度，所以最终要根据实际应用场景决定。
步骤S2中，对芯片阵列的优化内容，包括划片槽区域，以及器件终端耐压区域。
步骤S3中，对既定的圆片加工工艺难度和复杂度，均没有增加。
步骤S5和S6中，由于采用芯片阵列为最小单元，可以缩短圆片的划片和分拣周期，减小成本。
下面结合附图，对本发明的技术方案做进一步的阐述。
实施例
本发明公开了一种多颗芯片同时制备、封装、使用的方法，主要适用于小体积、大功率的碳化硅器件，应用情形主要针对阵列单元，该项发明主要但不仅限用于以下几个情况：
A模块中使用，需要多颗相同小电流芯片的情形，可以通过外接电路将阵列中的芯片用于模块的不同位置；
B需要高可靠性的电路中，阵列单元中的芯片由于是同批次同片的流片，器件一致性高，器件之间可以互为备份；
C甚至仅从降低成本的角度，阵列单元的不同芯片之间相互并联独立，通过测试筛选，可以剔除阵列单元中的废芯片不打线封装(或者打线封装后在电路中选择不使用)，而整个阵列单元还是合格的，相比于相同面积下的独立芯片在该情形下只能整颗报废，可以提升圆片成品率。
包括以下步骤：
S1：在碳化硅器件芯片的结构设计时，根据圆片大小、芯片尺寸，确认多颗芯片阵列的周期性结构m*n，m和n为大于等于1的自然数，且m*n大于等于2，如图1所示；
在碳化硅器件芯片所在圆片的布局设计时，根据实际小电流管芯的管芯尺寸(例如边长<1mm)，以及整个圆片的尺寸(例如4、6英寸)，选择合适的m*n阵列(m和n为大于等于1的自然数，且m*n大于等于2)作为最小单元，兼顾圆片的面积最大利用，以及后续封装使用的配套材料尺寸；由此带来的圆片边缘损失管芯可以用作PCM测试图形；
S2：在碳化硅器件芯片的结构设计时，根据器件耐压需求，对芯片阵列的相邻芯片之间的终端结构，即重叠区域进行优化，优化内容包括省去原有的划片槽，以及通过电场仿真，重新确认终端结构；若终端结构为场限制环，优化对象为环的根数、环宽和间距，若终端结构为JTE结构，优化对象为各注入条件的区域宽度，如图2和图3所示；
其中，通过电场仿真，重新确认终端结构，具体为：
对于特定半导体器件终端结构的电场仿真，使用Silvaco软件，具体仿真流程如下：
1)进行终端结构的剖面2D结构进行定义描述，包括半导体材料种类、浓度、区域结构；
2)通过软件自带工具包的功能，仿真外加电压下的电场分布情况，提供Silvaco软件生成剖面的电场分布图，如图6所示；
3)调节终端结构，并在软件中定义图中电场分布变化剧烈的区域调节仿真计算精度，从而得到更准确的仿真结构。
终端结构的作用是将器件工作时的高电压，在终端边缘部分逐渐过渡到无穷远处的零电压，避免局部场强过大导致器件烧毁。
场限制环终端结构是指采用同种注入条件(包括注入元素种类、注入能量和注入剂量等)，在一次完整注入过程后，形成的多根不同宽度和不同间距环形结构，该结构使得电压降分散在各个环与环之间，达到降低场强的目的。限制环结构的优化可以通过不断仿真优化实现，趋势上环数越多、环间距越细密，电场降低效果越好，但设计也受到终端面积总量、工艺尺寸精度等成本和技术条件的限制，需要实验验证获得最优解。通常对于1kV的电压降，会采用10-20根环，环宽小于10um，环间距在1um左右，其中越靠近器件的部分环宽和环间距越细。
对于JTE(junction termination extension)终端结构，会采用多种注入条件，形成不同注入深度或者注入浓度的环形区域叠加，同样实现降低边缘电场的效果。通常在靠近器件的位置先采用较高注入剂量，以一定注入能量形成JTE1区域，例如采用300KeV注入2e13 cm-2；再在远离器件位置，采用较低注入剂量，以相同或者更高注入能量形成JTE2区域，例如采用500KeV注入1e13 cm-2。JTE结构同样需经过仿真筛选最优解。因为注入条件太多会增加工艺成本，JTE结构的环形区域数目有限，如2-4块。相比限制环结构，JTE结构需要占用的终端面积更小，即物料方面成本更低，但是对于工艺精度的要求更高，即工艺容错更小。也有部分器件终端是将JTE结构和场限制环结构复合使用。
在本发明中，无论是场限制环还是JTE结构，设计思路是类似的。单枚芯片的终端设计时，会考虑流出足够的设计冗余宽度和划片槽宽度，而在多枚芯片的条件下，划片槽宽度首先可以省去，其次芯片与芯片之间的冗余宽度设计部分只要留其中一份即可。然后进一步优化，可以设计为不留冗余宽度部分，直接对芯片之间的终端结构连在一起进行仿真优化，如图7、图8。
S3：依照原本的流程进行圆片的工艺加工，不增加额外流程，不增加工艺难度和精度要求；
S4：完成圆片的微加工工艺后，对圆片中每颗芯片性能进行测试，再按照芯片阵列区域进行良率筛选统计；此处根据前文不同的应用情况，情况A和情况B中只有所有单芯片合格的芯片阵列被认为合格，情况C中可以额外将部分非全芯片合格的芯片阵列判作次级合格品；
S5：完成测试后，沿芯片阵列的边缘对圆片进行划片；在器件划片过程中，原本按单颗划开的方案中，由于划片槽宽度占用所带来的圆片面积损失不可避免，尤其在小电流小面积芯片中比重较大，采用阵列单元可以减小该部分面积损失；其次，采用阵列单元可以减少所需的划片总刀数，减少划片时间和划片损耗，降低成本；
S6：划片完成后，依照不同的应用需求，将芯片阵列进行分拣，可以只对合格芯片进行打线，如图4所示；
S7：最后，将芯片阵列应用于不同需求的模块或者电路中，先对芯片进行编码，如图5所示。然后根据不同的应用情况，情况A中可以依照编码将芯片用于电路中不同的位置；情况B中可以默认将一些闲置芯片设为备用芯片，例如将C3芯片设为其余所有芯片或者部分芯片的备份，当电路出现异常时，可以用作替代，避免整个阵列或者电路的报废；情况C中可以将前面提及的存在不合格单芯片的芯片阵列次级合格品，在编码时，将坏芯片如B1在电路中设为不使用。

Claims (5)

1.一种多颗芯片同时制备封装使用的方法，其特征在于，包括以下步骤：
S1：在碳化硅器件芯片的结构设计时，根据圆片大小、芯片尺寸，确认多颗芯片阵列的周期性结构m*n，m和n为大于等于1的自然数，且m*n大于等于2；
S2：在碳化硅器件芯片的结构设计时，根据器件耐压需求，对芯片阵列的相邻芯片之间的终端结构，即重叠区域进行优化，优化内容包括省去原有的划片槽，以及通过电场仿真，重新确认终端结构；若终端结构为场限制环，优化对象为环的根数、环宽和间距，若终端结构为JTE，优化对象为各注入条件的区域宽度；
S3：进行圆片的工艺加工；
S4：完成圆片的微加工工艺后，对圆片性能进行测试、筛选统计；
S5：完成测试后，沿芯片阵列的边缘对圆片进行划片；
S6：划片完成后，依照不同的应用需求，将芯片阵列进行分拣；
S7：将芯片阵列应用于不同需求的模块或者电路中。
2.根据权利要求1所述的多颗芯片同时制备封装使用的方法，其特征在于：步骤S6中，只对合格芯片进行打线。
3.根据权利要求1所述的多颗芯片同时制备封装使用的方法，其特征在于：步骤S7中，先对芯片进行编码，然后根据不同的应用情况，分别处理：
情况A：依照编码将芯片用于电路中不同的位置；
情况B：默认将一些闲置芯片设为备用芯片，当电路出现异常时，用作替代；
情况C：将存在不合格单芯片的芯片阵列次级合格品，在编码时，将坏芯片在电路中设为不使用。
4.根据权利要求1所述的多颗芯片同时制备封装使用的方法，其特征在于：步骤S6中，步骤S2中，通过电场仿真，重新确认终端结构，具体为：
对于半导体器件终端结构的电场仿真，使用Silvaco软件，具体仿真流程如下：
1)进行终端结构的剖面2D结构进行定义描述，包括半导体材料种类、浓度、区域结构；
2)通过软件自带工具包的功能，仿真外加电压下的电场分布情况，提供Silvaco软件生成剖面的电场分布图；
3)调节终端结构，得到更准确的仿真结构。
5.根据权利要求1所述的多颗芯片同时制备封装使用的方法，其特征在于：步骤S1 中，芯片边长小于1mm。
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