JPH04340758A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04340758A JPH04340758A JP3112743A JP11274391A JPH04340758A JP H04340758 A JPH04340758 A JP H04340758A JP 3112743 A JP3112743 A JP 3112743A JP 11274391 A JP11274391 A JP 11274391A JP H04340758 A JPH04340758 A JP H04340758A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
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- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
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- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は三次元に積層された半導
体装置に係り，とくに，各々に半導体集積回路が形成さ
れた複数の基板を重ね合わせ，かつ，これら基板間に相
互接続を設けた構造に関する。
体装置に係り，とくに，各々に半導体集積回路が形成さ
れた複数の基板を重ね合わせ，かつ，これら基板間に相
互接続を設けた構造に関する。
【０００２】
【従来の技術】三次元構造の半導体装置は，高性能かつ
高集積度の半導体装置を実現するものとして期待されて
いる。一つの基板上に複数の半導体集積回路を絶縁層を
介して積層した構造等が提案されているが，未だ実用化
の段階には到っていない。その主な理由は，この三次元
構造を再現性よく製造する上での技術上の困難さのため
である。一方， 従来技術の範囲で三次元構造を実現す
る方法も種々検討されている。
高集積度の半導体装置を実現するものとして期待されて
いる。一つの基板上に複数の半導体集積回路を絶縁層を
介して積層した構造等が提案されているが，未だ実用化
の段階には到っていない。その主な理由は，この三次元
構造を再現性よく製造する上での技術上の困難さのため
である。一方， 従来技術の範囲で三次元構造を実現す
る方法も種々検討されている。
【０００３】
【発明が解決しようとする課題】例えば，図７に示すよ
うに， 各々に半導体集積回路が形成されたチップ１を
近接して配置し，これらの間に配線２を敷設することに
より，三次元構造と同等の機能を有するものを作製する
ことができる。しかし， この方法は，チップ１間の配
線２の数が多くなるにしたがって配線敷設に要する工数
が増大し，かつ，相互接続の信頼性が低下する問題があ
る。
うに， 各々に半導体集積回路が形成されたチップ１を
近接して配置し，これらの間に配線２を敷設することに
より，三次元構造と同等の機能を有するものを作製する
ことができる。しかし， この方法は，チップ１間の配
線２の数が多くなるにしたがって配線敷設に要する工数
が増大し，かつ，相互接続の信頼性が低下する問題があ
る。
【０００４】また， 図８に示すように， 半導体集積
回路が形成された二つのチップ３を， 導体から成るタ
ブレット４が形成された表面を対向させて重ね合わせ，
各々のタブレット４どうしを接合し， これにより両
チップ３に形成されている半導体集積回路を相互接続す
る方法がある。この方法は， 図６の方法に比べてチッ
プ間の接続配線を多くすることが可能であるが， タブ
レット４が増加するとともに歩留まりが低下する。これ
は， 各チップ３上の半導体集積回路の機能が増すにし
たがってタブレット４の数が多くなるわけであるが，
これにともなってチップ３の面積が大きくなる。その結
果， チップ３の非平坦性により， 対向するタブレッ
ト４間の接合が不完全になりやすい。このことは， タ
ブレット４が形成される表面は， その下地内に存在す
る下層配線や電極等により， 一般に凹凸面であること
から， 上記のようなタブレット４どうしを直接に接合
するのは信頼性に乏しいことを意味している。
回路が形成された二つのチップ３を， 導体から成るタ
ブレット４が形成された表面を対向させて重ね合わせ，
各々のタブレット４どうしを接合し， これにより両
チップ３に形成されている半導体集積回路を相互接続す
る方法がある。この方法は， 図６の方法に比べてチッ
プ間の接続配線を多くすることが可能であるが， タブ
レット４が増加するとともに歩留まりが低下する。これ
は， 各チップ３上の半導体集積回路の機能が増すにし
たがってタブレット４の数が多くなるわけであるが，
これにともなってチップ３の面積が大きくなる。その結
果， チップ３の非平坦性により， 対向するタブレッ
ト４間の接合が不完全になりやすい。このことは， タ
ブレット４が形成される表面は， その下地内に存在す
る下層配線や電極等により， 一般に凹凸面であること
から， 上記のようなタブレット４どうしを直接に接合
するのは信頼性に乏しいことを意味している。
【０００５】
【課題を解決するための手段】上記従来の問題点は，
各々が有する一表面に半導体集積回路が形成されており
且つ両該表面に画定された第１の領域が互いに重なるよ
うにして配置され且つ少なくとも一方の該表面には他方
の該表面と重ならない第２の領域が画定された二つの基
板と，各々の該表面における少なくとも該第１の領域を
覆う絶縁層と，該基板間で互いに対向するようにして各
々の該表面の該第１の領域における該絶縁層上に形成さ
れ且つそれぞれに対応する該表面における該半導体集積
回路と接続された少なくとも二対の第１のパッドと，少
なくとも該二対の第１のパッドに接触するようにして該
第１の領域間に介在する導電層と， 少なくとも一方の
前記表面における前記第２の領域に形成され且つ該導電
層と直接に接触しないようにして該表面に形成されてい
る前記半導体集積回路または所定の前記第１のパッドと
接続された第２のパッドとから構成されたことを特徴と
する本発明に係る半導体装置， または， 一方の前記
基板の一表面にＸＹ方向に配列された複数のチップ領域
の各々に前記半導体集積回路と前記絶縁層と前記第１お
よび第２のパッドを形成し， Ｙ方向における幅が前記
一方の基板表面における前記チップ領域のＹ方向におけ
る幅よりも縮小された他方の前記基板の一表面にＸ方向
に配列された複数のチップ領域の各々に前記半導体集積
回路と前記絶縁層と少なくとも前記第１のパッドを形成
し，該一方の基板表面におけるＸ方向に配列された各々
の該チップ領域における該第１のパッドと該他方の基板
表面に配列された各々の該チップ領域における対応する
該第１のパッドとが互いに対向するようにして両該基板
表面をその間に導電層を介在させて重ね合わせたのち両
該基板を固定する諸工程を含むことを特徴とする本発明
に係る半導体装置の製造方法により解決される。
各々が有する一表面に半導体集積回路が形成されており
且つ両該表面に画定された第１の領域が互いに重なるよ
うにして配置され且つ少なくとも一方の該表面には他方
の該表面と重ならない第２の領域が画定された二つの基
板と，各々の該表面における少なくとも該第１の領域を
覆う絶縁層と，該基板間で互いに対向するようにして各
々の該表面の該第１の領域における該絶縁層上に形成さ
れ且つそれぞれに対応する該表面における該半導体集積
回路と接続された少なくとも二対の第１のパッドと，少
なくとも該二対の第１のパッドに接触するようにして該
第１の領域間に介在する導電層と， 少なくとも一方の
前記表面における前記第２の領域に形成され且つ該導電
層と直接に接触しないようにして該表面に形成されてい
る前記半導体集積回路または所定の前記第１のパッドと
接続された第２のパッドとから構成されたことを特徴と
する本発明に係る半導体装置， または， 一方の前記
基板の一表面にＸＹ方向に配列された複数のチップ領域
の各々に前記半導体集積回路と前記絶縁層と前記第１お
よび第２のパッドを形成し， Ｙ方向における幅が前記
一方の基板表面における前記チップ領域のＹ方向におけ
る幅よりも縮小された他方の前記基板の一表面にＸ方向
に配列された複数のチップ領域の各々に前記半導体集積
回路と前記絶縁層と少なくとも前記第１のパッドを形成
し，該一方の基板表面におけるＸ方向に配列された各々
の該チップ領域における該第１のパッドと該他方の基板
表面に配列された各々の該チップ領域における対応する
該第１のパッドとが互いに対向するようにして両該基板
表面をその間に導電層を介在させて重ね合わせたのち両
該基板を固定する諸工程を含むことを特徴とする本発明
に係る半導体装置の製造方法により解決される。
【０００６】
【作用】図１は本発明の原理説明図であって，同図（ａ
） に示すように， パッドＡ１， Ａ２，Ａ３が形成
された基板すなわちチップ１Ａと，パッドＢ１， Ｂ２
， Ｂ３が形成された基板すなわちチップ１Ｂとを，
パッドＡ１とパッドＢ１， パッドＡ２とパッドＢ２，
パッドＡ３とパッドＢ３がそれぞれ対向するようにし
て配置し， かつ， これらチップ間に単一の導電層６
を介在させて重ね合わせた上で両チップを接合する。導
電層６の介在により， 対応するパッド間の間隔にチッ
プの非平坦性やパッドの下地表面の凹凸等に起因する不
均一があっても， 確実な相互接続が行われる。
） に示すように， パッドＡ１， Ａ２，Ａ３が形成
された基板すなわちチップ１Ａと，パッドＢ１， Ｂ２
， Ｂ３が形成された基板すなわちチップ１Ｂとを，
パッドＡ１とパッドＢ１， パッドＡ２とパッドＢ２，
パッドＡ３とパッドＢ３がそれぞれ対向するようにし
て配置し， かつ， これらチップ間に単一の導電層６
を介在させて重ね合わせた上で両チップを接合する。導
電層６の介在により， 対応するパッド間の間隔にチッ
プの非平坦性やパッドの下地表面の凹凸等に起因する不
均一があっても， 確実な相互接続が行われる。
【０００７】対応するパッド間の距離， すなわち，こ
れらパッド間に介在する導電層６の厚さを充分小さくし
ておけば， 例えばパッドＡ２とパッドＡ１またはＡ３
， あるいは，パッドＡ２とパッドパッドＢ１またはＢ
３との間に発生する信号のクロストークの影響を実質的
に無視できる程度に小さくできる。例えば， 図１（ｂ
） に示すように， これらパッドＡ１〜Ａ３およびパ
ッドＢ１〜Ｂ３の大きさを１０μｍ ×１０μｍ ，
同一チップ上におけるパッド間の距離を１０μｍ ，
対向するパッド間に介在する導電層６の厚さを１μｍ
とし， 導電層６の比抵抗が１００ Ωｃｍとすると，
パッドＡ２−Ｂ２間とパッドＡ３−Ｂ３ 間の抵抗は
１Ωであり， 例えばパッドＡ２−Ｂ３ 間の抵抗は１
ＫΩとなる。したがって， 各パッドに接続されている
回路の入力抵抗を， １ＫΩより充分低く， 例えば３
０Ω程度としておけば， 上記のような信号のクロスト
ークは無視できることになる。さらに， 各パッドに接
続される入力回路を， その論理閾値の絶対値が内部回
路のそれよりも大きくなるように設計しておけば， ノ
イズによる誤動作を防止する上で有効である。
れらパッド間に介在する導電層６の厚さを充分小さくし
ておけば， 例えばパッドＡ２とパッドＡ１またはＡ３
， あるいは，パッドＡ２とパッドパッドＢ１またはＢ
３との間に発生する信号のクロストークの影響を実質的
に無視できる程度に小さくできる。例えば， 図１（ｂ
） に示すように， これらパッドＡ１〜Ａ３およびパ
ッドＢ１〜Ｂ３の大きさを１０μｍ ×１０μｍ ，
同一チップ上におけるパッド間の距離を１０μｍ ，
対向するパッド間に介在する導電層６の厚さを１μｍ
とし， 導電層６の比抵抗が１００ Ωｃｍとすると，
パッドＡ２−Ｂ２間とパッドＡ３−Ｂ３ 間の抵抗は
１Ωであり， 例えばパッドＡ２−Ｂ３ 間の抵抗は１
ＫΩとなる。したがって， 各パッドに接続されている
回路の入力抵抗を， １ＫΩより充分低く， 例えば３
０Ω程度としておけば， 上記のような信号のクロスト
ークは無視できることになる。さらに， 各パッドに接
続される入力回路を， その論理閾値の絶対値が内部回
路のそれよりも大きくなるように設計しておけば， ノ
イズによる誤動作を防止する上で有効である。
【０００８】上記は， 導電層６が等方性の導電性を有
する場合であるが， 厚さ方向における抵抗が横方向に
おけるそれよりも小さい異方性の導電層を用いることに
より， 上記クロストークをより低減できることはもち
ろんである。
する場合であるが， 厚さ方向における抵抗が横方向に
おけるそれよりも小さい異方性の導電層を用いることに
より， 上記クロストークをより低減できることはもち
ろんである。
【０００９】
【実施例】図２は本発明の第１の実施例を説明するため
の模式的要部断面図であって，チップ１Ａの一表面に設
けられた第１の領域には半導体集積回路（図示省略）と
これを覆う絶縁層７Ａが形成されている。そして，絶縁
層７Ａ上には， 前記集積回路に接続されたパッドＡ１
， Ａ２， Ａ３， ・・・が形成されている。また，
チップ１Ａの前記一表面に設けられた第２の領域には
， パッドＣ１， Ｃ２， Ｃ３， ・・・が形成され
ている。パッドＣ１， Ｃ２， Ｃ３， ・・・は，
前記半導体集積回路または所定のパッドＡ１， Ａ２，
Ａ３， ・・・に接続されている。なお，前記半導体
集積回路には，これを構成する所要の電源配線および信
号配線が含まれることは言うまでもない。
の模式的要部断面図であって，チップ１Ａの一表面に設
けられた第１の領域には半導体集積回路（図示省略）と
これを覆う絶縁層７Ａが形成されている。そして，絶縁
層７Ａ上には， 前記集積回路に接続されたパッドＡ１
， Ａ２， Ａ３， ・・・が形成されている。また，
チップ１Ａの前記一表面に設けられた第２の領域には
， パッドＣ１， Ｃ２， Ｃ３， ・・・が形成され
ている。パッドＣ１， Ｃ２， Ｃ３， ・・・は，
前記半導体集積回路または所定のパッドＡ１， Ａ２，
Ａ３， ・・・に接続されている。なお，前記半導体
集積回路には，これを構成する所要の電源配線および信
号配線が含まれることは言うまでもない。
【００１０】一方， チップ１Ｂの一表面には第１の領
域のみが設けられており， この領域に半導体集積回路
（図示省略）とこれを覆う絶縁層７Ｂが形成されている
。そして， 絶縁層７Ｂ上には， 前記半導体集積回路
に接続されたパッドＢ１， Ｂ２， Ｂ３， ・・・形
成されている。各々のパッドは， 例えば１０μｍ ×
１０μｍ の大きさを有し， 相互間の距離が１０μｍ
となるように配列されている。
域のみが設けられており， この領域に半導体集積回路
（図示省略）とこれを覆う絶縁層７Ｂが形成されている
。そして， 絶縁層７Ｂ上には， 前記半導体集積回路
に接続されたパッドＢ１， Ｂ２， Ｂ３， ・・・形
成されている。各々のパッドは， 例えば１０μｍ ×
１０μｍ の大きさを有し， 相互間の距離が１０μｍ
となるように配列されている。
【００１１】チップ１Ａと１Ｂとを， 同図（ｂ） に
示すように， 各々の前記第１の領域に形成されている
パッドＡ１とＢ１， Ａ２とＢ２， Ａ３とＢ３， ・
・・がそれぞれ対向するように配置し， これらの間に
導電層６介在させて重ね合わせたのち， 圧力を印加し
てチップどうしを接合する。このとき， 前記対になっ
た各パッド間における導電層６の厚さが１μｍ 以下と
なるようにして接合する。導電層６は， 例えばチップ
１ＢにおけるパッドＢ１， Ｂ２， Ｂ３が形成された
表面に， 導電性高分子から成る厚さ１μｍ 程度の膜
を堆積するか， または，チップ１ＡにおけるパッドＡ
１， Ａ２， Ａ３， ・・・が形成された表面に同様
の膜を堆積し， これを前記第１の領域に残すように選
択的にエッチングすることにより形成すればよい。ある
いは，厚さ０．１ μｍ 程度の金属箔を所要の形
状・寸法に加工したものを用いてもよい。なお， 上記
導電性高分子として， 接合前または接合後の熱処理に
よって抵抗率を調整可能なものを用いると都合がよい。
示すように， 各々の前記第１の領域に形成されている
パッドＡ１とＢ１， Ａ２とＢ２， Ａ３とＢ３， ・
・・がそれぞれ対向するように配置し， これらの間に
導電層６介在させて重ね合わせたのち， 圧力を印加し
てチップどうしを接合する。このとき， 前記対になっ
た各パッド間における導電層６の厚さが１μｍ 以下と
なるようにして接合する。導電層６は， 例えばチップ
１ＢにおけるパッドＢ１， Ｂ２， Ｂ３が形成された
表面に， 導電性高分子から成る厚さ１μｍ 程度の膜
を堆積するか， または，チップ１ＡにおけるパッドＡ
１， Ａ２， Ａ３， ・・・が形成された表面に同様
の膜を堆積し， これを前記第１の領域に残すように選
択的にエッチングすることにより形成すればよい。ある
いは，厚さ０．１ μｍ 程度の金属箔を所要の形
状・寸法に加工したものを用いてもよい。なお， 上記
導電性高分子として， 接合前または接合後の熱処理に
よって抵抗率を調整可能なものを用いると都合がよい。
【００１２】上記のようにしてチップ１Ａにおける第２
の領域はチップ１Ｂとは重ならず， パッドＣ１， Ｃ
２， Ｃ３が表出した状態となる。したがって， チッ
プ１Ａに形成されている前記半導体集積回路に対してパ
ッドＣ１， Ｃ２， Ｃ３， ・・・を通じて電源電圧
および信号が供給される。ただし， パッドＣ１， Ｃ
２， Ｃ３， ・・・と前記半導体集積回路等とを接続
する配線が導電層６に接触すると， これら配線間に短
絡が生じる。このために， これら配線を絶縁層７Ａ等
によって覆っておく等の手段を適宜用いる。
の領域はチップ１Ｂとは重ならず， パッドＣ１， Ｃ
２， Ｃ３が表出した状態となる。したがって， チッ
プ１Ａに形成されている前記半導体集積回路に対してパ
ッドＣ１， Ｃ２， Ｃ３， ・・・を通じて電源電圧
および信号が供給される。ただし， パッドＣ１， Ｃ
２， Ｃ３， ・・・と前記半導体集積回路等とを接続
する配線が導電層６に接触すると， これら配線間に短
絡が生じる。このために， これら配線を絶縁層７Ａ等
によって覆っておく等の手段を適宜用いる。
【００１３】同様にして， チップ１Ｂに形成されてい
る前記半導体集積回路に対しても， パッドＣ１， Ｃ
２， Ｃ３， ・・・および互いに対向する所定のパッ
ドＡ１−Ｂ１， Ａ２−Ｂ２， Ａ３−Ｂ３，・・・を
通じて電源電圧および信号が供給可能である。ただし，
電源電圧の供給に与かる所定のパッドＡ１−Ｂ１，
Ａ２−Ｂ２， Ａ３−Ｂ３，・・・と導電層６とが直接
に接触していると電源の短絡を生じる。したがって，
このためのパッドの周囲の導電層６をあらかじめ選択的
に除去しておくことにより， 消費電流を低減できる。
る前記半導体集積回路に対しても， パッドＣ１， Ｃ
２， Ｃ３， ・・・および互いに対向する所定のパッ
ドＡ１−Ｂ１， Ａ２−Ｂ２， Ａ３−Ｂ３，・・・を
通じて電源電圧および信号が供給可能である。ただし，
電源電圧の供給に与かる所定のパッドＡ１−Ｂ１，
Ａ２−Ｂ２， Ａ３−Ｂ３，・・・と導電層６とが直接
に接触していると電源の短絡を生じる。したがって，
このためのパッドの周囲の導電層６をあらかじめ選択的
に除去しておくことにより， 消費電流を低減できる。
【００１４】図３は本発明の第２の実施例を説明するた
めの模式的要部断面図であって，チップ１Ａおよび１Ｂ
の双方に第１の領域と第２の領域が設けられており，
それぞれの第１の領域には半導体集積回路（図示省略）
と絶縁層７Ａおよび７Ｂが形成されている。そして，
チップ１Ａおよび１Ｂにおける第２の領域にはパッドＣ
１， Ｃ２， Ｃ３， ・・・およびパッドＤ１， Ｄ
２， Ｄ３， ・・・がそれぞれ形成されている。第２
の領域におけるこれらパッドは， 対応する第１の領域
に形成されている前記半導体集積回路またはパッドＡ１
， Ａ２， Ａ３， ・・・およびパッドＢ１， Ｂ２
， Ｂ３， ・・・に接続されている。
めの模式的要部断面図であって，チップ１Ａおよび１Ｂ
の双方に第１の領域と第２の領域が設けられており，
それぞれの第１の領域には半導体集積回路（図示省略）
と絶縁層７Ａおよび７Ｂが形成されている。そして，
チップ１Ａおよび１Ｂにおける第２の領域にはパッドＣ
１， Ｃ２， Ｃ３， ・・・およびパッドＤ１， Ｄ
２， Ｄ３， ・・・がそれぞれ形成されている。第２
の領域におけるこれらパッドは， 対応する第１の領域
に形成されている前記半導体集積回路またはパッドＡ１
， Ａ２， Ａ３， ・・・およびパッドＢ１， Ｂ２
， Ｂ３， ・・・に接続されている。
【００１５】チップ１Ａと１Ｂとを， 同図（ｂ） に
示すように， 各々の前記第１の領域に形成されている
パッドＡ１とＢ１， Ａ２とＢ２， Ａ３とＢ３， ・
・・がそれぞれ対向するように配置し， これらの間に
単一の導電層６介在させて重ね合わせたのち， チップ
どうしを接合する。
示すように， 各々の前記第１の領域に形成されている
パッドＡ１とＢ１， Ａ２とＢ２， Ａ３とＢ３， ・
・・がそれぞれ対向するように配置し， これらの間に
単一の導電層６介在させて重ね合わせたのち， チップ
どうしを接合する。
【００１６】本実施例の場合には， チップ１Ａおよび
１Ｂの各々における第１の領域に形成されている半導体
集積回路に対し， 対応する第２の領域に形成されてい
る所定のパッドＣ１， Ｃ２， Ｃ３， ・・・および
パッドＤ１， Ｄ２， Ｄ３， ・・・を通じて電源電
圧を供給できるため， 導電層６に特別のパターニング
を施す必要がない利点がある。
１Ｂの各々における第１の領域に形成されている半導体
集積回路に対し， 対応する第２の領域に形成されてい
る所定のパッドＣ１， Ｃ２， Ｃ３， ・・・および
パッドＤ１， Ｄ２， Ｄ３， ・・・を通じて電源電
圧を供給できるため， 導電層６に特別のパターニング
を施す必要がない利点がある。
【００１７】図４は本発明の第３の実施例を説明するた
めの模式的要部平面図である。すなわち，前記実施例は
， チップ１Ａおよび１Ｂのように個々に分離されたチ
ップを重ね合わせて接合する場合であるが， 本実施例
においては， 図４に示すように， 例えばシリコンウ
エハ等の基板８の表面にＸＹマトリックス状に画定され
た複数のチップ領域１０の各々に， 前記実施例と同様
に， 第１の領域と第２の領域を設け， 各々の第１の
領域に半導体集積回路とこれを覆う絶縁層とパッドＡ１
， Ａ２， Ａ３， ・・・を， また， 各々の第２
の領域にパッドＣ１， Ｃ２， Ｃ３を形成する。一方
，短冊状の別の基板９の表面には，例えばＸ方向にのみ
一列に配列された複数のチップ領域１１の各々に， 前
記実施例と同様にして， 第１の領域のみを設け， 各
々の第１の領域に半導体集積回路とこれを覆う絶縁層と
パッドＢ１， Ｂ２， Ｂ３， ・・・を形成する。基
板９のＹ方向における幅Ｗ９は， 同方向における基板
８の幅Ｗ８に比べて小さくされている。
めの模式的要部平面図である。すなわち，前記実施例は
， チップ１Ａおよび１Ｂのように個々に分離されたチ
ップを重ね合わせて接合する場合であるが， 本実施例
においては， 図４に示すように， 例えばシリコンウ
エハ等の基板８の表面にＸＹマトリックス状に画定され
た複数のチップ領域１０の各々に， 前記実施例と同様
に， 第１の領域と第２の領域を設け， 各々の第１の
領域に半導体集積回路とこれを覆う絶縁層とパッドＡ１
， Ａ２， Ａ３， ・・・を， また， 各々の第２
の領域にパッドＣ１， Ｃ２， Ｃ３を形成する。一方
，短冊状の別の基板９の表面には，例えばＸ方向にのみ
一列に配列された複数のチップ領域１１の各々に， 前
記実施例と同様にして， 第１の領域のみを設け， 各
々の第１の領域に半導体集積回路とこれを覆う絶縁層と
パッドＢ１， Ｂ２， Ｂ３， ・・・を形成する。基
板９のＹ方向における幅Ｗ９は， 同方向における基板
８の幅Ｗ８に比べて小さくされている。
【００１８】上記基板８と９とを， それぞれの表面に
おける第１の領域の各々に形成されているパッドＡ１，
Ａ２， Ａ３， ・・・とパッドＢ１， Ｂ２， Ｂ
３， ・・・とが対向するようにして重ね合わせ， 間
に導電層（図示省略）を介在させたのち接合する。同図
は，基板８上に一つの基板９が重ね合わされた状態を示
しているが， 実際には， 所要数の基板９が互いに平
行に配置される。このようにして接合された基板８と９
とを， 各々のチップ領域１０および１１ごとに分離す
る。本実施例は， 基板８と９とを重ね合わせるときの
位置調節に用いる後述する回路を， 各々のＸ方向の列
の両端に位置するチップ領域１０および１１に設けてお
くだけでよい利点がある。
おける第１の領域の各々に形成されているパッドＡ１，
Ａ２， Ａ３， ・・・とパッドＢ１， Ｂ２， Ｂ
３， ・・・とが対向するようにして重ね合わせ， 間
に導電層（図示省略）を介在させたのち接合する。同図
は，基板８上に一つの基板９が重ね合わされた状態を示
しているが， 実際には， 所要数の基板９が互いに平
行に配置される。このようにして接合された基板８と９
とを， 各々のチップ領域１０および１１ごとに分離す
る。本実施例は， 基板８と９とを重ね合わせるときの
位置調節に用いる後述する回路を， 各々のＸ方向の列
の両端に位置するチップ領域１０および１１に設けてお
くだけでよい利点がある。
【００１９】図５は， 上記各実施例において互いに接
合されるチップまたは基板の相互位置の調節を行うため
の原理説明図であって， 同図（ａ） は構造の模式的
要部断面図であり同図（ｂ） は対応する等価回路を示
す。すなわち，チップ１Ａの一表面における第１の領域
に形成されている任意のパッドＡ１およびＡ２を， 第
２の領域に形成されている例えばパッドＣ４およびＣ５
にそれぞれ接続しておく。符号１３はこのための配線で
ある。同図には， 便宜的に，異なる第２の領域にパッ
ドＣ４およびＣ５が形成されたように示されているが，
これらパッドは単一の第２の領域に形成されたもので
よい。一方， チップ１Ｂの一表面における第１の領域
に形成されているパッドのうち， 前記パッドＡ１とＡ
２に対応するパッドＢ１とＢ２とを相互接続する配線１
４を形成しておく。
合されるチップまたは基板の相互位置の調節を行うため
の原理説明図であって， 同図（ａ） は構造の模式的
要部断面図であり同図（ｂ） は対応する等価回路を示
す。すなわち，チップ１Ａの一表面における第１の領域
に形成されている任意のパッドＡ１およびＡ２を， 第
２の領域に形成されている例えばパッドＣ４およびＣ５
にそれぞれ接続しておく。符号１３はこのための配線で
ある。同図には， 便宜的に，異なる第２の領域にパッ
ドＣ４およびＣ５が形成されたように示されているが，
これらパッドは単一の第２の領域に形成されたもので
よい。一方， チップ１Ｂの一表面における第１の領域
に形成されているパッドのうち， 前記パッドＡ１とＡ
２に対応するパッドＢ１とＢ２とを相互接続する配線１
４を形成しておく。
【００２０】そこで， 例えばチップ１Ａを固定してお
き， 導電層６を介在させてこの上にチップ１Ｂを重ね
あわせた状態で， パッドＣ４とＣ５との間の抵抗値を
測定しながらチップ１Ｂを移動させる。パッドＡ１とパ
ッドＢ１およびパッドＡ２とＢ２とがそれぞれ正しく向
き合ったときに， 抵抗値が最小となる。上記に必要な
パッドＡ１とＡ２およびパッドＢ１とＢ２を， 例えば
各々のチップの対角線に沿った位置に設けておき， チ
ップ１ＢをＸ方向およびＹ方向に移動したときに抵抗値
が最小となる位置を求め， この位置でチップ１Ａと１
Ｂとを接合するのである。必要に応じて， チップ１Ｂ
をわずかに回転させ， 抵抗値が最小となる回転位置も
求める。
き， 導電層６を介在させてこの上にチップ１Ｂを重ね
あわせた状態で， パッドＣ４とＣ５との間の抵抗値を
測定しながらチップ１Ｂを移動させる。パッドＡ１とパ
ッドＢ１およびパッドＡ２とＢ２とがそれぞれ正しく向
き合ったときに， 抵抗値が最小となる。上記に必要な
パッドＡ１とＡ２およびパッドＢ１とＢ２を， 例えば
各々のチップの対角線に沿った位置に設けておき， チ
ップ１ＢをＸ方向およびＹ方向に移動したときに抵抗値
が最小となる位置を求め， この位置でチップ１Ａと１
Ｂとを接合するのである。必要に応じて， チップ１Ｂ
をわずかに回転させ， 抵抗値が最小となる回転位置も
求める。
【００２１】図６は上記位置調節方法の変形例を説明す
るための等価回路図である。すなわち，同図（ａ） に
示すように， 例えばチップ１Ａにおける第１の領域に
形成されている前記パッドのうち， 同一直線上にない
パッドＡ１， Ａ２， Ａ３を選び， これらを，第２
の領域に形成されているパッドＣ４， Ｃ５， Ｃ６に
それぞれ接続しておく。一方， チップ１Ｂにおける第
１の領域に形成されている前記パッドのうち， 前記パ
ッドＡ１，Ａ２， Ａ３に対応するパッドＢ１， Ｂ２
， Ｂ３を相互接続しておく。そして， 間に前記導電
層（図示省略）を介在させてチップ１Ａと１Ｂとを重ね
合わせ， パッドＣ４， Ｃ５， Ｃ６の三者間の抵抗
値が最小となる相互位置を求める。
るための等価回路図である。すなわち，同図（ａ） に
示すように， 例えばチップ１Ａにおける第１の領域に
形成されている前記パッドのうち， 同一直線上にない
パッドＡ１， Ａ２， Ａ３を選び， これらを，第２
の領域に形成されているパッドＣ４， Ｃ５， Ｃ６に
それぞれ接続しておく。一方， チップ１Ｂにおける第
１の領域に形成されている前記パッドのうち， 前記パ
ッドＡ１，Ａ２， Ａ３に対応するパッドＢ１， Ｂ２
， Ｂ３を相互接続しておく。そして， 間に前記導電
層（図示省略）を介在させてチップ１Ａと１Ｂとを重ね
合わせ， パッドＣ４， Ｃ５， Ｃ６の三者間の抵抗
値が最小となる相互位置を求める。
【００２２】あるいは，同図（ｂ） に示すように，
チップ１Ａにおける第１の領域に形成されたパッドのう
ちから， 四方形の頂点に位置する関係にある四つのパ
ッドＡ１， Ａ２， Ａ３， Ａ４を選び， これらを
， 第２の領域に形成されてパッドＣ５， Ｃ６， Ｃ
７， Ｃ８にそれぞれ接続する。一方， チップ１Ｂに
おける第１の領域に形成されたパッドのうちから， 前
記四つのパッドＡ１， Ａ２， Ａ３， Ａ４に対応す
るパッドＢ１， Ｂ２， Ｂ３， Ｂ４を相互接続する
。そして， 間に前記導電層（図示省略）を介在させて
チップ１Ａと１Ｂとを重ね合わせ， パッドＣ５， Ｃ
６， Ｃ７， Ｃ８の四者間の抵抗値が最小となる相互
位置を求める。
チップ１Ａにおける第１の領域に形成されたパッドのう
ちから， 四方形の頂点に位置する関係にある四つのパ
ッドＡ１， Ａ２， Ａ３， Ａ４を選び， これらを
， 第２の領域に形成されてパッドＣ５， Ｃ６， Ｃ
７， Ｃ８にそれぞれ接続する。一方， チップ１Ｂに
おける第１の領域に形成されたパッドのうちから， 前
記四つのパッドＡ１， Ａ２， Ａ３， Ａ４に対応す
るパッドＢ１， Ｂ２， Ｂ３， Ｂ４を相互接続する
。そして， 間に前記導電層（図示省略）を介在させて
チップ１Ａと１Ｂとを重ね合わせ， パッドＣ５， Ｃ
６， Ｃ７， Ｃ８の四者間の抵抗値が最小となる相互
位置を求める。
【００２３】上記図６（ａ） の方法によれば， 位置
合わせのためにパッドＡ１， Ａ２， Ａ３とパッドＢ
１， Ｂ２， Ｂ３およびパッドＣ１， Ｃ２， Ｃ３
の各三つずつを用いればよい利点があるが，チップの位
置座標の計算がやや複雑になるのに対し， 同図（ｂ）
の方法は， パッドＡ１， Ａ２， Ａ３， Ａ４と
パッドＢ１， Ｂ２， Ｂ３， Ｂ４およびパッドＣ５
， Ｃ６， Ｃ７， Ｃ８の各四つずつを要するが，
抵抗値の変化をチップの移動制御に直接フィードバック
するのみで最適位置を決定できる利点がある。
合わせのためにパッドＡ１， Ａ２， Ａ３とパッドＢ
１， Ｂ２， Ｂ３およびパッドＣ１， Ｃ２， Ｃ３
の各三つずつを用いればよい利点があるが，チップの位
置座標の計算がやや複雑になるのに対し， 同図（ｂ）
の方法は， パッドＡ１， Ａ２， Ａ３， Ａ４と
パッドＢ１， Ｂ２， Ｂ３， Ｂ４およびパッドＣ５
， Ｃ６， Ｃ７， Ｃ８の各四つずつを要するが，
抵抗値の変化をチップの移動制御に直接フィードバック
するのみで最適位置を決定できる利点がある。
【００２４】上記実施例においては， 二つの基板また
はチップを積層して三次元集積回路を作製する場合を示
したが， 本発明を適用して， より多くの基板または
チップを積層して成る立体構造の集積回路を作製するこ
とも可能であることは言うまでもない。
はチップを積層して三次元集積回路を作製する場合を示
したが， 本発明を適用して， より多くの基板または
チップを積層して成る立体構造の集積回路を作製するこ
とも可能であることは言うまでもない。
【００２５】
【発明の効果】本発明によれば，二つの基板に形成され
た半導体集積回路を容易に相互接続することができ，既
存の技術を用いて高信頼性の三次元集積回路を収率よく
製造可能とすること可能とする効果がある。
た半導体集積回路を容易に相互接続することができ，既
存の技術を用いて高信頼性の三次元集積回路を収率よく
製造可能とすること可能とする効果がある。
【図１】 本発明の原理説明図
【図２】 本発明の第１の実施例説明図
【図３】
本発明の第２の実施例説明図
本発明の第２の実施例説明図
【図４】 本発明の第３
の実施例説明図
の実施例説明図
【図５】 本発明におけるチップ間の
相対位置調節方法の原理説明図
相対位置調節方法の原理説明図
【図６】 本発明におけるチップ間の相対位置調節方
法の実例説明図
法の実例説明図
【図７】 従来の問題点説明図（その１）
【図８】
従来の問題点説明図（その２）
従来の問題点説明図（その２）
１， １Ａ， １Ｂ， ３ チップ
２ 配線
４ タブレット
６ 導電層
７Ａ， ７Ｂ 絶縁層
８， ９ 基板
１０， １０’， １１， １１’ チップ領域１３
， １４ 配線 Ａ１， Ａ２， Ａ３， Ｂ１， Ｂ２， Ｂ３， Ｃ
１， Ｃ２， Ｃ３， Ｄ１， Ｄ２， Ｄ３ パッド
， １４ 配線 Ａ１， Ａ２， Ａ３， Ｂ１， Ｂ２， Ｂ３， Ｃ
１， Ｃ２， Ｃ３， Ｄ１， Ｄ２， Ｄ３ パッド
Claims (7)
- 【請求項１】 各々が有する一表面に半導体集積回路
が形成されており且つ両該表面に画定された第１の領域
が互いに重なるようにして配置され且つ少なくとも一方
の該表面には他方の該表面と重ならない第２の領域が画
定された二つの基板と，各々の該表面における少なくと
も該第１の領域を覆う絶縁層と，該基板間で互いに対向
するようにして各々の該表面の該第１の領域における該
絶縁層上に形成され且つそれぞれに対応する該表面にお
ける該半導体集積回路と接続された少なくとも二対の第
１のパッドと，少なくとも該二対の第１のパッドに接触
するようにして該第１の領域間に介在する導電層と，少
なくとも一方の前記表面における前記第２の領域に形成
され且つ該導電層と直接に接触しないようにして該表面
に形成されている前記半導体集積回路または所定の前記
第１のパッドと接続された第２のパッドとから構成され
たことを特徴とする半導体装置。 - 【請求項２】 該導電層は異方性の導電性を有するこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 各々の前記表面に前記第２の領域が設
けられており且つ各々の該第２の領域に形成されている
前記第２のパッドを通じて各々に対応する各々の前記第
１の領域に形成されている前記半導体集積回路に電源電
圧が供給されることを特徴とする請求項１記載の半導体
装置。 - 【請求項４】 前記第２の領域が設けられている少な
くとも一方の前記表面における前記第１の領域に形成さ
れた所定の前記第１のパッドの周囲および該第１のパッ
ドに対応して他方の前記表面における前記第１の領域に
形成されている所定の前記第１のパッドの周囲における
前記導電層が選択的に除去されており且つ双方の該表面
における該所定の第１のパッドを通じて前記一方の表面
における前記第２のパッドから前記他方の表面に形成さ
れている前記半導体集積回路に対して電源電圧が供給さ
れることを特徴とする請求項１記載の半導体装置。 - 【請求項５】 各々の前記表面における前記第１の領
域に形成された前記半導体集積回路は前記第１のパッド
に接続された入力回路と該入力回路に接続された内部回
路とを含み且つ該入力回路の論理閾値の絶対値は該内部
回路の論理閾値の絶対値より大きくされていることを特
徴とする請求項１記載の半導体装置。 - 【請求項６】 一方の前記基板の一表面にＸＹ方向に
配列された複数のチップ領域の各々に前記半導体集積回
路と前記絶縁層と前記第１および第２のパッドを形成す
る工程と，Ｙ方向における幅が前記一方の基板表面にお
ける前記チップ領域のＹ方向における幅よりも縮小され
た他方の前記基板の一表面にＸ方向に配列された複数の
チップ領域の各々に前記半導体集積回路と前記絶縁層と
少なくとも前記第１のパッドを形成する工程と，該一方
の基板表面におけるＸ方向に配列された各々の該チップ
領域における該第１のパッドと該他方の基板表面に配列
された各々の該チップ領域における対応する該第１のパ
ッドとが互いに対向するようにして両該基板表面をその
間に導電層を介在させて重ね合わせたのち両該基板を固
定する工程とを含むことを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項７】 少なくとも一方の前記基板の一表面に
おける前記第１の領域に形成された互いに隣接する所定
の複数の前記第１のパッドと前記第２の領域に形成され
た複数の前記第２のパッドとを一対一で接続する電気回
路を該一方の基板表面に形成したのち該電気回路を覆う
絶縁層を形成する工程と，他方の前記基板の一表面にお
ける前記第１の領域に形成された前記第１のパッドのう
ち前記一方の基板表面における前記所定の第１のパッド
に対応するものどうしを相互接続する電気回路を該他方
の基板表面に形成したのち該電気回路を覆う絶縁層を形
成する工程と，前記導電層を介して重ね合わされた両該
基板の相互位置を該一方の基板表面における前記所定の
第１のパッドの各々に接続された前記第２のパッド間の
抵抗値が最小となるように調節する工程とを含むことを
特徴とする請求項６記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112743A JPH04340758A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112743A JPH04340758A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340758A true JPH04340758A (ja) | 1992-11-27 |
Family
ID=14594439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3112743A Withdrawn JPH04340758A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04340758A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5734199A (en) * | 1995-12-18 | 1998-03-31 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having improved test electrodes |
| US5773896A (en) * | 1996-02-19 | 1998-06-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having offsetchips |
| WO1998033217A1 (en) * | 1997-01-24 | 1998-07-30 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing thereof |
| US5821625A (en) * | 1995-04-24 | 1998-10-13 | Matsushita Electric Industrial Co., Ltd. | Structure of chip on chip mounting preventing from crosstalk noise |
| WO2001028003A1 (en) * | 1999-10-14 | 2001-04-19 | Sun Microsystems, Inc. | Face-to-face chips |
| JP2009503846A (ja) * | 2005-07-29 | 2009-01-29 | フリースケール セミコンダクター インコーポレイテッド | 多数のダイパネルを用いた３次元集積回路の製造 |
-
1991
- 1991-05-17 JP JP3112743A patent/JPH04340758A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5821625A (en) * | 1995-04-24 | 1998-10-13 | Matsushita Electric Industrial Co., Ltd. | Structure of chip on chip mounting preventing from crosstalk noise |
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| US5811351A (en) * | 1995-12-18 | 1998-09-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| EP0780893A3 (en) * | 1995-12-18 | 1998-09-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
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| EP0890989A4 (en) * | 1997-01-24 | 2006-11-02 | Rohm Co Ltd | SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING THE DEVICE |
| WO2001028003A1 (en) * | 1999-10-14 | 2001-04-19 | Sun Microsystems, Inc. | Face-to-face chips |
| US6500696B2 (en) | 1999-10-14 | 2002-12-31 | Sun Microsystems, Inc. | Face to face chip |
| US6559531B1 (en) | 1999-10-14 | 2003-05-06 | Sun Microsystems, Inc. | Face to face chips |
| JP2009503846A (ja) * | 2005-07-29 | 2009-01-29 | フリースケール セミコンダクター インコーポレイテッド | 多数のダイパネルを用いた３次元集積回路の製造 |
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