CN1716598A - 堆叠式半导体器件 - Google Patents

堆叠式半导体器件 Download PDF

Info

Publication number
CN1716598A
CN1716598A CNA2005100810368A CN200510081036A CN1716598A CN 1716598 A CN1716598 A CN 1716598A CN A2005100810368 A CNA2005100810368 A CN A2005100810368A CN 200510081036 A CN200510081036 A CN 200510081036A CN 1716598 A CN1716598 A CN 1716598A
Authority
CN
China
Prior art keywords
perforation
standby
connection
connects
connect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005100810368A
Other languages
English (en)
Other versions
CN100444380C (zh
Inventor
深石宗生
斋藤英彰
萩原靖彦
水野正之
池田博明
柴田佳世子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Publication of CN1716598A publication Critical patent/CN1716598A/zh
Application granted granted Critical
Publication of CN100444380C publication Critical patent/CN100444380C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

一种堆叠式半导体器件，包括：多个半导体芯片以及贯穿所述至少一个半导体芯片的导电通路。将所述半导体芯片堆叠在一起。通过所述导电通路将所述半导体芯片电连接，所述每一个导电通路具有贯穿对应所述半导体芯片的多个贯通连接。

Description

堆叠式半导体器件
技术领域
本发明涉及一种例如半导体集成电路器件等的半导体器件，更具体地，涉及一种包括多个堆叠(stacked)的半导体芯片的半导体器件。
背景技术
随着构成半导体集成电路器件的晶体管尺寸的减小，半导体集成电路器件的集成密度增大。将用于实现多种功能的电路安装在半导体集成电路器件中，每一个半导体集成电路器件包括单个半导体芯片。与例如DRAM(动态随机存取存储器)的存储器电路的类型无关，随着构成半导体存储器器件的晶体管尺寸的减小，半导体存储器器件还具有更大的存储容量。
然而，近年来，与晶体管尺寸可能的减小相比，在本领域存在对于例如半导体集成电路器件和半导体存储器件的半导体器件更多的功能和存储容量的需求。可以理解，对于试图减小在半导体器件中使用的晶体管尺寸，存在一定限制。考虑到需求和限制，已经寻求新技术的发展，来增大半导体器件的集成密度。引起本领域注意的一种技术是堆叠式半导体器件，也被称为三维半导体器件，其包括多个堆叠的半导体芯片。堆叠的半导体芯片提供了一种大规模集成电路，无需增大二维芯片外观面积或底板(floor)尺寸。
日本待审专利公开No.H04-196263(JP，4-196263A)公开了一种半导体器件，具有以堆叠于半导体集成电路器件上的芯片形式集成的存储器电路。日本待审专利公开No.2002-26283(JP，P2002-26283A)公开了一种多层存储器件结构，包括作为多层设置的多个存储单元阵列，用于增大存储容量。
如果将多个半导体芯片多层设置(multi-layer)到一个半导体器件中，则除了在每一个半导体芯片之内的布线以外，还需要在堆叠的半导体芯片之间的布线。在具有二维设置的多个半导体芯片的传统半导体器件中，经常将引线接合法用于半导体芯片之间的互连。然而，如果将引线接合法应用到堆叠式半导体器件中，则由于引线接合法是一种用于互连半导体芯片的表面上焊点的技术，可能会出现以下问题：
(1)由于设置在芯片的表面上的焊点需要一定的焊点区域，例如100μm见方，限制了芯片上能够使用的接合引线的数目；
(2)由于需要将设置在堆叠的半导体芯片的表面上的焊点定位于堆叠的半导体芯片的外边缘，以便能够从芯片的外侧将其连接，如果堆叠的半导体芯片的形状彼此相同，则不能到达用于接合引线的焊点。
上述问题的一种解决方案在于通过多个半导体芯片提供的贯通连接(through-connection)。Takahashi等(K.Takahashi等，Japanese Journalof Applied Physics，40，3032-3027(2002))提出了一种具有形成于其上的晶体管的硅半导体芯片，其厚度为50μm，具有10μm见方大小的每一个贯通线(through-via)形成于硅半导体芯片中，并且将金属插头设置在贯通线中，以便提供用于芯片间互连的贯通连接。该贯通连接允许在芯片的平面内二维地定位芯片间互连，并能够提供数百个芯片间互连。此外，由于芯片间互连贯穿芯片，能够堆叠形状和尺寸相同的多个半导体芯片，作为多个层。
如果根据上述技术堆叠多个半导体芯片，则可以不仅堆叠存储器电路，还可以堆叠逻辑电路和模拟电路，因此半导体存储器件可以具有增大的存储容量，并且半导体集成电路可以具有多种功能。
图1示出了使用贯通连接的传统堆叠式半导体器件的实例。在图1中，堆叠了三个半导体芯片1801、1803、1806。按照名称次序将第二半导体芯片1803和第三半导体芯片1806顺序地堆叠在第一半导体芯片1801上。利用贯穿第二半导体芯片1803的贯通连接1804和贯穿第三半导体芯片1806的贯通连接1807，将设置在第一半导体芯片1801上的第一功能电路1802、设置在第二半导体芯片1803上的第二功能电路1805和设置在第三半导体芯片1806上的第三功能电路1808电连接。
为了形成通过半导体芯片的贯通连接，有必要在例如硅衬底的半导体衬底上形成具有例如5∶1的较高高宽比的通孔，将绝缘层涂敷到通孔的内侧壁，并利用例如金属或多晶硅的互连材料来填充通孔。由于这些步骤，通常难以增大形成贯通连接的精度，因此贯通连接的成品率较低。如果堆叠三个或更多半导体芯片，则由于需要将贯穿连接准确地定位在堆叠的半导体芯片之间，构成堆叠的半导体芯片的产品成品率也较低。此外，当堆叠的半导体芯片的数目增加时，例如，堆叠三或四个半导体芯片，如果即使一个堆叠的半导体芯片遭受贯通连接故障，则整个堆叠式半导体器件变为废品。由于一个半导体芯片的贯通连接故障具有造成堆叠式半导体器件作废的效果，根据堆叠的半导体芯片的数目而增大，随着堆叠的半导体芯片数目的增大，堆叠式半导体器件的废品率增加。
发明内容
因此，本发明的目的是提供一种能够以较高成品率制造的堆叠式半导体器件，而与贯通连接故障无关。
通过一种堆叠式半导体器件能够实现上述目的，所述堆叠式半导体器件包括：多个半导体芯片，半导体芯片堆叠在一起；以及贯穿至少一个半导体芯片的导电通路，其中通过导电通路将半导体芯片电连接，每一个导电通路具有贯穿对应半导体芯片的多个贯通连接。
根据本发明，优选地，该堆叠式半导体器件具有与贯通连接相连的开关电路，用于选择性地将一个正常(normal)贯通连接用作信号通路。优选地，开关电路隔离一个故障贯通连接。优选地，开关电路与每一个半导体芯片相关联。例如，开关电路可以包括三态电路。
根据本发明，通常将贯通连接划分为主要贯通连接和备用贯通连接。优选地，开关电路将每一个主要贯通连接切换为任一个备用贯通连接。利用该设置，主要贯通连接的数目和备用贯通连接的数目彼此相等。
可以有多个主要贯通连接来共享每一个备用贯通连接。
根据本发明，多个贯通连接的设置能够有效地减小由于贯通连接的故障造成的包括多个半导体芯片的堆叠式半导体器件的废品率，例如，所述贯通连接包括向主要贯通连接提供冗余结构的备用贯通连接。因此，防止了降低堆叠式半导体器件的成品率，而是能够增加产出。
附图说明
参考示出了本发明实例的附图，根据以下说明，本发明的上述和其它目的、特点和优点变得显而易见。
图1是传统堆叠式半导体器件的示意透视图；
图2是根据本发明实施例的堆叠式半导体器件的示意透视图；
图3是具有选择器开关电路的堆叠式半导体器件的示意透视图，所述选择器开关电路连接到贯通连接的相反端；
图4是堆叠式半导体器件的示意透视图，其中通过贯通连接单向地发送信号；
图5是三态电路的实例的电路图；
图6是堆叠式半导体器件的示意透视图，其中通过贯通连接双向地发送信号；
图7是三态开关电路的实例的电路图；
图8是堆叠式半导体器件的示意透视图，其中多个贯通连接共享一个备用贯通连接；
图9是堆叠式半导体器件的示意透视图，其中多个贯通连接共享一个备用贯通连接，并且通过贯通连接双向地发送信号；
图10是典型地示出了图9所示的堆叠式半导体器件中信号通路的示意图；
图11是示出了贯通连接和备用贯通连接的布局实例的图，其中每一个贯通连接共享两个备用贯通连接；
图12是示出了贯通连接和备用贯通连接的另一个布局实例的图，其中每一个贯通连接共享两个备用贯通连接；
图13是示出了贯通连接和备用贯通连接的布局实例的图，其中每一个贯通连接共享四个备用贯通连接；
图14是示出了贯通连接和备用贯通连接的另一个布局实例的图，其中每一个贯通连接共享四个备用贯通连接；
图15是示出了贯通连接和备用贯通连接的布局实例的图，其中每一个贯通连接共享三个备用贯通连接；
图16是示出了贯通连接和备用贯通连接的另一个布局实例的图，其中每一个贯通连接共享三个备用贯通连接；
图17是示出了贯通连接和备用贯通连接的布局实例的图，其中八个贯通连接共享一个备用贯通连接；以及
图18是示出了与备用贯通连接相关联的功能电路的布局实例的图。
具体实施方式
如图2所示，根据本发明实施例的堆叠式半导体器件具有三个半导体芯片101、105、110。按照名称次序将第二半导体芯片105和第三半导体芯片110顺序地堆叠在第一半导体芯片101上。利用贯穿第二半导体芯片105的贯通连接103和贯穿第三半导体芯片110的贯通连接107，电连接这些功能电路102、106、109。备用贯通连接104平行于贯通连接103，贯穿第二半导体芯片105，以及备用贯通连接108平行于贯通连接107，贯穿第三半导体芯片110。备用贯通连接104、108分别并联到主要贯通连接103、107，以便即使主要贯通连接103、107出现故障，半导体芯片101、105、110之间的连接也不会出现故障，并且功能电路102、106、109保持彼此相连。因此，设置备用贯通连接104、108，作为主要贯通连接103、107的冗余备用，以便解除或修复主要贯通连接103、107的故障。通常，由于针对贯通连接的最普通故障是断开，根据本实施例的冗余备用能够非常有效地解除连接故障或断开。
优选地，将备用贯通连接形成为与主要贯通连接具有相同的电气特性。具体地，优选地，应当根据与主要贯通连接相同的工艺，按照同样尺寸同时地形成备用贯通连接。
在图2所示的实施例中，备用贯通连接一对一对应地与主要贯通连接相关联。然而，可以有多于一个的备用贯通连接与每一个主要贯通连接相关联，以便在备用贯通连接之一出现故障的情况下，不会引起连接故障。也即是说，可以有多于一个的备用贯通连接与每一个主要贯通连接并联，以便减小堆叠式半导体器件的半导体芯片之间的连接故障可能性。
在图2中，出于演示备用贯通连接的效果的目的，将三个半导体芯片101、105和110表示为彼此交错地定位。为了减小堆叠半导体器件的外观芯片尺寸，优选地，彼此垂直对准地准确堆叠半导体芯片。即使彼此垂直对准地准确堆叠半导体芯片，堆叠式半导体器件也提供了与上述相同的优点。
图3以示意透视图示出了根据本发明另一个实施例的堆叠式半导体器件。图3所示的堆叠式半导体器件具有连接到主要贯通连接和与主要贯通连接相对应的备用贯通连接的相反端的开关电路，用于选择主要贯通连接和备用贯通连接。如图3所示，堆叠式半导体器件具有三个半导体芯片201、204、213。按照名称次序将第二半导体芯片204和第三半导体芯片213顺序地堆叠在第一半导体芯片201上。在图3中，还将三个半导体芯片201、204、213表示为彼此交错地定位。然而实际中，彼此垂直对准地堆叠半导体芯片201、204、213。将第一功能电路202和第一开关电路203设置在第一半导体芯片201上，将第二功能电路208和第二开关电路207设置在第二半导体芯片204上，并且将第三功能电路212和第三开关电路211设置在第三半导体芯片213上。
通过第一半导体芯片201上的第一开关电路203和第二半导体芯片204上的第二开关电路207，贯穿第二半导体芯片204的贯通连接205和平行于贯通连接205的贯穿第二半导体芯片204的备用贯通连接206，把第一半导体芯片201上的第一功能电路202和第二半导体芯片204上的第二功能电路207电互连。设置在贯通连接205和备用贯通连接206的相反端的开关电路203、207用于检测贯通连接205和备用贯通连接206的故障，并用于通过旁路故障贯通连接来彼此连接功能电路202、208。类似地，通过第二开关电路207和第三开关电路211，贯穿第三半导体芯片213的贯通连接209和平行于贯通连接209的贯穿第三半导体芯片213的备用贯通连接210，把第二功能电路207和第三功能电路212电互连。
根据图3所示的实施例，如上所述，开关电路连接在贯通连接的相反端，在贯通连接出现故障的情况下，开关电路选择备用贯通连接以互连功能电路，并把故障贯通连接从功能电路断开。因此，功能电路保持相连，而与故障贯通连接的故障模式无关。利用其中如图2所示的备用贯通连接与贯通连接并联的堆叠式半导体器件，当贯通连接遭受开路故障时，即，当其断开时，能够消除故障，并且功能电路保持相连。然而，当贯通连接短路到半导体芯片的半导体衬底时，即，当其遭受短路故障时，故障贯通连接与半导体衬底相同的电势相连，防止功能电路准确地保持相连。然而，利用如图3所示的堆叠式半导体器件，利用与贯通连接的相反端相连的开关电路，故障贯通连接能够与功能电路电隔离。因此，与故障贯通电联遭受到开路还是短路故障无关，能够解除或修复故障，并且功能电路保持可靠地连接。
通过监控流过贯通连接的电流量或监控信号能够在贯通连接之间传输的传输速度，能够检测故障贯通连接。根据所监控的结果，开关电路能够在贯通连接和备用贯通连接之间进行切换。
图4示出了其中通过贯通连接单向发送信号的堆叠式半导体器件，基于其中由如图3所示的开关电路隔离故障贯通连接的结构。如图4所示，堆叠式半导体器件具有三个半导体芯片301、303、307。按照名称次序将第二半导体芯片303和第三半导体芯片307顺序地堆叠在第一半导体芯片301上。在图4中，也将三个半导体芯片301、303、307表示为彼此交错地定位。然而实际中，可以彼此垂直对准地堆叠半导体芯片301、303、307。
通过第一半导体芯片301上的三态接收电路325和326、贯通连接304和贯通第二半导体芯片303的备用贯通连接305来发送从设置在第一半导体芯片301上的第一发送电路302输出的信号，并由设置在第二半导体芯片303上的三态接收电路306和323进行接收。三态接收电路325具有连接到贯通连接304的一端的输出端子，贯通端子304的另一端连接到三态接收电路306的输入端子。类似地，三态接收电路326具有通过备用贯通连接305连接到三态接收电路323的输入端子的输出端子。三态接收电路325、326共同地构成图3所示堆叠式半导体器件的第一开关电路203，以及三态接收电路306、323共同地构成图3所示堆叠式半导体器件的第二开关电路207。
每一个三态接收电路是能够选择是否接收输入信号的接收电路。图5示出了这种三态接收电路的一个实例。在图5中，三态接收电路具有按照名称次序从地到电源电势顺序连接的NMOS(N沟道MOS)晶体管904、NMOS晶体管905、PMOS(P沟道MOS)晶体管906和PMOS晶体管907，其中其沟道顺序串联。晶体管904具有连接到第一选择端子902的栅极，晶体管907具有连接到第二选择端子903的栅极。晶体管905、906具有分别公共连接到输入端子901的栅极。通过控制两个选择端子902、903，图5所示的三态接收电路能够选择是否将施加到输入端子901的信号发送到输出端子908。此外，当没有选择选择端子902、903时，将输出端子903设置在高阻抗状态。
将由三态接收电路325、326选择并接收的信号发送到第二半导体芯片303上的功能电路310。同时，通过第三半导体芯片307中的贯通连接308和备用贯通连接309，发送由第二半导体芯片303上的三态接收电路306、323接收的信号，由第三半导体芯片307上的三态接收电路311、324接收，并发送到其上的功能电路312。三态接收电路311、324共同地构成图3所示堆叠式半导体器件的第三开关电路211。三态接收电路306、323分别具有公共地连接到贯通连接308的一端和备用贯通连接309的一端的输出端子。贯通连接308的另一端连接到三态接收电路311的输入端子，贯通连接309的另一端连接到三态接收电路324的输入端子。
相反，通过半导体芯片307上的发送电路314、贯通连接316和320、备用贯通连接317和321以及三态接收电路315、319和322，将通过第二半导体芯片303从第三半导体芯片307发送到第一半导体芯片301的信号从第三半导体芯片307上的功能电路313发送到第一半导体芯片301。第二半导体芯片303还具有发送电路318，用于通过三态接收电路319和贯通连接320，将信号发送到第一半导体芯片301。
图6示出了其中通过贯通连接双向发送信号的堆叠式半导体器件，基于其中由如图3所示的开关电路隔离故障贯通连接的结构。如图6所示，堆叠式半导体器件具有四个半导体芯片401、403、413、414。按照名称次序将第二半导体芯片403、第三半导体芯片413和第四半导体芯片414顺序地堆叠在第一半导体芯片401上。在图6中，也将四个半导体芯片401、403、、413、414表示为彼此交错地定位。然而实际中，可以彼此垂直对准地堆叠半导体芯片401、403、、413、414。
通过第一半导体芯片401上的第一双向收发机电路402，第一半导体芯片401上的三态开关电路406、407和408，贯通连接404和第二半导体芯片403上的备用贯通连接405，第二半导体芯片403上的三态开关电路409、410和411，以及第二半导体芯片403上的第二收发机电路412，在第一半导体芯片401和第二半导体芯片403之间发送信号。第一双向收发机电路402具有通过三态开关电路406、贯通连接404和三态开关电路409连接到第二双向收发机电路412的发送和接收端子。由三态开关电路406、贯通连接404和三态开关电路409构成的串联电路并联到按照名称次序连接的三态开关电路404和408、备用贯通连接405和三态开关电路411和410构成的串联电路。
同样地，通过双向收发机电路、贯通连接和备用贯通连接以及与其相连的三态开关电路，在所有四个半导体芯片401、403、413、414之间发送信号，例如在第二半导体芯片403和第三半导体芯片413之间，以及在第三半导体芯片413和第四半导体芯片414之间。根据图6所示的实施例，通过与故障贯通连接的相反端相连的三态开关电路，能够完全电隔离故障贯通连接。因此，半导体芯片保持电连接，而与故障贯通连接的故障模式无关，例如开路故障还是短路故障。
通过监控流过贯通连接的电流量或监控信号能够在贯通连接之间传输的传输速度，能够检测故障贯通连接。
图7示出了图6所示堆叠式半导体器件的每一个三态接收电路的实例。如图7所示，三态接收电路具有其各个沟道彼此并联的PMOS晶体管805和NMOS晶体管806。相连的沟道具有用作输入/输出端子801、802的相反端子。晶体管805和晶体管806具有分别连接到控制端子803、804的栅极。三态接收电路能够依据控制端子803、804的状态，完全将两个输入/输出端子801、802彼此隔离。
以上参考图2、3、4和6，说明了利用与贯通连接并联的备用贯通连接，增大贯通连接的冗余的特定设置。在这些设置中，用于冗余的备用贯通连接与贯通连接提供的单一信号相连。多个贯通连接有效地减小了堆叠式半导体器件的废品率。
在其中电路与贯通连接的相反端相连以及当必要时开关电路将贯通连接完全隔离的结构中，每一个主要贯通连接无需与备用贯通连接相关联，多个主要贯通连接可以共享一个或多个备用贯通连接。
图8示出了一种堆叠式半导体器件，其中将两个贯通连接用于发送不同信号，且由这两个贯通连接共享一个备用贯通连接。在图8中，堆叠式半导体器件具有堆叠在其上的第一半导体芯片501和第二半导体芯片505。然而，堆叠式半导体器件可以具有三个或更多半导体芯片。
功能电路502、513设置在第一半导体芯片501上，功能电路509、510设置在第二半导体芯片505上。用于互连功能电路502和509的贯通连接506、用于互连功能电路513和150的贯通连接511以及由贯通连接506和511共享的备用贯通连接507贯穿第二半导体芯片505。第一半导体芯片501具有第一开关电路504，用于将信号通路从功能电路502选择性地连接到贯通连接506和备用贯通连接507，还用于将信号通路从功能电路513选择性地连接到贯通连接511和备用贯通连接507。类似地，第二半导体芯片505具有第二开关电路508，用于将信号通路从功能电路509选择性地连接到贯通连接506和备用贯通连接507，还用于将信号通路从功能电路510选择性地连接到贯通连接511和备用贯通连接507。
如果贯通连接是正常的，则通过第一开关电路504、贯通连接506和第二开关电路508，将第一半导体芯片501上的第一功能电路502和第二半导体芯片505上的第二功能电路509彼此相连。类似地，通过第一开关电路504、贯通连接511和第二开关电路508，将功能电路513和功能电路510彼此相连。
图8所示的设置在于由两个贯通连接506、511共享备用贯通连接507。即，在贯通连接506出现故障的情况下或贯通连接511出现故障的情况下，公共地使用备用贯通连接507。具体地，在出现这种故障的情况下，通过开关电路504、508，将通过故障贯通连接的信号通路改变为通过备用贯通连接507的信号通路，并且电隔离故障贯通连接。
由于两个贯通连接共享备用贯通连接，如果两个贯通连接同时出现故障，则不能同时避免两个连接故障。然而，如果两个贯通连接之一出现故障，则能够消除连接故障。此外，即使两个贯通连接出现故障，可以在不同的时间选择备用贯通连接来代替两个贯通连接，由此提供两个信号通路。
利用共享单个备用贯通连接的多个贯通连接，可以相对于在堆叠式半导体器件(或半导体芯片)中使用的贯通连接的总数，减小备用贯通连接的总数，并且还能够有效地解除贯通连接故障。
图9示出了堆叠式半导体器件中开关电路的具体布局，其中由多个贯通连接共享备用贯通连接。由图9中的虚线包围的区域表示半导体芯片。
如图9所示，第一半导体芯片601具有两个贯通连接602、607和一个备用贯通连接603。第二半导体芯片619具有两个贯通连接616、618和一个备用贯通连接617。第三半导体芯片具有两个贯通连接和一个备用贯通连接。三态开关电路与这些贯通连接和备用贯通连接的相反端相连。取决于贯通连接的故障和备用贯通连接，控制三态开关电路，以便互连第一半导体芯片601上的收发机电路611和第二半导体芯片619上的收发机电路620。类似地，当根据贯通连接的故障和备用贯通连接来控制三态开关电路时，可以互连第一半导体芯片601上的收发机电路614和第二半导体芯片619上的收发机电路621。每一个三态开关电路可以具有图7所示的结构。
由贯通连接616设置收发机电路611、620之间的主要信号通路，并由贯通连接618设置收发机电路614、621之间的主要信号通路。如图所示，贯通连接602具有通过三态开关电路604、612连接到贯通连接616的下端的上端。三态开关电路604、612之间的连结连接到收发机电路611的发送和接收端子以及三态开关电路605的端子。同样，如图所示，贯通连接607具有通过三态开关电路610、615连接到贯通连接618的下端的上端。三态开关电路610、615之间的连结连接到收发机电路614的发送和接收端子以及三态开关电路609的端子。如图所示，备用贯通连接603具有通过三态开关电路606、613连接到贯通连接617的下端的上端，三态开关电路606、613之间的连结连接到三态开关电路605的另一端和三态开关电路609的另一端。
图10示出了图9所示堆叠式半导体器件中的具体信号通路。如果第二半导体芯片619中的贯通连接618出现故障，则开关元件615、712用于隔离贯通连接618，开关元件609、613、715、716用于将信号通路改变到备用贯通连接617。按照这种方式，如箭头所示，在第一半导体芯片610上的收发机电路614和第三半导体芯片705上的收发机电路710之间提供了电连接，而与贯通连接618的故障无关。由于贯通连接616正常，通过贯通连接616，在第一半导体芯片610上的收发机电路611和第三半导体芯片705上的收发机电路716之间提供了电连接。
以上说明了在贯通连接和备用贯通连接之间进行切换的电路系统。下面将说明半导体芯片中备用贯通连接的布局实例。
图11示出了贯通连接和备用贯通连接的布局，其中每一个贯通连接共享两个备用贯通连接。将贯通连接1001和备用贯通连接1002设置在半导体芯片的平面内。在图11到18中，实心圆表示贯通连接的位置，空心圆表示备用贯通连接的位置。通过利用实线将其与这些贯通连接相连来表示能够代替贯通连接使用的备用贯通连接。
在图11所示的布局中，将多个贯通连接1001设置在一条直线上，并且按照与贯通连接1001相同的间隔，将其数目比贯通连接1001多一个的多个备用贯通连接1002设置在平行于贯通连接1001的阵列的一条直线上。设置备用贯通连接1002，以使一个备用贯通连接1002位于与两个相邻贯通连接1001之间的中间位置相对应的位置处。根据该布局，每一个贯通连接1001和与贯通连接1001相关联的两个备用贯通连接1002之间的距离彼此相等。由于每一个贯通连接1001和与贯通连接1001相关联的两个备用贯通连接1002之间的距离彼此相等，当将信号通路从贯通连接1001切换到备用贯通连接1002之一时，通过备用贯通连接1002的信号的延迟时间等于通过主要贯通连接1001的信号的延迟时间。因此，当将信号通路从贯通连接1001切换到备用贯通连接1002之一时，不必调整信号延迟时间，因此，不必增加延迟时间控制电路。
然而，根据图11所示的布局，位于阵列相反端的每一个备用贯通连接1002具有与一个贯通连接1001相对应的冗余。换言之，不能有效地使用可用备用贯通连接。图12示出了能够选择性地使用两个备用贯通连接来代替每一个贯通连接的另一种布局。图12所示的布局与图11所示的布局相似，除了省却了位于阵列相反端的备用贯通连接之一，并且能够将位于阵列相反端的另一个备用贯通连接与阵列的另一端处的贯通连接相连，以便可以有效地使用备用贯通连接。
作为用于在贯通连接和备用贯通连接之间进行切换的开关电路，如图9所示，图11和12所示的每一个布局可以使用在连接之间能够可靠切换的开关电路，其中能够将两个备用贯通连接分配给每一个贯通连接。如果使用了3∶1选择器开关，能够减小开关电路的数目。
图13示出了贯通连接和备用贯通连接的布局，其中每一个贯通连接共享四个备用贯通连接。如图13所示，备用贯通连接1202位于方点阵的格点处，贯通连接1201位于方点阵的最小方形的中心处。结果，在距离每一个贯通连接1201相同的位置处设置四个备用贯通连接1202。当贯通连接切换到与其相关的四个备用贯通连接之一时，不会改变信号延迟时间，并且因此当从贯通连接切换到四个备用贯通连接之一时，无需调整信号延迟时间。
然而，利用图13所示的布局，只能将位于方点阵的外边缘处的每一个备用贯通连接分配给一个或两个贯通连接。因此，备用贯通连接的使用率较低。图14示出了其中能够代替每一个贯通连接来选择性地使用四个备用贯通连接的另一种布局，省却了方点阵的左上侧的备用贯通连接，并且可以将左上侧的贯通连接分配给其它侧的备用贯通连接，以便有效地使用备用贯通连接。与图12所示的布局相同，贯通连接的数目和备用贯通连接的数目彼此相同，以便有效地使用备用贯通连接。
图15示出了贯通连接和备用贯通连接的布局，其中每一个贯通连接共享三个备用贯通连接。如图15所示，贯通连接1401和备用贯通连接1402交替地位于由正六边形构成的六边形点阵的格点处。在距离被围绕的每一个贯通连接1401相同的位置处设置三个备用贯通连接1402。当贯通连接1401切换到备用贯通连接1402之一时，通过备用贯通连接1402的信号的延迟时间等于通过主故障贯通连接1401的信号的延迟时间。因此，当从贯通连接1401切换到备用贯通连接1402时，无需调整信号延迟时间。
然而，利用图15所示的布局，只能将位于六边形点阵的外边缘处的每一个备用贯通连接分配给一个或两个贯通连接。因此，备用贯通连接的使用率较低。图16示出了其中能够代替每一个贯通连接来选择性地使用四个备用贯通连接的另一种布局，省却了六边形点阵外侧的备用贯通连接，并且可以将这些侧贯通连接分配给所有其它的备用贯通连接，以便有效地使用备用贯通连接。与图12所示的布局相同，贯通连接的数目和备用贯通连接的数目彼此相同，以便有效地使用备用贯通连接。
如上所述，当使用备用贯通连接的效率增大时，必要备用贯通连接的数目可以等于贯通连接的数目，而与能够分配的备用贯通连接的数目无关。因此，上述布局能够有效地用于增大使用备用贯通连接的效率，同时使备用贯通连接的数目最小。另外声明，增大使用备用贯通连接的效率能够减小由于在堆叠半导体芯片中的贯通连接故障而引起的堆叠式半导体器件的废品率。
图17示出了贯通连接和备用贯通连接的布局，其中八个贯通连接共享一个备用贯通连接。如图17所示，八个贯通连接1601位于正八边形的各个顶角处，备用贯通连接1602位于正八边形的中心处。在距离被围绕的备用贯通连接1602相同的各个位置处设置八个贯通连接1601。当将贯通连接1601之一切换到备用贯通连接1602时，通过备用贯通连接1602的信号的延迟时间等于通过主故障贯通连接1601的信号的延迟时间。因此，当从贯通连接1601切换到备用贯通连接1602时，无需调整信号延迟时间。
图18示出了与备用贯通连接相关联的功能电路的布局，作为根据本发明另一个实施例的半导体器件。在图18所示的布局中，从和向功能电路发送多个信号。在半导体芯片上，将四个功能电路1702、1704、1707、1709设置在一条直线上。通过设置在远离功能电路1704的功能电路1702的一侧上的贯通连接1701，向功能电路1702提供四个信号。通过设置在功能电路1704、1701之间的贯通连接1705，向功能电路1704提供四个信号。通过设置功能电路1704、1707之间的贯通连接1706，向功能电路1707提供四个信号。通过设置在远离功能电路1707的功能电路1709的一侧上的贯通连接1710，向功能电路1709提供四个信号。备用贯通连接1703设置在功能电路1702、1704之间，备用贯通连接1708设置在功能电路1707、1709之间。备用贯通连接1703向贯通连接1701和贯通连接1705提供冗余，备用贯通连接1708向贯通连接1706和贯通连接1710提供冗余。利用图18所示的布局，由于备用贯通连接1703设置在功能电路1702、1704之间，配置用于向功能电路1702、1704提供信号的连接，而不会浪费布局空间。类似地，备用贯通连接1708设置在功能电路1707、1709之间，配置用于向功能电路1707、1709提供信号的连接，而不会浪费布局空间。
尽管已经利用特定方式说明了本发明的优选实施例，这种说明仅出于演示目的，可以理解，在不脱离所附权利要求的精神或范围的前提下，可以进行改变和修改。

Claims (15)

1.一种堆叠式半导体器件，包括：
多个半导体芯片，所述半导体芯片堆叠在一起；以及
贯穿所述至少一个半导体芯片的导电通路；
其特征在于，其中通过所述导电通路将所述半导体芯片电连接，所述每一个导电通路具有贯穿对应所述半导体芯片的多个贯通连接。
2.根据权利要求1所述的器件，其特征在于，所述贯通连接在电气方面具有相同特性。
3.根据权利要求1所述的器件，其特征在于，所述贯通连接彼此并联。
4.根据权利要求1所述的器件，其特征在于还包括与所述贯通连接相连的开关电路，用于选择性地将一个正常贯通连接用作信号通路。
5.根据权利要求4所述的器件，其特征在于，所述开关电路隔离一个故障贯通连接。
6.根据权利要求4所述的器件，其特征在于所述开关电路与每一个半导体芯片相关联。
7.根据权利要求4所述的器件，其特征在于，所述开关电路包括三态电路。
8.根据权利要求7所述的器件，其特征在于，所述开关电路包括传输门(transfer gate)。
9.根据权利要求4所述的堆叠式半导体器件，其特征在于，所述贯通连接包括主要故障贯通连接和备用贯通连接，每一个所述主要故障贯通连接与多个所述备用故障连接相关联，其中所述开关电路将每一个所述主要故障贯通连接切换到所述备用贯通连接之一。
10.根据权利要求9所述的堆叠式半导体器件，其特征在于，主要故障贯通连接的数目和备用贯通连接的数目彼此相等。
11.根据权利要求1所述的堆叠式半导体器件，其特征在于，所述贯通连接包括主要故障贯通连接和备用贯通连接，多个所述主要故障贯通连接共享每一个所述备用贯通连接。
12.根据权利要求4所述的堆叠式半导体器件，其特征在于，所述开关电路具有检测所述贯通连接的故障或性能退化的功能。
13.根据权利要求12所述的堆叠式半导体器件，其特征在于，所述开关电路把被检测到故障或性能退化的贯通连接之一隔离，并切换到另一个贯通连接。
14.根据权利要求1所述的堆叠式半导体器件，其特征在于，所述贯通连接包括主要故障贯通连接和备用贯通连接，每一个所述半导体芯片具有多个功能电路，所述主要故障贯通连接与所述功能电路相连，每一个备用贯通连接与至少两个所述主要连接相关联，并且由至少两个所述主要连接共享。
15.根据权利要求14所述的堆叠式半导体器件，其特征在于，将每一个所述备用贯通连接设置在与共享所述备用贯通连接的所述主要连接相连的所述功能电路之间。
CNB2005100810368A 2004-06-30 2005-06-28 堆叠式半导体器件 Expired - Fee Related CN100444380C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004192763A JP4063796B2 (ja) 2004-06-30 2004-06-30 積層型半導体装置
JP2004192763 2004-06-30

Publications (2)

Publication Number Publication Date
CN1716598A true CN1716598A (zh) 2006-01-04
CN100444380C CN100444380C (zh) 2008-12-17

Family

ID=35513056

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100810368A Expired - Fee Related CN100444380C (zh) 2004-06-30 2005-06-28 堆叠式半导体器件

Country Status (4)

Country Link
US (1) US7352067B2 (zh)
JP (1) JP4063796B2 (zh)
CN (1) CN100444380C (zh)
TW (1) TWI299901B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102623063A (zh) * 2011-01-31 2012-08-01 海力士半导体有限公司 半导体装置及其修复方法
CN102754102A (zh) * 2010-12-09 2012-10-24 松下电器产业株式会社 三维集成电路的设计支持装置及设计支持方法
CN101919002B (zh) * 2007-12-20 2013-11-06 莫塞德技术公司 可堆叠存储器系统及其制造方法
CN104769714A (zh) * 2013-02-26 2015-07-08 晟碟信息科技（上海）有限公司 包括交替形成台阶的半导体裸芯堆叠的半导体器件
CN101828258B (zh) * 2007-10-16 2015-09-30 美光科技公司 用于堆叠式半导体装置的可重新配置连接
CN116613139A (zh) * 2023-07-17 2023-08-18 长鑫存储技术有限公司 芯片及芯片堆叠结构

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007032184A1 (ja) * 2005-08-23 2007-03-22 Nec Corporation 半導体装置、半導体チップ、チップ間配線のテスト方法、および、チップ間配線切り替え方法
JP4708176B2 (ja) * 2005-12-08 2011-06-22 エルピーダメモリ株式会社 半導体装置
JP4753725B2 (ja) * 2006-01-20 2011-08-24 エルピーダメモリ株式会社 積層型半導体装置
US7865694B2 (en) * 2006-05-12 2011-01-04 International Business Machines Corporation Three-dimensional networking structure
WO2008099711A1 (ja) * 2007-02-13 2008-08-21 Nec Corporation 半導体装置
WO2008111409A1 (ja) * 2007-03-09 2008-09-18 Nec Corporation 半導体チップ及び半導体装置
JP2008251666A (ja) * 2007-03-29 2008-10-16 Tohoku Univ 三次元構造半導体装置
JP2009003991A (ja) * 2007-06-19 2009-01-08 Toshiba Corp 半導体装置及び半導体メモリテスト装置
US7576434B2 (en) * 2007-06-26 2009-08-18 Intel Corporation Wafer-level solder bumps
US8019970B2 (en) * 2007-11-28 2011-09-13 International Business Machines Corporation Three-dimensional networking design structure
US8679861B2 (en) * 2007-11-29 2014-03-25 International Business Machines Corporation Semiconductor chip repair by stacking of a base semiconductor chip and a repair semiconductor chip
JP2009139273A (ja) * 2007-12-07 2009-06-25 Elpida Memory Inc 積層型半導体装置および導通テスト方法
US7791175B2 (en) * 2007-12-20 2010-09-07 Mosaid Technologies Incorporated Method for stacking serially-connected integrated circuits and multi-chip device made from same
US8597960B2 (en) 2008-03-04 2013-12-03 International Business Machines Corporation Semiconductor chip stacking for redundancy and yield improvement
US7745920B2 (en) * 2008-06-10 2010-06-29 Micron Technology, Inc. Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
JP4982778B2 (ja) * 2008-07-04 2012-07-25 学校法人慶應義塾 電子回路装置
JP2010056139A (ja) * 2008-08-26 2010-03-11 Toshiba Corp 積層型半導体装置
US8384417B2 (en) * 2008-09-10 2013-02-26 Qualcomm Incorporated Systems and methods utilizing redundancy in semiconductor chip interconnects
US8471582B2 (en) * 2009-01-27 2013-06-25 Qualcomm Incorporated Circuit for detecting tier-to-tier couplings in stacked integrated circuit devices
KR20100099573A (ko) * 2009-03-03 2010-09-13 삼성전자주식회사 반도체 장치 및 그 제조방법
JP5641701B2 (ja) * 2009-03-25 2014-12-17 株式会社東芝 三次元半導体集積回路
DE102009015307A1 (de) * 2009-03-27 2010-09-30 Osram Opto Semiconductors Gmbh Anordnung optoelektronischer Bauelemente
US9509313B2 (en) * 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
KR20100117977A (ko) 2009-04-27 2010-11-04 삼성전자주식회사 반도체 패키지
US8988130B2 (en) 2009-05-20 2015-03-24 Qualcomm Incorporated Method and apparatus for providing through silicon via (TSV) redundancy
KR20100135091A (ko) 2009-06-16 2010-12-24 삼성전자주식회사 적층형 반도체 장치 및 이를 포함하는 반도체 시스템
TWI387086B (zh) * 2009-06-18 2013-02-21 Ind Tech Res Inst 晶片以及提升晶片良率的方法
JP5564230B2 (ja) * 2009-10-09 2014-07-30 ピーエスフォー ルクスコ エスエイアールエル 積層型半導体装置
EP2302403A1 (en) * 2009-09-28 2011-03-30 Imec Method and device for testing TSVs in a 3D chip stack
JP2012078332A (ja) * 2009-10-09 2012-04-19 Elpida Memory Inc 半導体装置、半導体装置の試験方法、及びデータ処理システム。
US7982504B1 (en) * 2010-01-29 2011-07-19 Hewlett Packard Development Company, L.P. Interconnection architecture for multilayer circuits
WO2011093863A1 (en) 2010-01-29 2011-08-04 Hewlett-Packard Development Company, L.P. Three dimensional multilayer circuit
JP5103493B2 (ja) * 2010-02-25 2012-12-19 株式会社日立製作所 半導体装置およびその製造方法
WO2011121725A1 (ja) * 2010-03-30 2011-10-06 株式会社 東芝 電子装置および電子システム
KR20110112707A (ko) 2010-04-07 2011-10-13 삼성전자주식회사 층간 연결 유닛을 갖는 적층 메모리 장치, 이를 포함하는 메모리 시스템, 및 전송선의 지연시간 보상 방법
KR101728068B1 (ko) 2010-06-01 2017-04-19 삼성전자 주식회사 적층 반도체 메모리 장치, 이를 포함하는 메모리 시스템, 및 관통전극 결함리페어 방법
JP2013531891A (ja) * 2010-06-17 2013-08-08 モサイド・テクノロジーズ・インコーポレーテッド シリコン貫通孔を有する半導体デバイス
US8253443B2 (en) * 2010-10-26 2012-08-28 Hewlett-Packard Development Company, L.P. Interconnection architectures for multilayer crossbar circuits
CN103026484B (zh) * 2011-04-13 2015-09-30 松下电器产业株式会社 具有芯片连接部分的冗余救济结构的三维集成电路
WO2012169168A1 (ja) 2011-06-09 2012-12-13 パナソニック株式会社 三次元集積回路、及びそのテスト方法
JP2013083619A (ja) * 2011-09-27 2013-05-09 Elpida Memory Inc 半導体チップ、半導体装置、及びその測定方法
KR20130042076A (ko) * 2011-10-18 2013-04-26 에스케이하이닉스 주식회사 반도체 장치
WO2013095673A1 (en) 2011-12-23 2013-06-27 Intel Corporation Self-repair logic for stacked memory architecture
US9236864B1 (en) * 2012-01-17 2016-01-12 Altera Corporation Stacked integrated circuit with redundancy in die-to-die interconnects
KR101652874B1 (ko) 2012-03-30 2016-09-09 인텔 코포레이션 메모리 장치를 위한 온 칩 리던던시 수리
JP6012262B2 (ja) 2012-05-31 2016-10-25 キヤノン株式会社 半導体装置の製造方法
US10192813B2 (en) 2012-11-14 2019-01-29 Qualcomm Incorporated Hard macro having blockage sites, integrated circuit including same and method of routing through a hard macro
KR102058101B1 (ko) * 2012-12-20 2019-12-20 에스케이하이닉스 주식회사 반도체 집적회로
JP2014179433A (ja) * 2013-03-14 2014-09-25 Toshiba Corp 半導体装置
JP2014236186A (ja) * 2013-06-05 2014-12-15 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP6073757B2 (ja) * 2013-08-07 2017-02-01 ルネサスエレクトロニクス株式会社 半導体装置
JP2014142991A (ja) * 2014-02-26 2014-08-07 Ps4 Luxco S A R L 半導体装置
JP6295863B2 (ja) * 2014-07-16 2018-03-20 富士通株式会社 電子部品、電子装置及び電子装置の製造方法
JP6398451B2 (ja) * 2014-08-11 2018-10-03 富士通株式会社 半導体回路装置および半導体回路装置の試験方法
CN107078055A (zh) * 2014-09-03 2017-08-18 国立大学法人东北大学 半导体装置及其制造方法
JP6428210B2 (ja) * 2014-12-02 2018-11-28 富士通株式会社 半導体装置および半導体装置の試験方法
JP6488699B2 (ja) * 2014-12-26 2019-03-27 富士通株式会社 試験回路および試験回路の制御方法
US10304806B2 (en) 2015-07-16 2019-05-28 Pezy Computing K.K. Semiconductor device
US10345836B1 (en) * 2015-08-21 2019-07-09 Rambus Inc. Bidirectional signaling with asymmetric termination
US10135240B2 (en) * 2016-06-27 2018-11-20 Intel IP Corporation Stacked switch circuit having shoot through current protection
KR102337647B1 (ko) * 2017-05-17 2021-12-08 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US12019527B2 (en) 2018-12-21 2024-06-25 Graphcore Limited Processor repair
US10804255B1 (en) * 2019-05-10 2020-10-13 Xilinx, Inc. Circuit for and method of transmitting a signal in an integrated circuit device
US11049848B1 (en) * 2020-05-21 2021-06-29 Nanya Technology Corporation Semiconductor device
US11907079B2 (en) * 2021-11-23 2024-02-20 Druva Inc. System and method for redundant backup of datasets
US20230223402A1 (en) * 2022-01-12 2023-07-13 Kneron Inc. Three-dimensional Integrated Circuit

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58144871U (ja) 1982-03-26 1983-09-29 富士通株式会社 多層プリント板の修復用パタ−ン
JPS61131497A (ja) 1984-11-29 1986-06-19 富士通株式会社 多層プリント基板
JPH04196263A (ja) 1990-11-27 1992-07-16 Mitsubishi Electric Corp 半導体集積回路
JPH05243535A (ja) 1992-03-03 1993-09-21 Kawasaki Steel Corp 半導体集積回路及びその設計方法
US6034438A (en) * 1996-10-18 2000-03-07 The Regents Of The University Of California L-connect routing of die surface pads to the die edge for stacking in a 3D array
AU6878398A (en) * 1997-04-02 1998-10-22 Tessera, Inc. Chip with internal signal routing in external element
JP3493656B2 (ja) 1999-04-27 2004-02-03 日本電気株式会社 半導体装置の製造方法と半導体装置の製造装置とその製造方法
JP2002026283A (ja) 2000-06-30 2002-01-25 Seiko Epson Corp 多層構造のメモリ装置及びその製造方法
JP2002141436A (ja) 2000-11-01 2002-05-17 Hitachi Ltd 半導体装置及びその製造方法
JP4801296B2 (ja) 2001-09-07 2011-10-26 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2003185710A (ja) * 2001-10-03 2003-07-03 Matsushita Electric Ind Co Ltd マルチチップモジュール、半導体チップ及びマルチチップモジュールのチップ間接続テスト方法
JP3908148B2 (ja) 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置
JP4343044B2 (ja) * 2004-06-30 2009-10-14 新光電気工業株式会社 インターポーザ及びその製造方法並びに半導体装置

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101828258B (zh) * 2007-10-16 2015-09-30 美光科技公司 用于堆叠式半导体装置的可重新配置连接
US9214449B2 (en) 2007-10-16 2015-12-15 Micron Technology, Inc. Reconfigurable connections for stacked semiconductor devices
CN101919002B (zh) * 2007-12-20 2013-11-06 莫塞德技术公司 可堆叠存储器系统及其制造方法
CN102754102A (zh) * 2010-12-09 2012-10-24 松下电器产业株式会社 三维集成电路的设计支持装置及设计支持方法
CN102754102B (zh) * 2010-12-09 2016-02-03 松下电器产业株式会社 三维集成电路的设计支持装置及设计支持方法
CN102623063A (zh) * 2011-01-31 2012-08-01 海力士半导体有限公司 半导体装置及其修复方法
CN102623063B (zh) * 2011-01-31 2016-08-10 海力士半导体有限公司 半导体装置及其修复方法
CN104769714A (zh) * 2013-02-26 2015-07-08 晟碟信息科技（上海）有限公司 包括交替形成台阶的半导体裸芯堆叠的半导体器件
CN104769714B (zh) * 2013-02-26 2018-10-26 晟碟信息科技（上海）有限公司 包括交替形成台阶的半导体裸芯堆叠的半导体器件
CN116613139A (zh) * 2023-07-17 2023-08-18 长鑫存储技术有限公司 芯片及芯片堆叠结构
CN116613139B (zh) * 2023-07-17 2023-11-21 长鑫存储技术有限公司 芯片及芯片堆叠结构

Also Published As

Publication number Publication date
JP2006019328A (ja) 2006-01-19
US20060001176A1 (en) 2006-01-05
JP4063796B2 (ja) 2008-03-19
US7352067B2 (en) 2008-04-01
CN100444380C (zh) 2008-12-17
TWI299901B (en) 2008-08-11
TW200608557A (en) 2006-03-01

Similar Documents

Publication Publication Date Title
CN1716598A (zh) 堆叠式半导体器件
US11183488B2 (en) Three-dimensional memory devices with stacked device chips using interposers
US20220318172A1 (en) Stacked Semiconductor Device Assembly in Computer System
CN107017271B (zh) 包括堆叠的半导体芯片的半导体器件
US8866303B2 (en) Semiconductor device with configurable through-silicon vias
KR101179268B1 (ko) 관통 비아들을 통한 칩선택이 가능한 반도체 패키지
US9018969B2 (en) Semiconductor device with aligned bumps
KR100375753B1 (ko) 반도체 소자의 파워/그라운드 금속 경로 설정
CN1897240A (zh) 多芯片器件及其制造方法
US20110031601A1 (en) Stacked semiconductor device and method of forming serial path thereof
US10170398B2 (en) Three-dimensional integrated circuit
CN1472812A (zh) 具有在存储单元上方形成的信号布线线路的半导体存储器件
US9035444B2 (en) Semiconductor device having penetration electrodes penetrating through semiconductor chip
CN1496213A (zh) 用于减少多层电路板的层数的技术
CN101140924A (zh) 半导体集成电路中的电源布线结构
CN1536673A (zh) 半导体集成电路器件
CN110491850B (zh) 一种基于间隔分组的tsv故障容错方法
JPH0476946A (ja) ウエーハ集積回路装置
CN107731770B (zh) 芯片尺寸晶圆级规模封装的动态随机存储器及其制造方法
KR101503737B1 (ko) 반도체 장치
US20240234309A9 (en) Semiconductor die, semiconductor device and method for forming semiconductor device
US7358549B2 (en) Multi-layered metal routing technique
TW202219949A (zh) 半導體器件
TW202218086A (zh) 具有相對彼此橫向及垂直偏移之導電互連件之總成

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: PS4 LASCO CO., LTD.

Free format text: FORMER OWNER: ELPIDA MEMORY INC.

Effective date: 20130905

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20130905

Address after: Luxemburg Luxemburg

Patentee after: ELPIDA MEMORY INC.

Address before: Tokyo, Japan

Patentee before: Elpida Memory Inc.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20081217

Termination date: 20140628

EXPY Termination of patent right or utility model