KR20120038897A - 연결 구조물의 구현 방법 - Google Patents

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Abstract

본 발명은 반도체 기판(1000) 내 연결 구조물(2220) 및 그에 따라 구현된 반도체 기판에 관한 것이다. 반도체 기판(1000)은 제1 표면을 가지고, 제1 표면을 따라 제2 기판(1700)과의 3D 집적화가 예견되며, 3D 집적화는 적어도 하나의 차원에서 오정렬 값(M)을 가지는 측방 오정렬이 발생하고, 방법은, 도전층으로부터 나온 요소들의 반도체 기판의 나머지 부분으로의 확산을 방지하기 위해, 확산 방지 구조물(2211)을 성장시키는 단계를 포함하고, 확산 방지 구조물(2211)의 제1 단부 표면은 제1 표면과 수직인 방향에 대하여 제1 표면과 실질적으로 평행한 확산 방지 구조물(2211)의 최외부 표면이고, 기판으로부터 제1 표면을 향하여 연장되며, 측방 오정렬의 방향을 따라 길이를 가질 수 있고, 길이는 오정렬 값에 의해 결정되며, 확산 방지 구조물(2211)의 길이가 선택됨으로써 3D 집적화된 구조물의 집적화된 상태에서 제2 기판(1700)의 도전층으로부터 나온 요소들의 확산이 방지된다.

Description

연결 구조물의 구현 방법{Process for realising a connecting structure}
본 발명은 반도체 기판 및 반도체 기판을 포함하는 반도체 시스템 내 연결 구조물의 구현 방법에 관한 것이며, 더욱 구체적으로 그러한 연결 구조물이 내부에 구현된 반도체 기판 및 반도체 기판을 포함하는 반도체 시스템 내 연결 구조물의 구현 방법에 관한 것이다.
표준 반도체 제조 기술들이 더욱 작은 게이트 길이(gate length)를 요구함에 따라, 고전적인 반도체 기술에 기초한 제조는 그 한계에 다다랐다. 성능을 더욱 개선시키고, 전력 소모 및 패키징 비용들을 더욱 감소시키기 위해, 3D(dimensional) 집적화가 더더욱 일반화 되어가고 있다.
3D 집적화는, 반도체 다이, 광학 모듈, 방열 모듈, 생체 모듈, 메모리와 같은 적어도 2개의 모듈들을, 이들 중 하나를 다른 하나 상에 서로 적층시킴으로써, 연결하는 것을 포함한다. 그러한 방식은 다양한 장점들을 갖는다. 수직 방향으로 집적화가 수행되므로 PCB(printed circuit board)-요건들이 더욱 완화된다. 긴 연결 케이블 또는 라인들을 사용하지 않고서도 모듈들을 서로 연결함으로써, 입력/출력 인터페이스들의 전력 소모 및 신호 품질이 개선된다. 다수의 패키지들 대신 단일 패키지가 요구되므로 가격이 절감된다. 이러한 집적화 기술은 단일 패키지 내에 고복잡도의 시스템의 최소화를 가능케 한다.
서로 적층된 다수의 모듈들을 연결하기 위한 다양한 기술들이 개발되어 왔다. 적어도 2개의 모듈들을 서로 연결하기 위한 가능한 일 기술로서 직접 본딩(direct bonding)을 들 수 있다. 그러한 기술에서, 2개의 모듈들, 예를 들어, 2개의 반도체 다이들이 서로 상에 위치되고, 상대적으로 저온에서 서로가 압착되며(pressed), 그에 따라 2개의 다이들 사이의 경계면(interface)에서 전기적 연결들이 생성될 수 있다.
예를 들어, 도 8a에 나타난 바와 같이, 제1 표면(8100)을 가지는 제1 반도체 다이(8000)는, 확산 방지층(8211)에 의해 둘러싸인 도전층(8220)으로 구성된 연결 구조물(8200)을 포함할 수 있다. 동시에, 제2 반도체 다이(8700)는 제1 표면(8710)을 가질 수 있고 확산 방지층(8211) 및 도전층(8220)을 포함하는 연결 구조물(8200)을 포함할 수 있다. 제1 반도체 다이(8000)의 연결 구조물(8200) 및 제2 반도체 다이(8700)의 연결 구조물(8200)은 실질적으로 유사할 수 있다.
제1 반도체 다이(8000)의 상부 상에 제2 반도체 다이(8700)를 압착시킴으로써 3D 집적화가 수행될 수 있고, 그에 따라 제2 반도체 다이(8700)의 제1 표면(8710)이 제1 반도체 다이(8000)의 제1 표면(8100)을 압착한다. 그러한 과정 동안, 제1 반도체 다이(8000) 및 제2 반도체 다이(8700)가 적어도 방향(1900)을 따라 정렬되어야 하며, 그에 따라 제1 반도체 다이(8000)의 연결 구조물(8200)이 제2 반도체 다이(8700)의 실질적으로 유사한 연결 구조물(8200)과 정렬된다. 이는 도 8b 및 미국특허공보 제US6,962,835호에 도시된다.
그러나, 기술적인 한계로 인해, 완전한 정렬은 달성되기 어렵다. 실제로, 적어도 일 방향에서 작은 오정렬(misalignment)이 존재할 수 있다. 예를 들어, 방향(1900)에서, 도 8a의 오정렬 값(M)에 의해 도시된 바와 같이, 오정렬이 존재할 수 있다. 오정렬 값(M)이 발생함을 전제로 3D집적화가 수행되는 경우, 도 8c에 도시된 결과가 얻어질 수 있다.
도 8c에 나타난 바와 같이, 제1 반도체 다이(8000)의 연결 구조물(8200)은 제2 반도체 다이(8700)의 연결 구조물(8200)과 정렬되지 않을 수 있다. 따라서 오차 영역(8500)이 존재할 수 있으며, 제2 반도체 다이(8700)의 연결 구조물(8200)의 도전층(8220)은, 제1 반도체 다이(8000)의 연결 구조물(8200)의 확산 방지층(8211) 상에 위치되고, 또한 제1 반도체 다이(8000)의 연결 구조물(8200)을 포함하지 않는 반도체 다이(8000)의 영역 상에 위치된다.
이 경우, 예를 들어, 제2 반도체 다이(8700)의 연결 구조물(8200)의 도전층(8220)이 구리로 구현되고, 제1 반도체 다이가 예를 들어 실리콘 반도체 다이인 경우, 영역(8500)을 통해, 1 반도체 다이(8000)의 연결 구조물(8200)과 대응되지 않는 1 반도체 다이(8000)의 부분 내로 구리가 확산될 가능성이 존재할 수 있다.
현재의 3D 집적화 기술들에서 이러한 문제가 존재하고, 상기 문제는 결과적으로 집적화 시스템들의 제조 산업에서 그러한 기술들의 적용을 금지 또는 제한시킨다.
따라서, 본 발명이 해결하고자 하는 과제는, 3D 집적화 하에서 반도체 기판에 사용되는 연결 구조물을 제공하여, 3D 집적화 공정 동안 오정렬이 발생하더라도 연결 구조물을 구성하는 금속의 확산을 방지할 수 있도록 하는 것이다.
본 발명의 가르침에 의해 전술한 목적이 달성될 수 있다.
본 발명의 실시예에 따른 반도체 기판 내 연결 구조물의 구현 방법은, 제1 표면을 가지는 반도체 기판(1000) 내 연결 구조물의 구현 방법으로서, 상기 반도체 기판은 상기 제1 표면을 따라 제2 기판과의 3D 집적화가 예견되며, 상기 3D 집적화는 적어도 하나의 차원에서 오정렬 값(M)을 가지는 측방 오정렬이 발생하고, 상기 구현 방법은, 도전층으로부터 나온 요소들의 상기 반도체 기판의 나머지 부분으로의 확산을 방지하기 위해, 확산 방지 구조물을 성장시키는 단계를 포함하고, 상기 확산 방지 구조물의 제1 단부 표면은 상기 제1 표면과 수직인 방향에 대하여 상기 제1 표면과 실질적으로 평행한 상기 확산 방지 구조물의 최외부 표면이고, 상기 기판으로부터 상기 제1 표면을 향하여 연장되며, 상기 제1 단부 표면은 상기 측방 오정렬의 방향을 따라 길이를 가질 수 있고, 상기 길이는 상기 오정렬 값에 의해 결정되고, 3D 집적화된 구조물의 집적화된 상태에서 상기 제2 기판의 도전층으로부터 나온 요소들의 확산이 방지되도록 상기 확산 방지 구조물의 상기 길이가 선택될 수 있다.
그러한 공정을 수행함으로써, 3D 집적화 동안 오정렬이 존재하더라도, 3D 집적화 공정 동안 상기 집적화된 제1 기판 상의 연결 구조물과 대응되도록 정렬될 수 있는 연결 구조물을 구현하는 것이 가능하다. 오정렬 값을 고려함으로써, 오정렬을 보상하고 도전성 요소의 확산을 방지하도록, 확산 방지 구조물의 크기가 조절될 수 있다.
일부 실시예들에서, 상기 길이는 적어도 측방 오정렬 값만큼 클 수 있다.
확산 방지 구조물의 길이를 적어도 오정렬 값이 되도록 선택함으로써, 최대의 오정렬의 경우에도, 도전성 요소의 확산의 방지가 보증될 수 있다.
일부 실시예들에서, 상기 길이는 적어도 오정렬의 방향을 따른 제2 기판의 도전층의 길이만큼 길 수 있다.
확산 방지 구조물의 길이를 적어도 오정렬의 방향을 따른 제2 기판의 도전층의 길이만큼 길게 선택함으로써, 제1 및 제2 기판의 도전층들 사이의 접촉이 달성될 때마다, 도전성 요소의 확산의 방지가 보증될 수 있다.
일부 실시예들에서, 연결 구조물의 구현 방법은, 확산 방지 구조물을 성장시킨 후 적어도 도전층을 성장시키는 단계를 더 포함할 수 있고, 그에 따라 적어도 확산 방지 구조물에 의해 상기 도전층이 반도체 기판으로부터 분리된다.
확산 방지 구조물을 성장시킨 후 도전성 요소를 성장시킴으로써, 확산 방지 구조물의 두께와 대응되는 제1 단부 표면의 길이를 가지는 확산 방지 구조물을 구현할 수 있고, 이후 상기 확산 방지 구조물의 상부 상에 직접 도전성 요소를 증착시킬 수 있다. 그러한 방법에서, 2개의 증착들, 확산 방지 구조물 및 도전성 요소의 증착들만이 필요하다.
일부 실시예들에서, 연결 구조물의 구현 방법은 확산 방지 구조물의 성장 전에, 적어도 도전층을 성장하는 단계를 더 포함할 수 있다.
확산 방지 구조물을 성장시키기 전에 도전성 요소를 성장시킴으로써, 이미 성장된 도전성 요소의 위치에 대한 구체적인 영역들에서만 요구되는 길이를 가지는 확산 방지 구조물을 구현할 수 있다.
일부 실시예들에서, 확산 방지 구조물을 성장시키는 단계는 확산 방지층을 성장시키는 단계를 포함할 수 있다.
확산 방지층을 확산 방지 구조물로 사용함으로써, 확산 방지 구조물을 성장시키는 공정이 정확하게 제어될 수 있다. 나아가, 상기 확산 방지층을 확산 방지 구조물로 사용함으로써, 확산 방지 구조물을 성장시키기 위해 단일 제조 단계만이 필요할 수 있다.
일부 실시예들에서, 확산 방지 구조물을 성장시키는 단계는, 확산 방지층보다 큰 성장 속도를 가지도록 확산 방지층 상에 제2 층을 성장시키는 단계를 더 포함할 수 있다.
확산 방지 구조물을 성장시키기 위해 2개의 층들을 사용함으로써, 작은 성장 속도를 가지는 얇은 확산 방지층을 사용하고, 더욱 빠른 성장 속도를 가지는 제2 층을 사용하는 것이 가능하다. 그러한 경우, 동일한 종류(set)의 마스크를 사용하여 양 층들 모두가 증착될 수 있다. 그러나, 제2 층의 더욱 빠른 성장 속도 덕분에, 신속한 생산이 달성될 수 있다.
일부 실시예들에서, 확산 방지층의 성장 단계는 탄탈륨(Ta), 탄탈륨 질화물(TaN), 실리콘 질화물(Si3N4)의 층을 성장시키는 단계를 포함할 수 있다.
이러한 요소들 중에서 확산 방지층을 선택함으로써, 도전성 물질의 확산 방지 효과가 최적으로 달성될 수 있다.
일부 실시예들에서, 확산 방지 구조물의 길이는 20 nm 내지 1 μm 사이일 수 있다.
표준 확산 방지층의 길이보다 실질적으로 더 긴 길이를 가지는 확산 방지 구조물을 성장시킴으로써, 오정렬의 경우에도 불구하고, 도전성 요소 확산을 방지할 수 있다는 이점이 달성될 수 있다.
본 발명의 추가적인 실시예에 따른, 적어도 2개의 반도체 기판의 3D 집적화 구현 방법은 다음 단계들을 포함할 수 있다: 전술한 본 발명의 실시예에 따라 상기 2개의 반도체 기판들 중 적어도 하나에, 바람직하게는 상기 2개의 반도체 기판들 각각에, 연결 구조물을 구현하는 단계; 및 상기 2개의 반도체 기판들 각각의 상기 제1 표면을 따라 상기 2개의 반도체 기판을 접착시키는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 기판 내 연결 구조물의 구현 방법에 의해 얻어진, 2개의 기판들을 사용한 3D 집적화를 구현함으로써, 3D 집적화 공정 동안 발생할 수 있는 오정렬에도 불구하고, 원치 않는 도전성 물질의 확산을 방지할 수 있도록, 상기 2개의 기판들 사이의 연결을 구현하는 것이 가능하다.
일부 실시예들에서, 2개의 반도체 기판들을 접착시키는 단계는, 특히 상기 2개의 반도체 기판들을 서로 본딩시킴으로써 접착시키는 단계를 포함할 수 있다.
2개의 기판들을 본딩시킴으로써, 안정적인 연결이 보증될 수 있고, 연결 영역들의 추가적인 오정렬이 방지될 수 있다.
본 발명의 추가적인 실시예에 따른 반도체 시스템은, 연결 구조물을 포함하는 제1 기판 및 제2 기판을 적어도 포함하고, 상기 제1 기판은 적어도 제1 표면을 가지고 상기 제1 표면을 따라 상기 제2 기판 또는 층과 3D 집적화되고, 상기 3D 집적화는 적어도 하나의 차원에서 오정렬 값(M)을 갖는 측방 오정렬을 가지며, 상기 연결 구조물은, 도전층으로부터 나온 요소들의 상기 기판의 물질 내로의 확산을 방지하기 위한 확산 방지 구조물을 포함하고, 상기 확산 방지 구조물은, 제1 단부 표면이 상기 제1 표면과 수직인 방향에 대하여 상기 제1 표면과 실질적으로 평행한 상기 확산 방지 구조물의 최외부 표면이 되고 상기 기판으로부터 상기 제1 표면을 향하여 연장되도록 구성되며, 상기 확산 방지 구조물의 상기 제1 단부 표면은 상기 측방 오정렬의 방향에서 길이(L)를 가지고, 상기 길이는 상기 오정렬 값에 의해 결정되며, 상기 제2 기판의 도전층으로부터 나오는 요소들의 확산이 방지되도록 상기 확산 방지 구조물의 상기 길이(L)가 선택된다.
그러한 방법으로 반도체 시스템을 구현함으로써, 3D 집적화 동안 오정렬이 발생하더라도, 3D 집적화 공정 동안 제1 및 제2 기판들 상의 대응되는 연결 구조물들 사이의 안정적인 전기적 연결을 구현하는 것이 가능하다. 오정렬 값을 고려함으로써, 오정렬을 보상하고 도전성 요소의 확산을 방지하도록, 확산 방지 구조물의 크기가 조절될 수 있다.
일부 실시예들에서, 상기 길이는 적어도 측방 오정렬 값만큼 클 수 있다.
확산 방지 구조물의 길이를 적어도 오정렬 값이 되도록 선택함으로써, 최대의 오정렬의 경우에도, 도전성 요소의 확산의 방지가 보증될 수 있다.
일부 실시예들에서, 상기 길이는 적어도 오정렬의 방향을 따른 제2 기판의 도전층의 길이만큼 길 수 있다.
확산 방지 구조물의 길이를 적어도 오정렬의 방향을 따른 제2 기판의 도전층의 길이만큼 길게 선택함으로써, 제1 및 제2 기판의 도전층들 사이의 접촉이 달성될 때마다, 도전성 요소의 확산의 방지가 보증될 수 있다.
일부 실시예들에서, 도전성 구조물은 적어도 도전층을 더 포함할 수 있고, 상기 도전층은 적어도 확산 방지 구조물에 의해 제1 기판으로부터 분리된다.
확산 방지 구조를 이용하여 상기 도전성 요소를 상기 기판과 분리시킴으로써, 상기 제1 기판의 연결 구조물의 도전성 요소의 제1 기판 내로의 확산을 방지할 뿐만 아니라 제2 기판의 연결 구조물의 도전성 요소의 제1 기판 내로의 확산을 방지하기 위해, 확산 방지 구조물을 사용하는 것이 가능해진다.
일부 실시예들에서, 확산 방지 구조물은 확산 방지층을 포함할 수 있다.
확산 방지층을 확산 방지 구조물로 사용함으로써, 확산 방지 구조물을 성장시키기 위한 공정이 정확하게 제어될 수 있다. 나아가, 확산 방지층을 확산 방지 구조물로 사용함으로써, 확산 방지 구조물을 성장시키기 위해 단일 제조 단계만이 필요할 수 있다.
일부 실시예들에서, 확산 방지 구조물은 확산 방지층 및 상기 확산 방지층 상의 제2 층을 포함할 수 있고, 상기 제2 층은 상기 확산 방지층보다 더욱 빠른 성장 속도를 가질 수 있다.
확산 방지 구조물을 성장시키기 위해 2개의 층들을 사용함으로써, 낮은 성장 속도를 가지는 1개의 얇은 확산 방지층과 더욱 빠른 성장 속도를 가지는 제2 층을 사용하는 것이 가능하다. 그러한 경우, 동일한 종류의 마스크를 사용하여 양 층들 모두를 증착하는 것이 가능하다. 그러나, 제2 층의 더욱 빠른 성장 속도 덕분에 빠른 생산이 달성될 수 있다.
일부 실시예들에서, 확산 방지층은 탄탈륨(Ta), 탄탈륨 질화물(TaN), 실리콘 질화물(Si3N4) 중 임의의 요소일 수 있다.
이러한 요소들 중에서 확산 방지층을 선택함으로써, 도전성 물질의 확산 방지 효과가 최적으로 달성될 수 있다.
본 발명의 실시예들에 따른 연결 구조물의 구현 방법에 따르면, 3D 집적화 동안 오정렬이 존재하더라도, 집적화된 제1 기판 상의 연결 구조물과 대응되도록 정렬될 수 있는 연결 구조물을 구현하는 것이 가능하다. 오정렬 값을 고려함으로써, 오정렬을 보상하고 도전성 요소의 확산을 방지하도록, 확산 방지 구조물의 크기가 조절될 수 있다.
본 발명의 여러 실시예들을 도시하기 위해 첨부의 도면들이 명세서에 포함되고 명세서의 일부를 형성한다. 이러한 도면들은 상세한 설명과 함께 본 발명의 특징들, 이점들, 및 원리들을 설명한다. 상기 도면들은, 본 발명이 어떻게 이루어지고 사용되는지에 대한 바람직한 실시예들 또는 선택적인 실시예들을 도시하기 위한 목적으로 도시된 것일 뿐이고, 도시되고 설명된 실시예들에만 본 발명을 한정하기 위한 것으로 이해되어서는 안된다. 첨부된 도면에 도시된 바와 같이, 이하의 본 발명의 다양한 실시예들의 설명으로부터 추가적인 특징들 및 이점들이 더욱 특히 명백해질 것이고, 유사한 부재번호는 유사한 요소를 지칭한다.
도 1은 본 발명의 실시예들에서 사용된 3D 집적화를 위한 2개의 기판들을 도시하는 개략도이다.
도 2는 본 발명의 제1 실시예에 따른 연결 구조물의 구현 방법을 도시하는 개략도이다.
도 3a는 본 발명의 실시예에 따른 3D 집적화의 공정이 진행중인 2개의 기판들을 도시하는 개략도이다.
도 3b는 본 발명의 실시예에 따른 2개의 기판들의 3D 집적화의 결과를 도시하는 개략도이다.
도 4는 본 발명의 제2 실시예에 따른 연결 구조물의 구현 방법을 도시하는 개략도이다.
도 5는 본 발명의 제3 실시예에 따른 연결 구조물의 구현 방법을 도시하는 개략도이다.
도 6a 및 도 6b는 본 발명의 제4 실시예에 따른 연결 구조물의 구현 방법을 도시하는 개략도들이다.
도 7a 및 도 7b는 본 발명의 제5 실시예에 따른 2개의 기판들을 포함하는 3D 시스템을 도시하는 개략도들이다.
도 8a는 최신 제품에 대한 3D 집적화의 공정이 진행되는 2개의 기판들을 도시하는 개략도이다.
도 8b는 최신 제품에서, 집적화 오정렬이 없는 경우, 2개의 기판들의 3D 집적화의 결과를 도시하는 개략도이다.
도 8c는 최신 제품에서, 집적화 오정렬이 있는 경우, 2개의 기판들의 3D 집적화의 결과를 도시하는 개략도이다.
이하의 상세한 설명에서는, 본 발명의 완전한 이해를 제공하기 위해 구체적인 설명이 예시적인 목적으로 기재된다. 그러나, 그러한 구체적인 설명들 이외의 방식으로도 본 발명이 실시될 수 있음은 자명하다.
도 8에 나타난 바와 같이, 제1 표면(8100)과 대응되는 표면을 따른 제1 반도체 다이(8000)의 연결 구조물(8200)의 도전층(8220) 및 확산 방지층(8211)의 형상은, 제1 표면(8710)과 대응되는 표면을 따른 제2 반도체 다이(8700)의 연결 구조물(8200)의 도전층(8220) 및 확산 방지층(8211)의 형상과 실질적으로 동일할 수 있다.
도전층(8220)은 전기 신호를 전달하기 위해 사용될 수 있고, 그러한 신호의 전파를 위해 전기적 특성들을 가지는 물질로 구현될 수 있다. 도전층(8220)의 물질이 제1 반도체 다이(8000) 및 제2 반도체 다이(8700) 내로 확산되는 것을 방지하기 위해, 확산 방지층이 사용될 수 있다.
정렬에 의해, 제1 반도체 다이(8000)가 방향(1900)을 따라 위치될 수 있고, 그에 따라 방향(1800)과 수직하게 그리고 방향(1900)을 포함하는 평면을 따라서, 제1 반도체 다이(8000)의 연결 구조물(8200)의 도전층(8220)의 표면 및 제2 반도체 다이(8700)의 연결 구조물(8200)의 도전층(8220)의 표면이 실질적으로 동일한 면적을 차지한다. 동시에, 정렬에 의해, 제1 반도체 다이(8000)가 방향(1900)을 따라 위치될 수 있고, 그에 따라 방향(1800)과 수직하게 그리고 방향(1900)을 포함하는 평면을 따라서, 제1 반도체 다이(8000)의 연결 구조물(8200)의 확산 방지층(8211)의 표면 및 제2 반도체 다이(8700)의 연결 구조물(8200)의 확산 방지층(8211)의 표면이 실질적으로 동일한 면적을 차지한다. 그러한 모습이 도 8b에 도시된다.
그러나, 도 8b에 도시된 모습이 기술적 한계로 인해 달성될 수 없기 때문에, 오정렬이 존재하는 경우에도 반도체 기판들 내 도전 물질의 확산을 방지할 수 있는 구조물이 구현되어야 한다.
도 1은 3D 집적화 과정 중의 제1 반도체 기판(1000) 및 제2 반도체 기판(1700)을 도시한다. 3D 집적화는 본딩 공정을 포함할 수 있다.
제1 반도체 기판(1000)은 적어도 제1 표면(1100)을 가지고, 제2 반도체 기판(1700)은 적어도 제1 표면(1710)을 가진다. 반도체 기판들(1000, 1700) 모두는 트랜지스터, 다이오드들, 커패시터들, 금속 라인들 및 비아들과 같은 복수의 회로를 포함할 수 있고, 이들 복수의 회로들은 부재 번호 1600으로 도시된다. 비록 도 1에 도시되지는 않았지만, 제1 반도체 기판(1000) 및 제2 반도체 기판(1700) 모두는 추가적으로 모듈들, 예를 들어, 광학 모듈들, 생체 모듈을, 메모리들, 및/또는 전력 모듈들을 더 포함할 수 있다. 또한, 제1 반도체 기판(1000) 및 제2 반도체 기판(1700) 중 하나 또는 이들 모두는 실리콘 웨이퍼, 실리콘 온 인슐레이터(silicon on insulator) 웨이퍼, 글라스(glass) 기판, 또는 더 일반적으로는 기판 중 적어도 하나를 포함할 수 있다.
제1 반도체 기판(1000) 및 제2 반도체 기판(1700)은, 제1 표면(1100) 및 제1 표면(1710)과 대응되는 표면을 따라 이들 기판들을 본딩함으로써 집적화될 수 있고, 상기 본딩은, 방향(1800)을 따라 이들 기판들을 서로 근접시키고, 화살표들(1150)에 의해 지칭된 바와 같이, 소정의 환경 하에서, 소정의 온도에서 소정량의 압력을 인가함으로써 수행된다.
상기 본딩은 특히 미국특허공보 제US6,962,835호에 개시된 기술과 상응할 수 있고, 더욱 바람직하게는, Di Cioccio 및 Al의 "Enabling 3D Interconnects with Metal Direct Bonding"이라는 제목의 논문(IITC 2009)에 개시된 기술과 상응할 수 있다. 상기 본딩을 위해, 외부 열 압축 본딩(external thermo compression bonding)과 같은 다른 기술이 사용될 수도 있다.
나아가, 제1 반도체 기판(1000) 및 제2 반도체 기판(1700) 모두는, 방향(1800)에 수직하고 방향(1900)을 포함하는 평면을 따라 실질적으로 동일한 위치들에 배치되는(placed) 연결 구조물들(1200)을 포함하고, 그에 따라 2개의 반도체 기판들이 방향(1800)을 따라 서로 근접되면, 제1 반도체 기판(1000)의 연결 구조물들(1200)이 대응되는 제2 반도체 기판(1700)의 연결 구조물들(1200)과 접촉하게 된다. 예를 들어, 제1 반도체 기판(1000)의 연결 구조물(1201)은 제2 반도체 기판(1700)의 연결 구조물(1202)과 접촉하여야 한다. 비록 도 1에서는 2개의 연결 구조물들만이 도시되었지만, 더 많은 연결 구조물이 있을 수 있다.
도 2는 본 발명의 제1 실시예에 따른 연결 구조물의 구현 방법을 도시하는 개략도이다. 더욱 구체적으로, 도 2는 제1 반도체 기판(1000)의 연결 구조(1201), 및/또는 제2 반도체 기판(1700)의 연결 구조물(1202), 및/또는 도 1의 임의의 연결 구조물들(1200)과 같은 연결 구조물(2200)의 구현 방법을 도시한다.
도 2에 나타난 바와 같이, 반도체 기판(2000A)은 홀(2300)을 포함한다. 홀(2300)은, 기판으로부터 시작해 단계(S20)를 통해, 예를 들어, 포토리소그래피 및 식각 공정을 수행함으로써 구현될 수 있다. 홀(2300)의 크기, 형상, 깊이 및 위치는 반도체 제조 기술 분야에서 알려진 방법으로 제어될 수 있다.
증착 및/또는 성장 단계(S21)를 수행함으로써, 반도체 기판(2000A)의 상부 상에 확산 방지층(2211)이 구현되고, 그에 따라 반도체 기판(2000B)이 얻어진다. 확산 방지층(2211)의 구현은, 예를 들어 화학 기상 증착(Chemical Vapour Deposition, CVD), 물리 기상 증착(Physical Vapour Deposition, PVD), 애피택시(epitaxy) 또는 다른 기술들을 포함하는 증착 및/또는 성장과 같은 알려진 반도체 기판 제조 공정으로 수행될 수 있다. 상기 확산 방지층은, 예를 들어 탄탈륨(Ta), 탄탈륨 질화물(TaN), 또는 실리콘 질화물(Si3N4)과 같은, 금속 원자들의 확산을 방지하는 특성을 가지는 물질층일 수 있다.
순차적으로, 도전층(2221)의 시드 증착(seed deposition)을 포함할 수 있는 단계(S22A)를 통해, 반도체 기판(2000C)이 얻어진다. 상기 시드 증착 공정은, PVD 시드 또는 CVD 시드와 같은 당해 기술분야에 알려진 기술들을 이용하여 수행될 수 있다. 예를 들어, 도전층(2221)은 구리, 은, 금 또는 전기적 도전성을 갖는 다른 임의의 물질일 수 있다.
순차적으로, 도전층(2222)의 증착을 포함하는 단계(S22B)를 통해, 반도체 기판(2000D)이 얻어진다. 상기 단계(S22B)는 전기 화학 증착(electrochemical deposition, ECD)을 포함할 수 있다. 도전층(2222)은 도전층(2221)과 동일한 물질일 수 있고, 따라서 도전층(2221) 상으로의 도전층(2222)의 접착이 촉진될 수 있다. 선택적으로, 도전층(2222)은 도전층(2221)과 다른 물질일 수 있고, 이 경우 성장 공정을 신속히 수행할 수 있거나, 더욱 양호한 전기적 도전성을 제공할 수 있거나, 또는 제조 단가를 감소시킬 수 있다.
순차적으로, 반도체 기판(2000D)은 화학 기계 연마(chemical mechanical polishing, CMP)를 포함하는 단계(S23)를 거칠 수 있고, 이에 따라 반도체 기판(2000E)이 얻어진다.
이 공정에 의해, 반도체 기판(2000E)에 도시된 것과 같은 연결 구조물(2200)이 얻어진다.
연결 구조물(2200)은 확산 방지층(2211) 및 도전층(2220)을 포함한다. 또한, 확산 방지층(2211)은 반도체 기판(2000E)의 제1 표면(2100)과 실질적으로 평행한 표면(2230)을 포함한다. 본 실시예에서의 단부 표면(2230)의 크기는, 실질적으로, 단계(S21) 동안 증착된 확산 방지층(2211)을 형성하는 물질의 두께에 의해 결정된다. 따라서, 단계(S21)동안 증착된 물질의 양을 제어함으로써, 적어도 방향(1900)을 따라 단부 표면(2230)의 길이를 제어하는 것이 가능하다.
반도체 기판(2000E)에서, 확산 방지층(2211)의 표면(2230)은 확산 방지 구조물로서 동작할 수 있고, 따라서 오정렬이 존재하는 경우에도 제2 반도체 기판의 도전층 밖으로 나온 요소들의 반도체 기판(2000E) 내로의 확산이 방지된다.
도 3a는 본 발명의 제1 실시예에 따른 3D 집적화 공정 중의 2개의 기판들을 도시하는 개략도이다: 더욱 구체적으로, 도 3a는 방향(1800)을 따른 3D 집적화 과정 중의 제1 반도체 기판(1000) 및 제2 반도체 기판(1700)을 도시한다.
도 3a에서 나타난 바와 같이, 제1 반도체 기판(1000)은 제2 반도체 기판(1700)에 대해 방향(1900)을 따라 측방 오정렬을 가질 수 있다. 방향(1900)을 따른 측방 오정렬은, 예를 들어, 약 20nm 내지 약 1 μm의 차수, 또는, 예를 들어, 1 μm를 초과하는 차수의 값(M)을 가질 수 있다. 제1 반도체 기판(1000) 및 제2 반도체 기판(1700) 모두는 도 2에서 설명된 공정에 의해 얻어져 연결 구조물(2200)을 포함한다. 따라서, 연결 구조물(2200)은 방향(1900)에서 전형적으로 20 nm 내지 1μm의 차수의 값(L)과 대응되는 길이를 가지는 표면(2230)을 가지고, 확산 방지 구조물로서 동작한다.
도 3b는 본 발명의 실시예에 따른 2개의 기판들의 3D 집적화의 결과를 도시하는 개략도이다. 더욱 구체적으로, 도 3b는 제1 반도체 기판(1000) 및 제2 반도체 기판(1700)의 3D 집적화에 의해 얻어진 반도체 시스템을 도시한다.
다른 일 실시예에서, 제1 반도체 기판(1000)의 표면(2230)의 길이(L)는 방향(1900)을 따른 제2 반도체 기판(1700)의 도전층(2220)의 길이보다 길 수 있다. 그러한 방법으로 길이(L)를 선택함으로써, 제1 반도체 기판(1000)의 도전층(2220)과 제2 반도체 기판(1700)의 도전층(2220) 사이의 접촉이 구현될 때마다 확산 방지가 보장될 수 있다.
도 3b에 나타난 바와 같이, 제1 반도체 기판(1000)의 연결 구조물(2200)이 제2 반도체 기판(1700)의 연결 구조물(2200)에 대하여 오정렬 될 수 있다. 그러나, 제1 반도체 기판(1000)의 연결 구조물(2200)의 확산 방지층(2211) 덕분에, 제2 반도체 기판(1700)의 연결 구조물(2200)의 도전층(2220)이 제1 반도체 기판(1000) 내로 확산되는 것이 방지될 수 있다. 따라서, 도전성 물질이 영역(8500)을 통해 확산될 수 있는 도 8c에 도시된 바와 같은 종래 기술과 대조적으로, 제2 반도체 기판(1700)의 도전층(2200)은 언제나 제1 반도체 기판(1000)의 도전층(2200)을 포함하는 영역 상으로 또는 상기 제1 반도체 기판의 도전층(2200) 및 표면(2230)을 포함하는 영역 상으로 위치된다. 그러한 방식으로, 도전층(2200)을 구성하는 물질의 반도체 기판(1000) 내로의 확산이 방지될 수 있다.
더욱 구체적으로, 도 3a에 나타난 바와 같이, 제1 반도체 기판(1000)의 연결 구조물(2200)의 확산 방지층(2211)은, 오정렬의 방향(1900)에서 길이(L)를 가지는 단부 표면(2230)을 가질 수 있다. 적어도 오정렬 값(M)만큼 크도록 길이 값(L)을 선택함으로써, 도 3b에 도시된 결과가 얻어질 수 있다. 더욱 구체적으로, 방향(1900)에서의 오정렬 값(M)과 적어도 대응되도록 표면(2230)의 방향(1900)에서의 길이(L)를 선택함으로써, 제2 반도체 기판(1700)의 연결 구조물(2200)의 도전층(2220)이, 제1 반도체 기판(1000)의 연결 구조물(2200)의 도전층(2220) 또는 제1 반도체 기판(1000)의 연결 구조물(2200)의 확산 방지층(2211)의 표면(2230) 상에만 위치됨이 보장된다. 다시 말해, 적어도 오정렬 값(M)만큼 크도록 표면(2230)의 길이(L)를 선택함으로써, 제2 반도체 기판(1700)의 연결 구조물(2200)의 전기적 도전성 물질(2220)의 제1 반도체 기판(1000) 내로의 확산이 방지될 수 있다.
선택적으로, 또는 추가로, 표면(2230)의 길이(L)는, 예를 들어, 연속적인 3D 집적화들에서 최대 오정렬 값(M), 또는 연속적인 3D 집적화들에서 평균 오정렬 값(M)으로 조절될 수 있다. 이 방법에서, 오정렬이 절대적으로(in absolute terms) 또는 평균적으로 반도체 기판(1000) 및/또는 반도체 기판(1700)내 도전성 물질(2200)의 확산을 야기하지 않을 것임이 보증될 수 있다.
선택적으로, 또는 추가로, 제1 반도체 기판(1000) 내 표면(2230)의 길이(L)가 적어도 제2 반도체 기판(1700)의 연결 구조물의 도전성 물질(2220)의 길이만큼 크도록 설정될 수 있다. 이 방법을 통해, 제1 반도체 기판(1000) 및 제2 반도체 기판(1700)의 도전성 물질들(2220) 사이의 접촉이 달성될 때마다, 확산이 방지될 수 있음이 보증된다. 이는 오정렬 값이 알려지지 않고, 반면에 제2 반도체 기판(1700)의 연결 구조물의 도전성 물질(2220)의 길이가 알려진 경우에 유리하다.
나아가, 오정렬 값(M)은 반도체 기판(1000)의 다른 영역들에서 서로 다를 수 있다. 예를 들어, 제조 또는 핸들링 머신의 공차로 인한 오정렬뿐만 아니라, 반도체 기판 상에 가해진 압력 때문에, 또는 상기 기판에 대한 온도 변화(gradient) 때문에 오정렬이 발생할 수 있다. 웨이퍼 전반적으로 오정렬 값(M)이 일정하지 않은 경우, 웨이퍼의 다른 부분에 위치된 다른 연결 구조물들(2200)에 대한 표면(2230)의 값(L)을 선택할 때, 이러한 사항들이 고려될 수 있다.
도 4는 본 발명의 제2 실시예에 따른 연결 구조물(4200)을 구현하기 위한 공정을 도시한 개략도이다. 더욱 구체적으로, 도 4는, 예를 들어 도 1의 제1 반도체 기판(1000)의 연결 구조물(1201), 및/또는 제2 반도체 기판(1700)의 연결 구조물(1202) 및/또는 임의의 연결 구조물들(1200)과 같은 연결 구조물(4200)을 구현하는 공정을 도시한다.
도 4에서 나타난 바와 같이, 제1 홀(4320) 및 표면(4100)을 향하여 상기 홀을 둘러싸는 제2 홀(4310)을 가지는 반도체 기판(4000A)이 단계(S40)에 의해 얻어질 수 있다. 제1 홀(4320)은 반도체 기판으로부터 시작해 단계(S40)를 통해, 예를 들어, 포토리소그래피 및 식각 공정을 수행함으로써 구현될 수 있다. 제1 홀(4320)의 크기, 형상, 깊이 및 위치는 반도체 제조 기술 분야에서 알려진 방법으로 제어될 수 있다. 마찬가지로, 제2 홀(4310)은 벌크 반도체 기판으로부터 시작해 단계(S40)를 통해, 예를 들어, 잘-알려진 포토리소그래피 및 식각 공정들을 수행함으로써 구현될 수 있다. 제2 홀들(4310)의 크기, 형상, 깊이 및 위치는 반도체 제조 기술 분야에서 알려진 방법으로 제어될 수 있다. 선택적으로 또는 추가로, 제1 홀(4320) 및 제2 홀들(4310) 모두가 단일 포토리소그래피 단계로 구현될 수 있다.
제2 홀들(4310)의 길이는, 적어도 방향(1900)에서, 원하는 길이(L)와 대응되도록 선택될 수 있다.
순차적으로, 단계(S41)를 통해 확산 방지층(4211)이 반도체 기판(4000A) 상에 증착되고, 반도체 기판(4000B)이 얻어진다. 단계(S41)를 수행하기 위한 기술들은 도 2에서의 단계(S21)를 수행하기 위한 기술들과 실질적으로 유사할 수 있다. 나아가, 확산 방지층(4211)은 도 2에서의 확산 방지층(2211)과 실질적으로 유사할 수 있다.
순차적으로, 단계(S42A) 및 단계(S42B)를 통해 도전층(4221) 및 도전층(4222)이 반도체 기판(4000B) 상에 증착되고, 그에 따라, 반도체 기판들(4000C, 4000D)이 각각 얻어진다. 단계들(S42A, S42B)은 도 2의 단계들(S22A, S22B)과 실질적으로 유사할 수 있다. 또한, 도전층(4221) 및 도전층(4222)은 도 2의 도전층(2221) 및 도전층(2222)과 각각 실질적으로 유사할 수 있다.
마지막으로, 단계(S43)를 통해, 반도체 기판(4000E)이 얻어진다. 단계(S43)은 도 2의 단계(S34)과 실질적으로 유사할 수 있다. 단계(S43) 후, 제2 홀들(4310) 내에 잔존하는 확산 방지층(4211)의 물질은, 적어도 방향(1900)에서, 표면(4100)의 표면 영역(4230)에서의 원하는 값(L)과 대응되는 길이를 가질 수 있고, 따라서 오정렬이 존재하는 경우에도 3D 구조물 내 확산 방지 구조물로서의 동작이 수행될 수 있다.
도 4에서 약술된 공정 덕분에, 도전성 요소(4220) 및 확산 방지층(4211)을 포함하는 연결 구조물(4200)이 얻어질 수 있다. 도전성 요소(4220)는 도 2의 도전성 요소(2220)와 실질적으로 동일할 수 있다. 반면에, 제2 홀들(4310) 덕분에, 확산 방지층(4211)은 벌크 내에서 실질적으로 도 2의 확산 방지층(2211)보다 더 얇을 수 있다. 비록 더욱 얇아졌지만, 제2 홀들(4310) 내에 증착된 확산 방지층(4211)은 도 2의 표면(2230)과 실질적으로 유사한 표면(4230)을 여전히 제공한다. 따라서, 도 4의 연결 구조물(4200)에 의해, 도 2의 연결 구조물(2200)에 의해 얻어진 동일한 이점들이 얻어질 수 있다. 또한, 단계(S41) 내 확산 방지층(4211)의 성장이 상대적으로 긴 동작일 수 있기 때문에, 본 실시예는 원하는 길이를 가지는 넓은 표면(4230)을 구현하면서도 더욱 얇은 층(4211)을 성장시키는 가능성을 가지므로, 절감된 비용의 측면 및 절감된 공정 시간의 측면 모두에서 유리할 수 있다.
반도체 기판(4000E)에서, 확산 방지층(4211)의 표면(4230)은 확산 방지 구조물로서 동작할 수 있고, 따라서 오정렬의 존재에도 불구하고 제2 반도체 기판의 도전층으로부터 나온 요소들의 반도체 기판(4000E) 내로의 확산이 방지될 수 있다.
도 5는 본 발명의 제3 실시예에 따른 연결 구조물(5200)을 구현하기 위한 공정을 도시하는 개략도이다. 더욱 구체적으로, 도 5는, 예를 들어 도 1의 제1 반도체 기판(1000)의 연결 구조물(1201) 및/또는 제2 반도체 기판(1700)의 연결 구조물(1202) 및/또는 임의의 연결 구조물들(1200)과 같은 연결 구조물(5200)을 구현하기 위한 공정을 도시한다.
도 5는 단계(S52)에 의해 달성된 도전층(5220) 및 확산 방지층(5212)을 포함하는 반도체 기판(5000A)을 도시한다. 단계(S52)를 수행하기 위한 기술들은 도 2의 단계들(S22A, S22B)을 수행하기 위한 기술들과 실질적으로 유사할 수 있다.
순차적으로, 단계(S50)에 의해 확산 방지층(5212) 상의 홀(5310)을 가지는 반도체 기판(5000B)이 얻어질 수 있고, 상기 홀(5310)은 도전층(5220)을 둘러싸거나 또는 표면(5100)과 근접한다. 홀(5310)의 크기, 형상, 깊이 및 위치는 반도체 제조 기술 분야에서 알려진 방법으로 제어될 수 있다. 단계(S50)를 수행하기 위한 기술들은 도 2의 단계(S20)을 수행하기 위한 기술들과 실질적으로 유사할 수 있다.
순차적으로, 단계(S51)를 통해 확산 방지층(5211)이 반도체 기판(5000B) 상에 증착되어 반도체 기판(5000C)이 얻어진다. 단계(S51)를 수행하기 위한 기술들은 도 2의 단계(S21)를 수행하기 위한 기술들과 실질적으로 유사할 수 있다. 또한, 확산 방지층(5211)은 도 2의 확산 방지층(2211)과 실질적으로 유사할 수 있다. 이 단계 동안 적어도 홀(5310)이 방지층 물질로 충전된다.
마지막으로, 단계(S53)에서, 반도체 기판(5000D)이 얻어진다. 단계(S53)는 초과 물질을 제거하기 위해 도 2의 단계(S23)과 실질적으로 유사한 CMP 공정을 이용할 수 있다. 단계(S43) 후, 홀들(5310) 내에 잔존하는 확산 방지층(5211)의 물질은, 적어도 방향(1900)에서, 적어도 표면(5230)에서의 원하는 값(L)과 대응되는 길이를 가질 수 있고, 확산 방지 구조물로서 동작할 수 있다.
도 5에서 설명된 공정을 수행함으로써, 도전성 물질이 이미 증착된 후에 확산 방지층(5211)을 구현하는 것이 가능하다. 나아가, 상대적으로 얇은 확산 방지층(5211)으로 원하는 길이(L)를 가지는 표현(5230)을 구현하는 것이 가능하다. 이는 제조 속도를 증가시키는 장점을 가지고, 따라서 비용이 절감된다.
반도체 기판(5000D)에서, 확산 방지층(5211)의 표면(5230)은 확산 방지 구조물로서 동작할 수 있고, 따라서 오정렬의 존재에도 불구하고 제2 반도체 기판의 도전층으로부터 나온 요소들의 반도체 기판(5000D)으로의 확산이 방지될 수 있다.
도 6a 및 도 6b는 본 발명의 제4 실시예에 따른 연결 구조물(6200)을 구현하기 위한 공정을 도시하는 개략도들이다. 더욱 구체적으로, 도 6a 및 도 6b는, 예를 들어 도 1의 제1 반도체 기판(1000)의 연결 구조물(1201), 및/또는 제2 반도체 기판(1700)의 연결 구조물(1202) 및/또는 임의의 연결 구조물들(1200)과 같은 연결 구조물(6200)을 구현하는 공정을 도시한다.
도 6a에 나타난 바와 같이, 단계(S60)를 통해 제1 홀(6320)을 가지는 반도체 기판(6000A)이 얻어진다. 제1 홀(6320)은 벌크 반도체 기판으로부터 시작해 단계(S60)를 통해 구현될 수 있다. 단계(S60)를 수행하기 위한 기술들은 도 2의 단계(S20)를 수행하기 위한 기술들과 실질적으로 유사할 수 있다.
순차적으로, 단계(S61A)를 통해, 반도체 기판(6000A) 상에 확산 방지층(6211)이 증착되어 반도체 기판(6000B)이 얻어진다. 단계(S61A)를 수행하기 위한 기술들은 도 2의 단계(S21)를 수행하기 위한 기술들과 실질적으로 유사할 수 있다. 또한, 확산 방지층(6211)은 도 2의 확산 방지층(2211)과 실질적으로 유사할 수 있다.
순차적으로, 단계(S61B)를 통해, 반도체 기판(6000B) 상에 제2 층(6213)이 증착되어 반도체 기판(6000C)이 얻어진다. 제2 층(6213)은 확산 방지층(6211) 상으로 증착된다. 제2 층(6213)도 또한 확산 방지층으로서 동작하고, 예를 들어 티타늄 질화물(TiN)일 수 있으며, 확산 방지층(6211)보다 더 큰 성장 속도를 가진다.
제2 층(6213)은 그것이 증착되는 조건 덕분에 확산 방지층(6211)보다 큰 성장 속도를 가질 수 있다. 즉, 확산 방지층(6211)의 성장 속도는, 확산 방지층(6211)이 반도체 기판(6000A) 상에 증착된다는 사실에 의해 영향을 받을 수 있지만, 제2 층(6213)의 경우, 제2 층(6213)이 확산 방지층(6211) 상에 증착된다는 사실 때문에, 제2 층(6213)의 성장 속도는 더욱 빠를 수 있다. 다시 말해, 양호한 특성을 가지고 정공들(holes)이 없는 반도체 기판(6000A) 상에 확산 방지층(6211)의 증착을 구현한다는 제약조건 때문에, 확산 방지층(6211)은 느리게 증착될 수 있다. 반면에, 제2 층(6213)은, 반도체 기판(6000A) 대신 확산 방지층(6211) 상에 증착됨으로써, 더욱 빠른 성장 속도로 증착될 수 있다.
선택적으로, 제2 층(6213) 및 확산 방지층(6211)은, 제2 층(6213) 및 확산 방지층(6211)에 대해 설명된 물질들 중에서, 서로 동일한 물질로 구현될 수 있고, 증착의 제1 부분에서는 느린 성장 속도를 이용하여 고품질의 층을 구현하고, 증착의 제2 부분에서는 빠른 성장 속도를 이용하여 더욱 빠른 성장 층을 구현함으로써, 증착 동안 물질의 성장 속도만이 증가될 수 있다.
순차적으로, 단계들(62A, 62B)을 통해, 도전층(6221) 및 도전층(6222)이 반도체 기판(6000C)의 제2 층(6213) 상에 증착되어, 반도체 기판들(6000D, 6000E)이 각각 얻어진다. 단계들(62A, 62B)은 도 2의 단계들(22A, 22B)과 실질적으로 유사할 수 있다. 나아가, 도전층들(6221) 및 도전층(6222)은 각각 도 2의 도전층(6221) 및 도전층(6222)과 실질적으로 유시할 수 있다.
이 실시예에서는, 이전의 실시예들과 마찬가지로, 시드 도전층(6221)이 필요하지 않을 수 있고, 도전 층(6221) 및 도전층(6222)의 증착 대신 도전층(6222)의 단일 증착이 수행될 수 있다.
마지막으로, 단계(S63)를 통해, 반도체 기판(6000F)이 얻어진다. 물질을 제거하기 위한 단계(S63)는 도 2의 단계(S23)와 실질적으로 유사한 CMP 공정일 수 있다. 단계(S63) 이후, 조합된 확산 방지층들(6211, 6123)은 표면(6230)을 나타내고, 확산 방지 구조물로서 동작한다.
도 6a 및 도 6b에 약술된 공정을 수행함으로써, 적어도 방향(1900)에서 길이(L)을 가지는 표면(6230)과 함께 확산 방지 구조물이 구현되고, 이러한 구현은 방향(1900)에서 비교될 수 있는 길이를 가지는 확산 방지 층을 구현하는데 필요한 시간에 비하여 상대적으로 짧은 시간에 이루어질 수 있다. 그러한 방법에서, 표면(6230)을 가지는 확산 방지 구조(6211, 6213)를 수행하는 경우, 예를 들어 더욱 두꺼운 확산 방지층(2211)이 증착될 수 있는 도 2의 단계(S21)보다 더 짧은 시간이 소요될 수 있다. 따라서, 제조 비용이 절감될 수 있다.
반도체 기판(6000F)에서, 확산 방지층들(6211, 6213)의 표면(6230)은 확산 방지 구조물로서 동작할 수 있고, 따라서 오정렬의 존재에도 불구하고 제2 반도체 기판의 도전층으로부터 나온 요소들의 반도체 기판(6000F)으로의 확산이 방지될 수 있다.
도 7a 및 도 7b는 본 발명의 제5 실시예에 따른 반도체 시스템(7000)을 도시한다. 도 7a는 상기 시스템의 단면도로서, 2개의 반도체 기판들과 수직한 평면을 따라 절단된 면을 보여준다. 도 7b는 상기 시스템의 평면도로서, 도 7 a의 평면과 수직한 면을 따라 투시된 모습을 보여준다. 반도체 시스템(7000)은 집적화를 통해 얻어지고, 더욱 구체적으로 제1 반도체 기판(1000) 및 제2 반도체 기판(1700)의 3D 집적화를 통해 얻어진다. 제1 반도체 기판(1000) 및 제2 반도체 기판(1700) 모두는 적어도 하나의 연결 구조물(2200)을 포함한다. 연결 구조물(2200)은 이전 실시예들에서 정의된 공정들 중 임의의 공정을 통해 구현될 수 있다. 부재번호 2211A는 제1 반도체 기판(1000)의 확산 방지층을 지칭하고, 부재번호 2211B는 제2 반도체 기판(1700)의 확산 방지층을 지칭한다.
또한, 도 7b의 평면도에서 나타난 바와 같이, 방향(1800) 및 방향(1900) 모두를 따라, 제1 반도체 기판(1000)이 제2 반도체 기판(1700)에 대하여 오정렬될 수 있다. 2개의 방향들을 따른 오정렬 값들은 각각 M1800 및 M1900이다. 이 경우, 확산 방지층(2211A)의 차수들(7810, 7820, 7910, 7920)은 다음과 같이 선택될 수 있다.
- 방향(1800)을 따른 차수(7810)는 임의의 값일 수 있고, 바람직하게는 적어도 제조될 수 있는 값일 수 있다.
- 방향(1900)을 따른 차수(7910)는 임의의 값일 수 있고, 바람직하게는 적어도 제조될 수 있는 값일 수 있다.
- 방향(1800)을 따른 차수(7820)는 오정렬(M1800)을 수정하기 위해 이전 실시예들에서 설명된 방법으로 선택될 수 있다. 예를 들어, 차수(7820)는 적어도 오정렬 값(M1800)과 대응되도록 선택될 수 있다.
- 방향(1900)을 따른 차수(7920)는 오정렬(M1900)을 수정하기 위해 이전 실시예들에서 설명된 방법으로 선택될 수 있다. 예를 들어, 차수(7920)는 적어도 오정렬 값(M1900)과 대응되도록 선택될 수 있다.
선택적으로 또는 추가로, 설계 및 제조를 단순화시키기 위해, 차수(7810)는 차수(7820)와 대응되도록 선택될 수 있고, 선택적으로 또는 추가로, 차수(7910)는 차수(7920)와 대응되도록 선택될 수 있다.
선택적으로 또는 추가로, 오정렬 값(M1800)이 오정렬 값(M1900)보다 더 큼을 가정할 때, 설계 단계를 더욱 단순화하기 위해, 차수들(7810, 7910, 7920)이 차수(7820)와 대응되도록 선택될 수 있다.
전술한 바와 같이 반도체 시스템(7000)을 구현함으로써, 제1 반도체 기판(1000)의 도전성 영역(2220A) 및 제2 반도체 기판(1700)의 도전성 영역(2220B)이 적어도 부분적으로 중첩될 것이고 도전성 영역(2220B)은 단지 제1 반도체 기판(1000)의 도전성 영역(2220A) 및 확산 방지(2211A)를 포함하는 영역과 중첩될 것이다. 그러한 방법을 통해, 도전성 영역(2220B)의 도전성 요소가 제1 반도체 기판(1000) 내로 확산되는 것이 방지될 수 있다.
비록 이전 실시예들 중 일부에서, 제1 반도체 기판(1000)의 연결 구조를 구현하기 위한 공정 및 제1 반도체 기판(1000)의 연결 구조의 차수들에 대한 설명만이 행하여 졌지만, 동일한 가르침이 당연히 제2 반도체 기판(1700)에 대해서도 마찬가지로 적용될 수 있다.
본 발명의 일부 실시예들에서, 예를 들어, 연결 구조물들(100, 1201, 1202, 4200, 5200, 6200)을 포함하는, 예를 들어 반도체 기판들(1000, 1700, 2000E, 4000E, 5000D, 6000F)과 같은 연결 구조물들을 집적화한 반도체 기판에 대해, 방향(1800)에 수직하고 방향(1900)을 포함하는 표면과 실질적으로 평행한 평면을 따라 층 구조물을 전달하는 층 전달 공정이 진행될 수 있다. 상기 전달 공정은, 내부에 소정의 취약 층을 형성하기 위해 기판에 이온들을 주입하는 단계에 의해 수행될 수 있고, 이온이 주입된 취약 층을 따라 절달된 층을 분리시키기 위해 상기 기판을 가열하는 단계를 포함할 수 있다. 분리(detachment)는 기계적 동작을 통해서도 구현될 수 있다. 선택적으로, 전달 공정은, 전달된 층의 초과 물질을 연마하거나 및/또는 식각함으로써 수행될 수 있다. 상기 전달 공정은, 연결 구조물의 구현 이전에 또는 이후에 수행될 수 있다. 나아가, 상기 전달 공정은 3D 집적화 공정 이전에 또는 이후에 수행될 수 있다.
본 발명의 일부 실시예들에서, 예를 들어, 반도체 기판들(1000, 1700, 2000E, 4000E, 5000D, 6000F)과 같은 연결 구조물을 집적화한 반도체 기판은, 예를 들어, 실리콘(Si) 웨이퍼, 갈륨비소(GaAs) 웨이퍼, 실리콘 온 인슐레이터(SOI) 웨이퍼, 게르마늄(Ge) 웨이퍼와 같은, 임의의 종류의 반도체 웨이퍼일 수 있다.
본 발명은 3D 집적화 공정이 진행되는 2개의 기판의 측면(맥락)에서 설명되었다. 용어 기판은, 예를 들어 200 mm 또는 300 mm 실리콘 또는 SOI 웨이퍼와 같은 반도체 웨이퍼와 대응될 수 있다. 또한, 용어 기판은 다이, 즉 웨이퍼가 개별 구성요소들로 다이싱된(diced) 후의 웨이퍼의 조각에 대응될 수도 있다. 다른 조건들에서, 본 발명의 기술 사상은, 웨이퍼 또는 다이 레벨에서 수행된 3D 집적화에 적용될 수 있다.
전술한 설명에서, 성장(growing), 증착(depositing), 구현(realizing)과 같은 용어들은, 예를 들어 화학 기상 증착(CVD), 에피탁시(epitaxy), 물리 기상 증착(PVD), 스퍼터링 증착(sputter deposition), 프린팅(printing) 기술들과 같은 반도체 제조 분야의 알려진 기술들을 지칭하도록 교체되어 사용된다.

Claims (18)

  1. 제1 표면(1100)을 가지는 반도체 기판(1000) 내 연결 구조물(1200, 2200, 4200, 5200, 6200)의 구현 방법으로서, 상기 반도체 기판은 상기 제1 표면을 따라 제2 기판(1700)과의 3D 집적화가 예견되며, 상기 3D 집적화는 적어도 하나의 차원에서 오정렬 값(M)을 가지는 측방 오정렬이 발생하고,
    상기 구현 방법은, 도전층으로부터 나온 요소들의 상기 반도체 기판의 나머지 부분으로의 확산을 방지하기 위해, 확산 방지 구조물(2211, 4211, 5211, 6211, 6213)을 성장시키는 단계(S21, S41, S51, S61A, S61B)를 포함하고,
    상기 확산 방지 구조물의 제1 단부 표면(2230, 4230, 5230, 6230)은 상기 제1 표면과 수직인 방향(1800)에 대하여 상기 제1 표면과 실질적으로 평행한 상기 확산 방지 구조물의 최외부 표면이고, 상기 기판으로부터 상기 제1 표면을 향하여 연장되며,
    상기 제1 단부 표면은 상기 측방 오정렬의 방향을 따라 길이(L)를 가지고, 상기 길이는 상기 오정렬 값에 의해 결정되고,
    3D 집적화된 구조물의 집적화된 상태에서 상기 제2 기판의 도전층으로부터 나온 요소들의 확산이 방지되도록 상기 확산 방지 구조물의 상기 길이(L)가 선택되는 것을 특징으로 하는 연결 구조물의 구현 방법.
  2. 제1항에 있어서,
    상기 길이는 적어도 상기 측방 오정렬 값(M)만큼 큰 것을 특징으로 하는 연결 구조물의 구현 방법.
  3. 제1항에 있어서,
    상기 길이는 적어도 상기 오정렬의 방향을 따라 상기 제2 기판의 상기 도전층의 길이만큼 큰 것을 특징으로 하는 연결 구조물의 구현 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 확산 방지 구조물을 성장시킨 후, 적어도 도전층(2220, 4220, 6220)을 성장시키는 단계(S22A, S22B, S42A, S42B, S62A, S62B)를 더 포함하고,
    상기 도전층은 적어도 상기 확산 방지 구조물에 의해 상기 반도체 기판으로부터 분리되는 것을 특징으로 하는 연결 구조물의 구현 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 확산 방지 구조물을 성장시키기 전에, 적어도 도전층(5220)을 성장시키는 단계(S52)를 더 포함하는 연결 구조물의 구현 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 확산 방지 구조물을 성장시키는 단계는 확산 방지층(2211, 4211, 5211)을 성장시키는 단계(S21, S41, S51)를 포함하는 것을 특징으로 하는 연결 구조물의 구현 방법.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 확산 방지 구조물을 성장시키는 단계는
    상기 확산 방지층보다 더 빠른 성장 속도로 상기 확산 방지 구조물 상에 제2 층(6213)을 성장시키는 단계(S61B)를 더 포함하는 것을 특징으로 하는 연결 구조물의 구현 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 확산 방지층을 성장시키는 단계는 탄탈륨(Ta), 탄탈륨 질화물(TaN), 실리콘 질화물(Si3N4) 중 적어도 하나의 층을 성장시키는 단계를 포함하는 것을 특징으로 하는 연결 구조물의 구현 방법.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 확산 방지 구조물의 길이(L)는 20 nm 내지 1 μm 사이인 것을 특징으로 하는 연결 구조물의 구현 방법.
  10. 적어도 2개의 반도체 기판의 3D 집적화 구현 방법으로서,
    제1항 내지 제9항의 방법에 따라 상기 2개의 반도체 기판들 중 적어도 하나에, 바람직하게는 상기 2개의 반도체 기판들 각각에, 연결 구조물을 구현하는 단계; 및
    상기 2개의 반도체 기판들 각각의 상기 제1 표면을 따라 상기 2개의 반도체 기판을 접착시키는 단계를 수행하는 것을 특징으로 하는 3D 집적화 구현 방법.
  11. 제10항에 있어서,
    상기 2개의 반도체 기판들을 접착시키는 단계는, 특히 상기 2개의 반도체 기판들을 서로 본딩시킴으로써 접착시키는 단계를 포함하는 것을 특징으로 하는 3D 집적화 구현 방법.
  12. 연결 구조물(1200, 2200, 4200, 5200, 6200)을 포함하는 제1 기판(1000) 및 제2 기판(1700) 또는 층을 적어도 포함하는 반도체 시스템으로서,
    상기 제1 기판은 적어도 제1 표면(1100)을 가지고, 상기 제1 표면을 따라 상기 제2 기판 또는 층과 3D 집적화되고, 상기 3D 집적화는 적어도 하나의 차원에서 오정렬 값(M)을 갖는 측방 오정렬을 가지며,
    상기 연결 구조물은, 도전층으로부터 나온 요소들의 상기 기판의 물질 내로의 확산을 방지하기 위한 확산 방지 구조물(2211, 4211, 5211, 6211, 6213)을 포함하고,
    상기 확산 방지 구조물은, 제1 단부 표면(2230, 4230, 5230, 6230)이 상기 제1 표면과 수직인 방향(1800)에 대하여 상기 제1 표면과 실질적으로 평행한 상기 확산 방지 구조물의 최외부 표면이 되고 상기 기판으로부터 상기 제1 표면을 향하여 연장되도록 구성되며,
    상기 확산 방지 구조물의 상기 제1 단부 표면은 상기 측방 오정렬의 방향에서 길이(L)를 가지고, 상기 길이는 상기 오정렬 값에 의해 결정되고,
    상기 제2 기판의 도전층으로부터 나오는 요소들의 확산이 방지되도록 상기 확산 방지 구조물의 상기 길이(L)가 선택된 것을 특징으로 하는 반도체 시스템.
  13. 제12항에 있어서,
    상기 길이는 적어도 상기 측방 오정렬 값(M)만큼 큰 것을 특징으로 하는 반도체 시스템.
  14. 제12항에 있어서,
    상기 길이는 적어도 상기 오정렬의 방향을 따라 상기 제2 기판의 상기 도전층의 길이만큼 큰 것을 특징으로 하는 반도체 시스템.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 도전성 구조물은 적어도 도전층(2220, 4220, 5220, 6220)을 포함하고,
    상기 도전층은 상기 확산 방지 구조물에 의해 상기 제1 기판으로부터 분리되는 것을 특징으로 하는 반도체 시스템.
  16. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 확산 방지 구조물은 확산 방지층(2211, 4211, 5211)을 포함하는 것을 특징으로 하는 반도체 시스템.
  17. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 확산 방지 구조물은 확산 방지층(6211) 및 상기 확산 방지층 상의 제2 층(6213)을 포함하고
    상기 제2 층은 상기 확산 방지층보다 더 빠른 성장 속도를 갖는 것을 특징으로 하는 반도체 시스템.
  18. 제12항 내지 제17항 중 어느 한 항에 있어서,
    상기 확산 방지층은 탄탈륨(Ta), 탄탈륨 질화물(TaN), 실리콘 질화물(Si3N4) 중 임의의 요소인 것을 특징으로 하는 반도체 시스템.
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