TWI694596B - 鍵合記憶體元件及其製造方法 - Google Patents

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Abstract

一種用於形成鍵合半導體元件的方法，包括以下步驟。首先，形成第一晶圓和第二晶圓。第一晶圓可以包括基底之上的功能層。單晶矽可以不是基底必需的，並且基底可以不包括單晶矽。可以反轉第一晶圓以鍵合到第二晶圓上，以形成鍵合半導體元件，因而基底在功能層的頂部上。可以去除基底的至少一部分以形成鍵合半導體元件的頂表面。此外，可以在頂表面之上形成鍵合焊墊。

Description

鍵合記憶體元件及其製造方法
本揭露涉及記憶體元件及其製造方法，特別是涉及一種鍵合三維(3D)記憶體元件及其製造方法。
透過改善製程技術、電路設計、程式設計演算法和製造製程，平面記憶體單元被縮放到更小尺寸。不過，隨著記憶體單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高昂。結果，平面記憶體單元的存儲密度接近上限。3D記憶體架構能夠解決平面記憶體單元中的密度限制。3D記憶體架構包括記憶體陣列和用於控制到和來自記憶體陣列的訊號的週邊元件。
本文公開了用於形成晶圓以及利用晶圓形成鍵合半導體結構的方法和結構的實施例。
在一個範例中，公開了一種用於形成鍵合半導體元件的方法。該方法包括如下步驟。首先，形成第一晶圓和第二晶圓。第一晶圓可以包括基底之上的功能層。在範例中，單晶矽不是基底必要的材料。接著，可以反轉第一晶圓，以鍵合到第二晶圓上，而形成鍵合半導體元件，因而基底在功能層的頂部。 可以去除基底的至少一部分以形成鍵合半導體元件的頂表面。此外，可以在頂表面之上形成鍵合焊墊。
在另一範例中，公開了一種用於形成半導體元件的方法。該方法包括如下步驟。首先，可以在基底之上形成絕緣材料層。在範例中，單晶矽不是基底必要的材料。可以對所述絕緣材料層進行圖案化以形成隔離結構和所述隔離結構中的複數個溝槽。可以沉積半導體材料以填滿複數個溝槽，以在隔離結構中形成複數個陣列基礎區域，該隔離結構使複數個陣列基礎區域彼此絕緣。此外，可以在複數個陣列基礎區域之上形成複數個記憶體陣列，並且可以形成絕緣結構以覆蓋複數個記憶體陣列和複數個陣列基礎區域。
在又一範例中，公開了一種用於形成半導體元件的方法。該方法包括如下步驟。首先，可以在基底之上形成絕緣材料層。在範例中，單晶矽不是基底必要的。可以在絕緣材料層之上形成半導體材料層。可以對半導體材料層進行圖案化以去除半導體材料層的部分，暴露另一絕緣材料層，並且形成複數個陣列基礎區域。可以沉積與絕緣材料層相同的材料以填充由半導體材料層的被去除部分形成的空間、與絕緣材料層連接、並且形成隔離結構。可以在複數個陣列基礎區域之上形成複數個記憶體陣列，並且可以形成絕緣結構以覆蓋複數個記憶體陣列和複數個陣列基礎區域。
在另一範例中，公開了一種鍵合半導體元件。該鍵合半導體元件包括晶圓之上的功能層。功能層可以包括處於絕緣結構中、與複數個記憶體陣列連接並設置在複數個記憶體陣列之上的複數個陣列基礎區域。複數個陣列基礎區域中的每個的頂表面的尺寸可以與底表面的尺寸不同。功能層還可以包括覆 蓋複數個陣列基礎區域，並使複數個陣列基礎區域彼此絕緣的隔離結構。
在不同範例中，公開了一種晶圓。晶圓可以包括基底之上的功能層。功能層可以包括基底之上的隔離結構。隔離結構可以圍繞複數個陣列基礎區域並使複數個陣列基礎區域彼此絕緣。晶圓還可以包括複數個陣列基礎區域之上的複數個記憶體陣列。複數個陣列基礎區域中的每個的頂表面的尺寸可以與底表面的尺寸不同。晶圓還可以包括覆蓋複數個記憶體陣列和複數個陣列基礎區域的絕緣結構、處於複數個記憶體陣列之上並且處於絕緣結構中的複數個互連結構。
100:陣列形成晶圓
101:基底
102:襯墊層
103:基礎材料層
110、120:陣列形成晶圓
111:陣列基礎區域
112:記憶體陣列
113:STI結構
114:互連結構
115:絕緣結構
121:陣列基礎層
123:絕緣層
130、200-2:陣列形成晶圓
131:陣列基礎區域
132:記憶體陣列
133:STI結構
134:互連結構
135:絕緣結構
201:第一基底
202:襯墊層
203:STI結構
204:陣列基礎區域
205:記憶體陣列
206:第一絕緣結構
207:第一互連結構
210:週邊形成晶圓
211:第二基底
215:元件層
216:第二絕緣結構
217:第二互連結構
220、230、240:鍵合晶圓
241:鍵合焊墊
300、310:製造過程
3001、3002、3101、3102、3103、3104:步驟
d1、d2、d3、d4、d5:厚度
Wb1、Wb2、Wt1、Wt2:寬度
第1A-1D圖均繪示了根據本公開的一些實施例的在示範性製造過程的不同階段的示範性晶圓的截面圖。
第2A-2D圖均繪示了根據本公開的一些實施例的在示範性製造過程的不同階段的示範性鍵合晶圓的截面圖。
第3A圖繪示了根據本公開的一些實施例的形成示範性陣列形成晶圓的示範性製作流程。
第3B圖繪示了根據一些實施例的形成示範性鍵合晶圓的示範性製作流程。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於範例性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和佈置 而不脫離本公開的精神和範圍。對相關領域的技術人員顯而易見的是，本公開還可以用於多種其它應用中。
要指出的是，在說明書中提到「一個實施例」、「實施例」、「範例性實施例」、「一些實施例」等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這種短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例(無論是否明確描述)實現這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如：至少部分取決於上下文，本文中使用的術語「一個或複數個」可以用於描述單數意義的任何特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如「一」或「所述」的術語同樣可以被理解為傳達單數使用或傳達複數使用。此外，可以將術語「基於」理解為未必旨在傳達排他性的一組因素，並且相反可以允許存在未必明確描述的額外因素，其同樣至少部分地取決於上下文。
應當容易理解，本公開中的「在…上」、「在…上方」和「在…之上」的含義應當以最寬廣的方式被解讀，以使得「在…上」不僅表示「直接在」某物「上」而且還包括在某物「上」且其間有居間特徵或層的含義，並且「在…上方」或「在…之上」不僅表示「在」某物「上方」或「之上」，而且還可以包括其「在」某物「上方」或「之上」且其間沒有中介特徵或層(即，直接在某物上)的含義。
此外，諸如「在…下」、「在…下方」、「下部」、「在…上方」、「上部」等空間相對術語，在本文中為了描述方便，可以用於描述一個元件或特徵與另一個或複數個元件或特徵的如圖中所示的關係。空間相對術語旨在涵蓋除了在圖式所描繪的方向之外的在設備使用或步驟中的不同方向。設備可以以另外的方式被定向(旋轉90度或在其它方向)，並且本文中使用的空間相對描述詞可以類似地被相應解釋。
如本文中使用的，術語「基底」是指向其上增加後續材料層的材料。基底自身可以被圖案化。增加在基底頂部的材料可以被圖案化或者可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如：層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水平、垂直和/或沿傾斜表面延伸。基底可以是層，在其中可以包括一個或複數個層，和/或可以在其上、其上方和/或其下方具有一個或複數個層。層可以包括複數個層。例如：互連層可以包括一個或複數個導體和接觸層(其中形成互連線和/或過孔觸點)和一個或複數個介電層。
如本文使用的，術語「額定/額定地」是指在產品或過程的設計階段期間設置的用於部件或過程步驟的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能是由於製造過程或容限中的輕微變化導致的。如本文使用的，術語「大約」代表可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的數值。基於特定技術節點，術語「大約」可以代表定量的數值，例如在數值的10%-30%(例如：值的±10%、±20%或±30%)內變化。
如本文使用的，術語「3D記憶體元件」是指一種半導體元件，其在橫向方向的基底上具有垂直方向的記憶體單元電晶體串(在本文中被稱為「記憶體串」，例如NAND記憶體串)，以使得所述記憶體串相對於基底在垂直方向上延伸。如本文使用的，術語「垂直/垂直地」是指額定地垂直於基底的橫向表面。如本文所用，x軸和y軸(未出示)均可以代表水平方向，並且可以在水平面中，z軸可以代表垂直方向並且可以垂直于水平面。y軸垂直於x-z平面。
如本文所用，術語「晶圓」是指能夠包括諸如一個或複數個基底、基底中或之上各種功能部件(例如：記憶體陣列、週邊電路、半導體元件、互連、絕緣結構、鍵合焊墊和/或佈線)的任何適當部件的結構或元件。例如：陣列形成晶圓是指包括基底和形成於基底之上的記憶體陣列的結構，週邊形成晶圓是指包括基底和形成於基底之上的週邊電路的結構，並且鍵合晶圓是指透過鍵合兩個晶圓(例如：陣列形成晶圓和週邊形成晶圓)或任何兩個適當元件/結構而形成的結構/元件。術語「晶圓」不特別限定說明書中的結構/元件的形狀或功能。
在3D記憶體元件的製造中，可以在不同晶圓上形成記憶體陣列和週邊電路並且可以將它們鍵合，以形成鍵合晶圓。記憶體陣列和週邊電路可以同時形成並且能夠被鍵合以形成鍵合記憶體元件。這種方式可以具有幾個優點。首先，週邊電路可能較不容易受記憶體陣列的製造過程(例如：製造中使用的化學和熱處理)影響。週邊電路的製造能夠具有更高產量，並且可以改善週邊電路的性能。而且，週邊電路和記憶體陣列不需要形成於同一晶圓上，因此可以將更多空間用於形成記憶體陣列。於是可以使存儲密度保持足夠低，以避免鍵合記憶體元件中的高存儲密度所導致的複雜性。此外，可以同時或在不同時間製造記憶體陣列和週邊電路，從而增加了製造靈活性。例如：記憶體陣列和週邊電路可以被同時製造，並且然後鍵合在一起，以形成鍵合記憶體元件，從而減少了總體製造過程的時間。
不過，形成鍵合記憶體元件的製造過程可能需要兩個或更多晶圓，其中每個晶圓都包括單晶基底。單晶基底的成本可能增加形成鍵合記憶體元件的製造成本。
根據本公開的各實施例，提供了用於形成鍵合記憶體元件的晶圓的結構和形成該結構和鍵合記憶體元件的製造方法。公開的結構和方法解決了上述與增加的製造成本相關聯的問題。例如：透過利用適當的低成本基底(例如：更低成本的基底)替代用於形成記憶體陣列的晶圓的單晶基底，可以降低形成鍵合記憶體元件的製造過程的成本。同時，可以在低成本基底的頂部的多晶矽區域之上形成記憶體陣列，以確保記憶體陣列的期望功能。可以在將用於形成記憶體陣列的晶圓和用於形成週邊電路的晶圓鍵合在一起之後，完全去除或部分去除(例如：減薄或平坦化)低成本基底，這對鍵合記憶體元件的影響很小 或沒有影響。可以在完全去除/部分去除低成本基底之後，在鍵合記憶體元件之上形成其他元件和/或結構。於是，可以減少形成鍵合記憶體元件的製造成本，而不會影響鍵合記憶體元件的功能。
第1A-1D圖均出示了根據本公開的實施例的在製造過程的不同階段的示範性陣列形成晶圓(例如：用於形成記憶體陣列的晶圓)。第2A-2D圖均出示了根據本公開的實施例的在製造過程的不同階段的鍵合晶圓的結構。可以利用第1B圖和第1C圖中所示的陣列形成晶圓來形成第2A-2D圖中所示的鍵合晶圓。第3A圖出示了形成第1A-1D圖所示的陣列形成晶圓的示範性製造過程300。第3B圖出示了形成第2A-2D圖所示的鍵合晶圓的示範性製造過程310。
如第3A圖所示，在製造過程開始時，可以在基底之上形成基礎材料層(步驟3001)。第1A圖出示了對應結構。
如第1A圖中所示，基礎材料層103可以形成於基底101之上。基底101可以包括頂表面具有足夠的硬度、光滑度和均勻度的任何適當基底。基底101可以包括容易去除(例如：容易剝離、蝕刻掉和/或平坦化)的材料。在一些實施例中，基底101包括更低成本、常用和/或更容易製造的材料。在一些實施例中，基底101不包括單晶矽。例如：基底101可以包括多晶矽、非晶矽、多晶矽和非晶矽的混合物、化合物基底、聚合物基底、玻璃、石英、石墨烯或其組合。基礎材料層103可以包括能夠在陣列形成晶圓100的功能部分之間提供電絕緣的任何適當材料。例如：基礎材料層103可以包括氧化矽(SiO)、氮化矽(SiN)和/或氮氧化矽(SiON)。在一些實施例中，基礎材料層103包括氧化矽。基礎材料層103沿垂直於基底101的頂表面的方向(例如：垂直方向或z軸)可以具有厚度d1。 為了允許基礎材料層103的足夠部分保留在基底101之上，以用於在不同部分之間提供絕緣，在一些實施例中，厚度d1為大約1μm到大約5μm，例如1μm到大約5μm之間。在一些實施例中，厚度d1介於大約1.5μm到大約3μm之間，例如介於1.5μm和3μm之間(例如：1.5μm、1.8μm、2μm、2.5μm、3μm，由這些值中的任何值作為下限界定的任何範圍，或由這些值中的任何兩個界定的任何範圍)。
在一些實施例中，陣列形成晶圓100包括位於基底101和基礎材料層103之間的襯墊層102。襯墊層102可以包括單層結構或多層結構。襯墊層102可以提供用於形成基礎材料層103的基礎。例如：基礎材料層103和基底101可以包括不同的結構和/或不同的材料。為了改善基礎材料層103和基底101之間的黏附、改善基底101的表面條件以用於沉積基礎材料層103和/或減小基礎材料層103中的應力，可以在基底101之上形成襯墊層102，並且可以在襯墊層102之上形成基礎材料層103。然後可以在基底101之上沉積具有改善均勻性和穩定性的基礎材料層103。襯墊層102可以包括能夠改善基底101之上的基礎材料層103的黏合和生長條件的任何材料。例如：在基礎材料層103包括氧化矽時，襯墊層102可以包括氮化鈦和/或鈦。襯墊層102的材料組成可以取決於基底101和基礎材料層103的材料選擇。在一些實施例中，襯墊層102包括具有一種或多種材料的多層結構。在範例中，多層結構可以逐漸改變其上沉積基礎材料層103的表面條件，進一步改善基礎材料層103的生長。襯墊層102的具體結構和性質應當基於基底101和基礎材料層103的材料而確定，並且不應受到本公開的實施例的限制。
可以透過任何適當的沉積方法形成基礎材料層103和襯墊層102，所述方法例如化學氣相沉積(CVD)、物理氣相沉積(PVD)和/或原子層沉積(ALD)。在一些實施例中，提供基底101，並執行清潔工藝，以去除基底101的 頂表面上的任何基團或污染。然後可以在基底101的頂表面之上相繼沉積襯墊層102和基礎材料層103。在一些實施例中，襯墊層102包括氧化鈦並且是透過ALD形成的。在一些實施例中，基礎材料層103包括氧化矽並且是透過CVD形成的。任選地，在基礎材料層103之上執行表面平坦化製程，以用於接下來在基礎材料層103之上形成其他結構/元件(例如：記憶體陣列)。平坦化製程可以包括凹陷蝕刻製程(乾式/濕式蝕刻)和化學機械拋光(CMP)中的其中一種或多種。
參考第3A圖，在基底之上形成基礎材料層之後，基於基礎材料層形成淺溝槽隔離(STI)結構，並在STI結構中形成陣列基礎區域。記憶體陣列可以形成於陣列基礎區域之上。可以形成絕緣結構以覆蓋記憶體陣列和陣列基礎區域，並且可以在絕緣結構中形成互連結構(步驟3002)。第1B圖和第1C圖均出示了對應結構110和120。
如第1B圖所示，可以在STI結構113中形成一個或複數個陣列基礎區域111，以為形成記憶體陣列112提供基礎。可以在陣列基礎區域111之上形成一個或複數個記憶體陣列112。在一些實施例中，陣列基礎區域111沿垂直方向(例如：z軸)的厚度/深度d2在大約1μm到大約3μm的範圍中，例如介於1μm和3μm之間。在一些實施例中，厚度/深度d2介於大約1.2μm到大約2.5μm之間，例如介於1.2μm和2.5μm之間(例如：1.2μm、1.5μm、1.8μm、2μm、2.5μm，由這些值中的任何值作為下限界定的任何範圍，或由這些值中的任何兩個所界定出的任何範圍)。在一些實施例中，從陣列基礎區域111的底部到襯墊層102(或者，如果未形成襯墊層102，從陣列基礎區域111的底部到基底101)的距離d3在大約1μm到大約2μm的範圍中，例如介於1μm和2μm之間。在一些實施例中，距離d3介於大約1.2μm到大約1.8μm之間，例如介於1.2μm和1.8μm之間(例如：1.2μm、1.5μm、1.8μm，由這些值中的任何值作為下限界定的任何範圍，或由這些值中的任何兩 個所界定出的任何範圍)。可以形成絕緣結構115以覆蓋記憶體陣列112和陣列基礎區域111，使得記憶體陣列112在絕緣結構115中並且可以彼此電絕緣。可以在絕緣結構115中形成一個或複數個互連結構114以連接期望的元件/結構或將記憶體陣列112與其他元件/結構連接。
可以由基礎材料層103的圍繞每個陣列基礎區域111，並使陣列基礎區域111例如彼此絕緣以及與基底101絕緣的部分形成STI結構113。陣列基礎區域111可以包括為沉積和製造記憶體陣列112提供基礎的適當材料或適當結構。陣列基礎區域111可以具有足夠的硬度、表面均勻度和/或摻雜濃度，以使記憶體陣列112正常工作。例如：陣列基礎區域111可以包括摻雜半導體材料並能夠充當井區。在一些實施例中，陣列基礎區域111包括摻雜(例如：P型或N型)多晶矽，並透過例如記憶體陣列112的源極電極的極性確定摻雜劑的極性。在一些實施例中，陣列基礎區域111包括P型多晶矽。
可以透過去除基礎材料層103的部分，來形成STI結構113。基礎材料層103被去除部分的位置可以對應於陣列基礎區域111的位置。可以執行任何適當的圖案化/蝕刻製程以形成STI結構113。例如：可以在基礎材料層103之上形成圖案化光阻層。圖案化光阻層可以包括暴露基礎材料層103的要去除的部分的開口。可以執行適當的蝕刻製程(例如：濕式/乾式蝕刻)以去除基礎材料層103的暴露部分並在基礎材料層103中形成一個或複數個溝槽。溝槽的位置對應於記憶體陣列112的位置。在一些實施例中，控制蝕刻製程的蝕刻時間，從而基礎材料層103的足夠的部分可以保留在溝槽的底部和基底101/襯墊層102的頂表面之間。基礎材料層103的剩餘部分可以形成STI結構113。
可以在溝槽中形成摻雜半導體材料以形成陣列基礎區域111。在範例中，可以沉積多晶矽以填充溝槽。可以透過例如離子佈植製程或原位摻雜製程，利用適當摻雜劑對多晶矽進行摻雜。在一些實施例中，對多晶矽材料中摻雜諸如硼、鋁、銦和/或鎵的P型摻雜劑，以形成陣列基礎區域111。在一些實施例中，陣列基礎區域111的頂表面的寬度Wt1可以大於陣列基礎區域111的底表面沿x軸(或水平面)的寬度。任選地，在STI結構113和陣列基礎區域111之上執行表面平坦化製程，以去除由於形成陣列基礎區域111和STI結構113而產生的任何多餘材料。平坦化的陣列基礎區域111的頂表面可以有足夠的平坦度和/或光滑度，以方便接下來形成記憶體陣列112。平坦化製程可以包括凹陷蝕刻製程(乾式/濕式蝕刻)和CMP中的一種或多種。可以基於例如陣列基礎區域111和/或STI結構113的材料組成和/或表面積/比例來確定用於CMP的漿料。例如：如果與STI結構113的表面積相比，陣列基礎區域111的表面積足夠小(例如：低於預定比值)，則漿料可以包括主要用於對STI結構113的材料進行平坦化的試劑，反之亦然。
可以在陣列基礎區域111之上形成記憶體陣列112。出於例示的目的，一個記憶體陣列112可位於陣列基礎區域111之上，如第1B圖所示。在各實施例中，陣列基礎區域111之上所形成的記憶體陣列的數量會由實際設計/製造要求確定。記憶體陣列112可以包括其中形成記憶體單元的任何適當元件/結構。例如：記憶體陣列112可以具有沿平行於基底的頂表面的方向(例如：沿水平面或x-y平面)延伸的一個或複數個區塊，並且每個儲存塊可以具有複數個記憶體單元。記憶體陣列112的具體結構可以由不同設計/製造要求來確定。
記憶體陣列112可以透過任何適當製程形成。在範例中，可以沿垂直方向在STI結構113和陣列基礎區域111之上交替沉積複數個犧牲材料層和複數個 絕緣材料層，以形成堆疊層結構。犧牲材料層和絕緣材料層可以具有不同的材料組成，並且可以具有相同或不同的厚度。可以在堆疊層結構之上形成圖案化光阻層以暴露堆疊層結構的要去除的部分。可以執行適當的蝕刻製程(乾式/濕式蝕刻)以去除堆疊層結構的暴露部分，以暴露STI結構113並在陣列基礎區域111中形成陣列堆疊層。每個陣列塊可以沿垂直方向(例如：z軸)進行重複蝕刻，以形成階梯結構。例如：透過在相應堆疊層結構之上反復形成蝕刻遮罩(例如：圖案化光阻層)以暴露犧牲材料層和絕緣材料層的要去除的部分，並且去除暴露部分，可以形成階梯結構。可以反復修剪/蝕刻該蝕刻遮罩，以暴露堆疊層結構的要去除的部分。可以透過蝕刻犧牲材料層和絕緣材料層來分別形成犧牲層和基礎材料層。然後可以形成階梯結構。可以在階梯結構中形成半導體通道以從階梯結構的頂表面延伸到陣列基礎區域111中。可以在階梯結構中形成源極電極，例如：以將階梯結構分成不同的儲存塊。可以在階梯結構之上形成汲極電極。可以透過利用諸如鎢、鋁、鈷、銅和/或多晶矽的適當的導體層(或者均被諸如氧化鋁層和/或氮氧化矽層的高k介電層圍繞的導體層)替代犧牲層來形成閘極電極(例如：充當字元線)。交織的導體層和基礎材料層可以在陣列基礎區域111之上沿垂直方向堆疊。閘極電極和半導體通道的交點能夠形成記憶體單元。
為了在階梯結構中形成半導體通道，可以在相應的階梯結構中形成複數個通道孔。可以透過在階梯結構之上形成圖案化光阻層來形成複數個通道孔。圖案化光阻層可以包括暴露階梯結構的部分的複數個開口。階梯結構的暴露部分的位置可以對應於半導體通道的位置。可以執行蝕刻製程以去除階梯結構的被開口暴露的部分，以暴露基底101。可以形成通道孔。任選地，執行凹陷蝕刻製程以去除基底101在相應通道孔的底部被暴露的部分。任選地，執行適當的沉積製程，以在通道孔的底部形成半導體部分，作為相應的半導體通道的部 分。半導體部分可以接觸後面形成的通道形成結構。半導體部分可以包括適當的半導體材料，例如：多晶矽，並且沉積製程可以包括CVD、PVD、選擇性氣相沉積和/或ALD。可以控制半導體部分沿垂直方向的厚度以具有期望範圍。例如：半導體部分的頂表面可以沿垂直方向位於最後兩個導體層之間。任選地，執行清潔/凹陷蝕刻製程，以在通道形成結構被填充在通道孔中之前去除通道孔的側壁上的半導體部分的任何多餘材料。
在通道孔中形成半導體部分之後，形成通道形成結構，以填充每個通道孔。通道形成結構可以包括例如從相應通道孔的側壁到通道孔的中心依序沉積的阻障層、記憶體層、穿隧層、半導體層和介電核心。阻障層、記憶體層、穿隧層和半導體層中的每個可以包括單層結構或多層結構。例如：阻障層可以包括雙層結構。第一阻障層可以包括具有足夠高的介電常數(例如：大於7.9)的介電金屬氧化物。第一阻障層的範例包括AlO、氧化鉿(HfO2)、氧化鑭(LaO2)、氧化釔(Y2O3)、氧化鉭(Ta2O5)、其矽酸鹽、其摻氮化合物、和/或其合金。第一阻障層可以透過適當沉積方法形成，所述沉積方法例如化學氣相沉積(CVD)、原子層沉積(ALD)、脈衝雷射沉積(PLD)和/或液體源噴霧化學沉積。在一些實施例中，第一阻障層包括AlO。第二阻障層可以形成於第一阻障層之上，並可以包括與第一阻障層不同的介電材料。例如：第二阻障層可以包括氧化矽、氮氧化矽和/或氮化矽。在一些實施例中，第二阻障層包括氧化矽，其可以透過任何適當共形沉積方法形成，所述共形沉積方法例如低壓CVD(LPCVD)和/或ALD
記憶體層可以包括電荷捕獲材料，並且可以形成於阻障層之上。記憶體層可以包括導電材料和/或半導體，例如：鎢、鉬、鉭、鈦、鉑、釕、其合 金、其奈米顆粒、其矽化物和/或多晶或非晶半導體材料(例如：多晶矽和非晶矽)。記憶體層還可以包括一種或多種絕緣材料，例如SiN和/或SiON。在一些實施例中，記憶體層包括由SiON層夾置的SiN層，SiON層進一步被SiN層夾置。可以使用任何適當的沉積方法形成記憶體層，所述沉積方法例如CVD、ALD和物理氣相沉積(PVD)。穿隧層可以形成於記憶體層之上並可以包括單層結構或多層結構，並且可以包括SiO、SiN、SiON、介電金屬氧化物、介電金屬氮氧化物、介電金屬矽酸鹽和/或其合金。可以透過適當的沉積方法形成穿隧層，所述沉積方法例如CVD、ALD和/或PVD。在一些實施例中，穿隧層包括複數個SiON層和SiO層，其中複數個SiON層位於記憶體層222和SiO層之間。
半導體層可以方便電荷的輸運，並且可以形成於穿隧層之上。半導體層可以包括一種或多種半導體材料，例如單一元素半導體材料、III-V化合物半導體材料、II-VI化合物半導體材料和/或有機半導體材料。可以透過任何適當的沉積方法形成半導體層，所述沉積方法例如LPCVD、ALD和/或金屬有機物化學氣相沉積(MOCVD)。在一些實施例中，半導體層包括多晶矽層。介電核心可以包括適當的介電材料，並且能夠填滿由半導體層圍繞的空間。在一些實施例中，介電核心包括SiO(例如：足夠高純度的SiO)，並且可以透過任何適當沉積方法形成，所述沉積方法例如CVD、LPCVD、ALD和/或PVD。任選地，在階梯結構之上執行表面平坦化製程以去除由於形成半導體通道而產生的任何多餘材料。平坦化製程可以包括凹陷蝕刻製程(乾式/濕式蝕刻)和CMP中的一種或多種。在各實施例中，形成記憶體陣列112的不同部分和每個部分的結構的具體次序可以由設計/製造要求確定，並且不應受限於本公開的實施例。
然後可以形成絕緣結構115，以覆蓋記憶體陣列112和陣列基礎區域 111，並使記憶體陣列112和陣列基礎區域111與其他結構/元件絕緣。絕緣結構115可以包括任何適當介電材料，例如氧化矽，並且可以透過適當的沉積製程形成，所述沉積製程例如CVD、PVD和/或ALD。任選地，在絕緣結構115之上執行表面平坦化製程，以對絕緣結構115的頂表面進行平坦化。平坦化製程可以包括凹陷蝕刻製程(乾式/濕式蝕刻)和CMP中的一種或多種。
可以在絕緣結構115中形成各種互連結構114。出於例示的目的，第1B圖中將互連結構114繪示為塊。互連結構114可以代表將陣列形成晶圓110導電連接到另一晶圓/結構的任何結構/元件(例如：金屬互連、觸點和/或插塞)。例如：互連結構114可以代表金屬互連，其從絕緣結構115的頂表面延伸到記憶體陣列112(例如：記憶體陣列112的閘極電極)。互連結構114可以包括適當的導體材料，例如鎢、鈷、鋁和/或銅。在一些實施例中，可以透過對絕緣結構115進行圖案化/蝕刻以形成開口，並利用期望的導電材料填充開口來形成互連結構114，所述開口將絕緣結構115的頂表面連接到記憶體陣列112的期望部分。可以透過任何適當的蝕刻製程(例如：濕式/乾式蝕刻)執行開口的圖案化/蝕刻，並且導電材料的形成可以包括任何適當的沉積製程，例如CVD、PVD、濺射和/或ALD。
第1C圖和第1D圖均出示了根據一些實施例的在另一製造製程的不同階段的另一示範性陣列形成晶圓。相較于與陣列形成晶圓110相關聯的結構和製程，可以透過不同方式形成陣列形成晶圓130的STI結構和陣列基礎區域。在一些實施例中，第1C圖的記憶體陣列132、絕緣結構135和互連結構134的結構和製造製程可以與第1B圖的記憶體陣列112、絕緣結構115和互連結構114相同或相似。可以使用相同或相似的基底101和襯墊層102來形成陣列形成晶圓110。
如第1C圖所示，可以在基底101之上(例如：或在襯墊層102之上)形成基礎材料層。與結構100不同之處在於，第1C圖的基礎材料層可以包括基底100之上的絕緣層123和絕緣層123之上的陣列基礎層121。絕緣層123的材料組成可以與基礎材料層103的材料組成相同或相似，並且陣列基礎層121的材料組成可以與陣列基礎區域111的材料組成相同或相似。在一些實施例中，陣列基礎層121包括多晶矽或摻雜多晶矽，並且絕緣層123包括氧化矽。陣列基礎層121的厚度d4可以與陣列基礎區域111的厚度/深度d2相同或相似，並且絕緣層123的厚度d5可以與距離d3相同或相似。在一些實施例中，厚度d4和/或厚度d5也可以是其他期望值/範圍。
可以執行圖案化/蝕刻製程以在絕緣層123之上形成陣列基礎區域131。例如：可以在陣列基礎層121之上形成圖案化光阻層。圖案化光阻層可以包括覆蓋陣列基礎層121的要保留部分的開口，以形成陣列基礎區域131，並暴露陣列基礎層121的要去除的部分。可以執行適當的蝕刻製程(例如：濕式/乾式蝕刻)以去除陣列基礎層121的暴露部分，以暴露絕緣層123。陣列基礎層121的剩餘部分能夠形成陣列基礎區域131。在一些實施例中，陣列基礎區域131的頂表面的寬度Wt2可以小於陣列基礎區域131的底表面沿x軸(或水平面)的寬度Wb2。
此外，可以沉積絕緣材料以填充由於去除陣列基礎層121的部分所形成的空間(例如：在陣列基礎區域131之間，並且在絕緣層123的暴露部分上)。在一些實施例中，絕緣材料與絕緣材料123的材料相同或相似，並且可以透過任何適當的沉積製程形成，所述沉積製程例如CVD、PVD、ALD和/或選擇性氣相沉積。可以沉積絕緣材料以填滿由於去除陣列基礎層121的部分所形成的空間並 與絕緣層123連接。由與絕緣材料鄰接的絕緣層123形成的結構可以形成初始STI結構133。任選地，在STI結構133和陣列基礎區域131之上執行表面平坦化製程，以去除由於形成STI結構133而產生的任何多餘材料。平坦化製程可以包括凹陷蝕刻製程(乾式/濕式蝕刻)和化學機械拋光(CMP)中的一種或多種。可以基於例如陣列基礎區域131和/或STI結構133的材料組成和/或表面積/比例來確定用於CMP的漿料。例如：如果與陣列基礎區域131的表面積相比，STI結構133的表面積足夠小，則漿料可以包括主要用於對陣列基礎區域131的材料進行平坦化的試劑，反之亦然。此外，可以形成記憶體陣列132、絕緣結構135和互連結構134。這些結構的形成可以參考對於記憶體陣列112、絕緣結構115和互連結構114的描述。
可以透過互連結構114，將陣列形成晶圓110/120與另一結構/元件鍵合。在一些實施例中，可以將陣列形成晶圓110/120和週邊形成晶圓(例如：形成用於記憶體元件的步驟的週邊電路的晶圓)鍵合在一起，以形成鍵合晶圓。可以在週邊形成晶圓的週邊電路上施加控制訊號/資料以控制記憶體陣列的步驟(例如：讀、寫和/或保存)。第2A-2D圖出示了利用陣列形成晶圓110/120和週邊形成晶圓形成鍵合晶圓的示範性過程。為了易於觀察起見，在第2A-2D圖中繪示了與陣列形成晶圓110相似或相同的陣列形成晶圓，以描述製造過程。
如第3B圖所示，在製造過程開始時，可以提供陣列形成晶圓和週邊形成晶圓(步驟3101)。第2A圖出示了對應結構200和210。
如第2A圖中所示，可以提供陣列形成晶圓200和週邊形成晶圓210。陣列形成晶圓200可以與第1B圖所示的陣列形成晶圓相同或相似。具體而言，基 底101、襯墊層102、STI結構113、陣列基礎區域111、記憶體陣列112、絕緣結構115和互連結構114的製造過程和結構可以分別與第一基底201、襯墊層202、STI結構203、陣列基礎區域204、記憶體陣列205、第一絕緣結構206和第一互連結構207的製造過程和結構類似或相同。
週邊形成晶圓210可以包括用於透過在記憶體陣列205上施加偏壓而步驟記憶體陣列205的任何元件/結構。週邊形成晶圓210可以包括第二基底211、形成於第二基底211之上的元件層215、元件層215之上的第二絕緣結構216以及第二絕緣結構216中的複數個第二互連結構217。
第二基底211可以包括用於為形成週邊電路提供製造基礎的任何適當材料。第二基底211可以包括矽(例如：單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣體上矽(SOI)或任何其他適當材料。在一些實施例中，第二基底211是減薄基底(例如：半導體層)，透過研磨、濕式/乾式蝕刻和/或CMP從正常厚度對第二基底211減薄。在一些實施例中，第二基底211包括單晶矽。
元件層215可代表形成週邊形成晶圓210中的週邊電路的任何功能元件/結構。例如：元件層215可以包括用於方便所形成的記憶體元件的運作的數位、類比和/或混合訊號週邊電路。第二絕緣結構216可以覆蓋元件層215，以提供元件層215的元件/結構之間以及元件層215和週邊形成晶圓210的其他部分之間的絕緣。第二絕緣結構216可以包括任何適當介電材料，例如氧化矽、氮化矽和/或氮氧化矽。
第二互連結構217可以形成於第二絕緣結構216中，並且可以被暴 露，以與第一互連結構207連接。第二互連結構217可以代表將週邊形成晶圓210導電連接到另一晶圓/結構的任何結構/元件(例如：金屬互連、觸點和/或插塞)。例如：第二互連結構217可以代表從第二絕緣結構216的頂表面延伸到元件層215的金屬互連。第二互連結構217可以包括適當的導體材料，例如鎢、鈷、鋁和/或銅。在一些實施例中，可以透過對第二絕緣結構216進行圖案化/蝕刻以形成開口並利用期望的導電材料填充開口來形成第二互連結構217，所述開口將第二絕緣結構216的頂表面連接到元件層215的期望部分。可以透過任何適當的蝕刻製程(例如：濕式/乾式蝕刻)執行開口的圖案化/蝕刻，並且導電材料的形成可以包括任何適當的沉積製程，例如CVD、PVD、濺射和/或ALD。在一些實施例中，第二互連結構217中的第二互連結構的佈置(例如：第二互連結構的尺寸以及第二互連結構之間的分隔距離)可以與第一互連結構207的佈置一致，使得每個第一絕緣結構206能夠與對應的第二互連結構217鍵合。任選地，在第二絕緣結構216和第二互連結構217之上執行表面平坦化製程，以使第二絕緣結構216和第二互連結構217的頂表面平坦化。平坦化製程可以包括凹陷蝕刻製程(乾式/濕式蝕刻)和CMP中的一種或多種。
可以透過不同製造製程(例如：單獨的製造製程)形成陣列形成晶圓200和週邊形成晶圓210。在一些實施例中，陣列形成晶圓200和週邊形成晶圓210在一些製造階段共用相同的製造步驟，例如：形成第一和第二互連結構207和217、和/或平坦化製程。形成陣列形成晶圓200和週邊形成晶圓210的具體過程應當經受不同設計/製造要求，並且不應受到本公開的實施例的限制。
參考第3B圖，在提供陣列形成晶圓和週邊形成晶圓之後，將晶圓之一反轉以鍵合到另一晶圓上，從而將第一互連結構和第二互連結構彼此鍵合(步 驟3102)。第2B圖出示了對應的鍵合晶圓220。
如第2B圖所示，可以反轉陣列形成晶圓200，以鍵合到週邊形成晶圓210上。可以形成鍵合晶圓或鍵合半導體元件。亦即，鍵合半導體元件包括鍵合在一起的兩個晶圓(例如：陣列形成晶圓200和週邊形成晶圓210)。每個第一互連結構207可以與對應的第二互連結構217鍵合。可以執行適當的鍵合製程，以在陣列形成晶圓200和週邊形成晶圓210之間形成鍵合。在一些實施例中，透過混合鍵合對陣列形成晶圓200和週邊形成晶圓210進行鍵合。在一些實施例中，混合鍵合允許第一互連結構207與第二互連結構217鍵合，並且允許第一絕緣結構206與第二絕緣結構216鍵合。在一些實施例中，施加壓力以在第一絕緣結構206和第二絕緣結構216之間形成鍵合，並且施加熱量以在第一互連結構207和第二互連結構217之間形成鍵合。在一些實施例中，第一絕緣結構206、第二絕緣結構216、第一互連結構207和第二互連結構217的表面具有足夠的平坦度，因此在鍵合之後，在第一絕緣結構206和第二絕緣結構216之間、以及第一互連結構207和第二互連結構217之間形成很小的空間或沒有形成空間。
返回參考第3B圖，在將陣列形成晶圓和週邊形成晶圓鍵合在一起之後，去除第一基底的至少一部分(步驟3103)。第2C圖出示了對應的鍵合晶圓230。
如第2C圖所示，去除第一基底201的至少一部分。陣列形成晶圓200的剩餘部分被稱為陣列形成晶圓200-2，其被鍵合到週邊形成晶圓210上以形成鍵合晶圓230。出於例示的目的，在第2C圖中，第一基底201被被完全去除。在一些實施例中，會去除第一基底201和襯墊層202，以暴露STI結構203。在一些實 施例中，STI結構203被平坦化或經歷凹陷蝕刻，因而STI結構203沿垂直方向(例如：z軸)的厚度T1在大約1μm到大約5μm的範圍中，例如介於1μm和5μm之間。在一些實施例中，厚度T1介於大約1.5μm到大約3μm之間，例如介於1.5μm和3μm之間(例如：1.5μm、1.8μm、2μm、2.5μm、3μm，由這些值中的任何值作為下限界定的任何範圍，或由這些值中的任何兩個所界定出的任何範圍)。STI結構203在陣列基礎區域204的暴露表面和底部之間的部分足夠厚，以使任何元件/結構(例如：要在STI結構203的暴露表面之上形成的元件/結構)與記憶體陣列205絕緣。在一些實施例中，厚度T2在大約1μm到大約2μm的範圍中，例如1μm和2μm之間。在一些實施例中，厚度T2介於大約1.2μm和大約1.8μm之間，例如介於1.2μm和1.8μm之間(例如：1.2μm、1.5μm、1.8μm，由這些值中的任何值作為下限界定的任何範圍，或由這些值中的任何兩個所界定出的任何範圍)。在一些實施例中，第一基底201的一部分保留在STI結構203之上，例如：用於接下來形成其他元件/結構。可以將第一基底201稱為被「減薄」。從第一基底201去除材料的量應當根據不同設計/製造要求來確定，並且不應受到本公開的實施例的限制。
第一基底201的去除可以包括蝕刻製程(例如：乾式/濕式蝕刻)和/或CMP製程。應當基於形成第一基底201的材料來確定為去除第一基底201而選擇的蝕刻劑和/或漿料。在一些實施例中，蝕刻劑選擇性地將第一基底201蝕刻到STI結構203。
返回參考第3B圖，在去除或減薄第一基底之後，可以在鍵合晶圓的頂表面之上形成其他結構或元件(步驟3104)。第2D圖出示了對應的鍵合晶圓240。
如第2D圖中所示，可以在鍵合晶圓240的頂表面之上形成其他結構/元件，例如一個或複數個鍵合焊墊241。例如：鍵合焊墊241可以用於引線鍵合焊墊、凸塊附接位置和/或電連接位置。鍵合焊墊241可以包括用於不同用途的任何適當材料。例如：如果鍵合焊墊241是引線鍵合焊墊，則鍵合焊墊241可以包括如鋁、銅和/或金的金屬材料。可以透過任何適當方法形成鍵合焊墊241，所述方法例如是在鍵合晶圓240之上沉積一層期望的鍵合材料(例如：透過CVD、濺鍍、PVD、電子束蒸發和/或ALD)，並對沉積的材料層(例如：使用微影製程和後續蝕刻製程)進行圖案化，以形成期望的圖案的鍵合焊墊241。在一些實施例中，為了改善鍵合材料和STI結構203之間的黏合，可以在鍵合焊墊241和STI結構203之間形成另一襯墊層(例如：黏合劑層或膠層)。可以在鍵合晶圓240上執行其他製程(例如：更多製造步驟、佈線和/或封裝)。
在本公開中，使用陣列形成晶圓作為範例以例示各實施例。應當指出，可以使用公開的結構和方法以形成任何適當晶圓，其基底在後續製造過程中被減薄或去除。陣列形成晶圓可以是在替代基底之上具有功能層的任何適當晶圓的範例，並且替代基底可以包括具有足夠平坦度、硬度和/或光滑度以用於後續製造過程的結構/基底。替代基底可以容易從其附接的結構去除(例如：剝離、蝕刻掉和/或平坦化)，並且可以成本更低和/或容易製造。晶圓可以包括記憶體陣列、電路、半導體元件和/或任何其他適當結構/元件。於是，可以降低形成鍵合晶圓的總製造成本。
在一些實施例中，一種用於形成鍵合半導體元件的方法包括以下步驟。首先，形成第一晶圓和第二晶圓。第一晶圓可以包括基底之上的功能層。 單晶矽可以不是基底必需的，並且基底可以不包括單晶矽。可以反轉第一晶圓以鍵合到第二晶圓上，以形成鍵合半導體元件，因而基底在功能層的頂部。可以去除基底的至少一部分以形成鍵合半導體元件的頂表面。此外，可以在頂表面之上形成鍵合焊墊。
在一些實施例中，形成第一晶圓包括在基底之上形成隔離結構，以及在隔離結構中形成複數個陣列基礎區域。隔離結構可以使複數個陣列基礎區域彼此絕緣。形成第一基底還包括在複數個陣列基礎區域之上形成複數個記憶體陣列，形成絕緣結構以覆蓋複數個記憶體陣列和複數個陣列基礎區域，以及形成處於絕緣結構中並在第一晶圓的頂表面處暴露的複數個互連結構。
在一些實施例中，形成隔離結構和隔離結構中的複數個陣列基礎區域包括在基底之上形成絕緣材料層，對絕緣材料層進行圖案化以在絕緣材料層中形成複數個溝槽，以及沉積半導體材料以填滿複數個溝槽，以形成複數個陣列基礎區域。
在一些實施例中，形成隔離結構和隔離結構中的複數個陣列基礎區域包括：在基底之上形成另一絕緣材料層，在另一絕緣材料層之上形成半導體材料層，以及對半導體材料層進行圖案化以去除半導體材料層的部分，暴露另一絕緣材料層，以及形成複數個陣列基礎區域。形成隔離結構和隔離結構中的複數個陣列基礎區域還可以包括沉積與另一絕緣材料層相同的材料以填充由半導體材料層的被去除部分形成的空間、與另一絕緣材料層連接、並且形成隔離結構。
在一些實施例中，該方法還包括在形成複數個陣列基礎區域和隔離結構之後執行平坦化製程，以去除其上多餘的材料。
在一些實施例中，形成絕緣材料層和另一絕緣材料層包括沉積氧化矽，並且沉積半導體材料並形成半導體材料層包括沉積摻雜多晶矽。
在一些實施例中，在複數個陣列基礎區域之上形成複數個記憶體陣列包括在複數個陣列基礎區域中的每個之上形成至少一個記憶體陣列。
在一些實施例中，在複數個陣列基礎區域之上形成複數個記憶體陣列包括：在複數個陣列基礎區域中的每個之上形成階梯結構，形成從階梯結構的頂表面延伸到相應陣列基礎區域的通道孔，以及在通道孔的底部形成半導體部分。半導體部分可以與陣列基礎區域連接。在複數個陣列基礎區域之上形成複數個記憶體陣列還可以包括形成通道形成結構以填滿通道孔並形成半導體通道。
在一些實施例中，形成半導體部分包括執行沉積製程以在通道孔底部的相應陣列基礎區域的暴露部分上形成半導體材料。
在一些實施例中，用於形成半導體材料的沉積製程包括沉積與相應陣列基礎區域的材料相同的材料。
在一些實施例中，沉積製程包括化學氣相沉積、物理氣相沉積、原子層沉積和選擇性氣相沉積中的一種或多種。
在一些實施例中，該方法還包括在階梯結構中形成複數個閘極電極，閘極電極要與複數個互連結構連接並透過與半導體通道相交而形成複數個記憶體單元。
在一些實施例中，提供第二晶圓包括提供其上具有複數個其他互連結構的基底。
在一些實施例中，反轉第一晶圓以鍵合到第二晶圓上以形成鍵合半導體元件步驟包括：執行混合鍵合，以將第一晶圓鍵合到第二晶圓上，因而第一晶圓的互連結構與第二晶圓的複數個其他互連結構鍵合。
在一些實施例中，該方法還包括在隔離結構和基底之間形成襯墊層。
在一些實施例中，去除基底的至少一部分包括蝕刻製程、剝離製程和平坦化製程中的一種或多種。
在一些實施例中，一種用於形成半導體元件的方法包括以下步驟。首先，可以在基底之上形成絕緣材料層。單晶矽可以不是基底必需的，並且基底可以不包括單晶矽。可以對絕緣材料層進行圖案化以形成隔離結構和隔離結構中的複數個溝槽。可以沉積半導體材料以填滿複數個溝槽，以在隔離結構中形成複數個陣列基礎區域，該隔離結構使複數個陣列基礎區域彼此絕緣。此外，可以在複數個陣列基礎區域之上形成複數個記憶體陣列，並且可以形成絕緣結構以覆蓋複數個記憶體陣列和複數個陣列基礎區域。
在一些實施例中，該方法還包括在形成複數個陣列基礎區域和隔離結構之後執行平坦化製程，以去除其上多餘的材料。
在一些實施例中，形成絕緣材料層包括沉積氧化矽，並且沉積半導體材料包括沉積摻雜多晶矽。
在一些實施例中，一種用於形成半導體元件的方法包括以下步驟。首先，可以在基底之上形成絕緣材料層。單晶矽可以不是基底必需的，並且基底可以不包括單晶矽。可以在絕緣材料層之上形成半導體材料層。可以對半導體材料層進行圖案化以去除半導體材料層的部分，暴露另一絕緣材料層，並且形成複數個陣列基礎區域。可以沉積與絕緣材料層相同的材料以填充由半導體材料層的被去除部分形成的空間、與絕緣材料層連接、並且形成隔離結構。可以在複數個陣列基礎區域之上形成複數個記憶體陣列，並且可以形成絕緣結構以覆蓋複數個記憶體陣列和複數個陣列基礎區域。
在一些實施例中，該方法還包括在形成複數個陣列基礎區域和隔離結構之後執行平坦化製程，以去除其上多餘的材料。
在一些實施例中，形成絕緣材料層包括沉積氧化矽，並且形成半導體材料層包括沉積摻雜多晶矽。
在一些實施例中，鍵合半導體元件包括晶圓之上的功能層。功能層可以包括處於絕緣結構中、與複數個記憶體陣列連接並在複數個記憶體陣列之 上的複數個陣列基礎區域。複數個陣列基礎區域中的每個的頂表面的尺寸可以與底表面的尺寸不同。功能層還可以包括覆蓋複數個陣列基礎區域並使其彼此絕緣的隔離結構。
在一些實施例中，隔離結構包括氧化矽，並且複數個陣列基礎區域包括摻雜多晶矽。
在一些實施例中，複數個記憶體陣列包括具有半導體通道的階梯結構，並且半導體通道包括與相應陣列基礎區域連接的半導體部分和半導體部分之上的通道形成結構。半導體部分可以包括多晶矽。
在一些實施例中，複數個記憶體陣列還包括與半導體通道相交的複數個閘極電極，以形成複數個記憶體單元。
在一些實施例中，透過鍵合到基底之上的另一隔離結構而將功能層鍵合到晶圓，並且鍵合包括隔離結構中的複數個互連結構和另一隔離結構中的複數個其他互連結構之間的第一鍵合、以及隔離結構和另一隔離結構之間的第二鍵合。
在一些實施例中，晶圓還包處於基底之上和另一隔離結構中的元件層，元件層與複數個其他互連結構連接。在一些實施例中，記憶體陣列與複數個互連結構連接。
在一些實施例中，鍵合半導體元件還包括隔離結構之上的鍵合焊墊。
在一些實施例中，晶圓可以包括基底之上的功能層。功能層可以包括基底之上的隔離結構。隔離結構可以圍繞複數個陣列基礎區域並使複數個陣列基礎區域彼此絕緣。晶圓還可以包括複數個陣列基礎區域之上的複數個記憶體陣列。複數個陣列基礎區域中的每個的頂表面的尺寸可以與底表面的尺寸不同。晶圓還可以包括覆蓋複數個記憶體陣列和複數個陣列基礎區域的絕緣結構、以及處於複數個記憶體陣列之上和絕緣結構中的複數個互連結構。
在一些實施例中，隔離結構包括氧化矽，並且複數個陣列基礎區域包括摻雜多晶矽。
在一些實施例中，複數個記憶體陣列均包括具有半導體通道的階梯結構，並且半導體通道包括與相應陣列基礎區域連接的半導體部分和半導體部分之上的通道形成結構。半導體部分可以包括多晶矽。
在一些實施例中，複數個記憶體陣列還包括與半導體通道相交的複數個閘極電極，以形成複數個記憶體單元。
在一些實施例中，複數個陣列基礎區域的厚度在大約1μm到大約3μm的範圍中；並且複數個陣列基礎區域的底表面到基底之間的距離在大約1μm到大約2μm的範圍中。
在一些實施例中，絕緣結構包括氧化矽，並且複數個互連結構包括銅。
針對特定實施例的說明，於此將完全揭示本公開的一般性質，使得他人能夠透過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，並且不脫離本公開的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而非用於進行限制，從而本說明書的術語或措辭將由所述技術領域中的通常知識者按照所述教導和指導進行解釋。
發明內容和摘要部分可以闡述發明人所設想的本公開的一個或複數個範例實施例，但未必涵蓋所有的範例性實施例。因此，發明內容和摘要部分並非旨在透過任何方式限制本公開和所附的申請專利範圍。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
310:製造過程
3101、3102、3103、3104:步驟

Claims (20)

  1. 一種用於形成鍵合半導體元件的方法，包括：形成一第一晶圓和一第二晶圓，所述第一晶圓具有一基底之上的一功能層，其中，所述基底不包括單晶矽；反轉所述第一晶圓，以鍵合到所述第二晶圓上，以形成一鍵合半導體元件，因而所述基底在所述功能層的頂部上；去除所述基底的至少一部分以形成所述鍵合半導體元件的一頂表面；以及在所述頂表面之上形成鍵合焊墊。
  2. 如請求項1所述的用於形成鍵合半導體元件的方法，其中，形成所述第一晶圓包括：在所述基底之上形成一隔離結構；在所述隔離結構中形成複數個陣列基礎區域，所述隔離結構使所述複數個陣列基礎區域彼此絕緣；在所述複數個陣列基礎區域之上形成複數個記憶體陣列；形成絕緣結構以覆蓋所述複數個記憶體陣列和所述複數個陣列基礎區域；以及形成處於所述絕緣結構中並且自所述第一晶圓的頂表面暴露出的複數個互連結構。
  3. 如請求項2所述的用於形成鍵合半導體元件的方法，其中，形成所述隔離結構和所述隔離結構中的所述複數個陣列基礎區域包括：在所述基底之上形成一絕緣材料層；對所述絕緣材料層進行圖案化以在所述絕緣材料層中形成複數個溝槽；以 及沉積半導體材料以填滿所述複數個溝槽，以形成所述複數個陣列基礎區域。
  4. 如請求項2所述的用於形成鍵合半導體元件的方法，其中，形成所述隔離結構和所述隔離結構中的所述複數個陣列基礎區域包括：在所述基底之上形成另一絕緣材料層；在所述另一絕緣材料層之上形成一半導體材料層；對所述半導體材料層進行圖案化，以去除部分所述半導體材料層，暴露所述另一絕緣材料層，並且形成複數個陣列基礎區域；以及沉積與所述另一絕緣材料層相同的材料，以填充由所述半導體材料層的被去除部分所形成的空間，而連接所述另一絕緣材料層，並且形成所述隔離結構。
  5. 如請求項4所述的用於形成鍵合半導體元件的方法，在形成所述複數個陣列基礎區域和所述隔離結構之後，還包括執行平坦化製程，以去除所述複數個陣列基礎區域和所述隔離結構上的多餘材料，其中：形成所述絕緣材料層和所述另一絕緣材料層包括：沉積氧化矽；以及沉積所述半導體材料並形成所述半導體材料層包括：沉積摻雜多晶矽。
  6. 如請求項4所述的用於形成鍵合半導體元件的方法，在形成所述複數個陣列基礎區域和所述隔離結構之後，還包括執行平坦化製程，以去除所述複數個陣列基礎區域和所述隔離結構上的多餘材料，其中：形成所述絕緣材料層包括沉積氧化矽；以及沉積所述半導體材料包括沉積摻雜多晶矽。
  7. 如請求項2所述的用於形成鍵合半導體元件的方法，其中，在所述複數個陣列基礎區域之上形成所述複數個記憶體陣列包括在所述複數個陣列基礎區域的每個之上形成至少一個記憶體陣列。
  8. 如請求項7所述的用於形成鍵合半導體元件的方法，其中，在所述複數個陣列基礎區域的每一個之上形成所述至少一個記憶體陣列包括：在所述複數個陣列基礎區域中的每一個之上形成一階梯結構；形成從所述階梯結構的頂表面延伸到相應的陣列基礎區域的一通道孔；在所述通道孔的底部形成一半導體部分，所述半導體部分與所述陣列基礎區域連接；以及形成一通道形成結構，以填滿所述通道孔並形成半導體通道。
  9. 如請求項8所述的用於形成鍵合半導體元件的方法，其中，形成所述半導體部分包括執行沉積製程，以在所述通道孔的所述底部的所述相應陣列基礎區域的暴露部分上形成一半導體材料。
  10. 如請求項9所述的用於形成鍵合半導體元件的方法，其中，用於形成所述半導體材料的所述沉積製程包括沉積與所述相應陣列基礎區域的材料相同的材料。
  11. 如請求項10所述的用於形成鍵合半導體元件的方法，其中，所述沉積製程包括化學氣相沉積、物理氣相沉積、原子層沉積和選擇性氣相沉積中的一種或多種。
  12. 如請求項11所述的用於形成鍵合半導體元件的方法，還包括：在所述階梯結構中形成複數個閘極電極，所述複數個閘極電極與所述複數個互連結構連接，並藉由與所述半導體通道相交，而形成複數個記憶體單元。
  13. 如請求項12所述的用於形成鍵合半導體元件的方法，其中，提供所述第二晶圓包括提供其上具有複數個其他互連結構的一基底。
  14. 如請求項13所述的用於形成鍵合半導體元件的方法，其中，反轉所述第一晶圓以鍵合到所述第二晶圓上以形成所述鍵合半導體元件包括：執行混合鍵合，以將所述第一晶圓鍵合到所述第二晶圓上，因而所述第一晶圓的所述互連結構與所述第二晶圓的所述複數個其他互連結構鍵合。
  15. 一種用於形成半導體元件的方法，包括：在一基底之上形成一絕緣材料層，其中，所述基底不包括單晶矽；對所述絕緣材料層進行圖案化以形成一隔離結構和所述隔離結構中的複數個溝槽；沉積一半導體材料以填滿所述複數個溝槽，以在所述隔離結構中形成複數個陣列基礎區域，所述隔離結構使所述複數個陣列基礎區域彼此絕緣；在所述複數個陣列基礎區域之上形成複數個記憶體陣列；以及形成一絕緣結構，以覆蓋所述複數個記憶體陣列和所述複數個陣列基礎區域。
  16. 如請求項15所述的用於形成半導體元件的方法，其中在形成所述複數個陣列基礎區域和所述隔離結構之後，還包括執行平坦化製程，以去除 所述複數個陣列基礎區域和所述隔離結構上的多餘材料。
  17. 如請求項16所述的用於形成半導體元件的方法，其中，形成所述絕緣材料層包括沉積氧化矽，並且沉積所述半導體材料包括沉積摻雜多晶矽。
  18. 一種用於形成半導體元件的方法，包括：在一基底之上形成一絕緣材料層，其中所述基底不包括單晶矽；在所述絕緣材料層之上形成一半導體材料層；對所述半導體材料層進行圖案化，以去除所述半導體材料層的部分，暴露所述絕緣材料層，並且形成複數個陣列基礎區域；沉積與所述絕緣材料層相同的材料，以填充由所述半導體材料層的被去除部分形成的空間，連接所述絕緣材料層，並且形成一隔離結構；在所述複數個陣列基礎區域之上形成複數個記憶體陣列；以及形成一絕緣結構，以覆蓋所述複數個記憶體陣列和所述複數個陣列基礎區域。
  19. 如請求項18所述的用於形成半導體元件的方法，其中在形成所述複數個陣列基礎區域和所述隔離結構之後，還包括執行平坦化製程，以去除所述複數個陣列基礎區域和所述隔離結構上的多餘材料。
  20. 如請求項19所述的用於形成半導體元件的方法，其中，形成所述絕緣材料層包括沉積氧化矽，並且形成所述半導體材料層包括沉積摻雜多晶矽。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11018133B2 (en) * 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US11749645B2 (en) 2018-06-13 2023-09-05 Adeia Semiconductor Bonding Technologies Inc. TSV as pad
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
EP4139954B1 (en) 2021-03-30 2024-10-16 Yangtze Memory Technologies Co., Ltd. Method for fabricating three-dimensional semiconductor device using buried stop layer in substrate

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101783314A (zh) * 2009-01-21 2010-07-21 台湾积体电路制造股份有限公司 形成隔离结构的方法和相应的器件
US9666573B1 (en) * 2016-10-26 2017-05-30 Micron Technology, Inc. Methods of forming integrated circuitry

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5858831A (en) * 1998-02-27 1999-01-12 Vanguard International Semiconductor Corporation Process for fabricating a high performance logic and embedded dram devices on a single semiconductor chip
JP2000323714A (ja) * 1999-05-10 2000-11-24 Toshiba Corp 多結晶シリコン素子およびその製造方法
US7608927B2 (en) * 2002-08-29 2009-10-27 Micron Technology, Inc. Localized biasing for silicon on insulator structures
JP2005197602A (ja) * 2004-01-09 2005-07-21 Renesas Technology Corp 半導体装置およびその製造方法
KR100604871B1 (ko) * 2004-06-17 2006-07-31 삼성전자주식회사 상보형 불휘발성 메모리 소자와 그 동작 방법과 그 제조 방법과 그를 포함하는 논리소자 및 반도체 장치
SG134187A1 (en) * 2006-01-13 2007-08-29 Tezzaron Semiconductor S Pte L Stacked wafer for 3d integration
US7528065B2 (en) * 2006-01-17 2009-05-05 International Business Machines Corporation Structure and method for MOSFET gate electrode landing pad
EP1906441A1 (en) * 2006-09-29 2008-04-02 Schott Advanced Packaging Singapore Pte. Ldt. Wafer with semiconductor devices and method of manufacturing the same
US20080277778A1 (en) * 2007-05-10 2008-11-13 Furman Bruce K Layer Transfer Process and Functionally Enhanced Integrated Circuits Products Thereby
US7847374B1 (en) * 2007-07-06 2010-12-07 Chih-Hsin Wang Non-volatile memory cell array and logic
KR20100048610A (ko) * 2008-10-31 2010-05-11 삼성전자주식회사 반도체 패키지 및 그 형성 방법
US8058137B1 (en) * 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
CN102263041B (zh) * 2010-05-27 2013-02-13 中国科学院上海微系统与信息技术研究所 多层堆叠电阻转换存储器的制造方法
CN101894771B (zh) * 2010-06-22 2012-02-22 中国科学院上海微系统与信息技术研究所 多层堆叠电阻转换存储器的制造方法
JP2012059966A (ja) * 2010-09-09 2012-03-22 Toshiba Corp 半導体記憶装置及びその製造方法
CN102034804B (zh) * 2010-10-19 2013-03-13 中国科学院上海微系统与信息技术研究所 多层堆叠的存储器及其制造方法
CN102468284B (zh) * 2010-11-10 2014-04-16 中国科学院微电子研究所 堆叠的半导体器件及其制造方法
US8557677B2 (en) * 2010-11-10 2013-10-15 Institute of Microelectronics, Chinese Academy of Sciences Stack-type semiconductor device and method for manufacturing the same
CN102122636B (zh) * 2010-12-08 2013-06-19 中国科学院上海微系统与信息技术研究所 三维电阻转换存储芯片制备方法
US20120168935A1 (en) * 2011-01-03 2012-07-05 Nanya Technology Corp. Integrated circuit device and method for preparing the same
CN102760726B (zh) * 2011-04-27 2015-04-01 中芯国际集成电路制造(上海)有限公司 半导体检测结构及其形成方法、检测方法
CN102214649B (zh) * 2011-05-25 2013-03-13 映瑞光电科技(上海)有限公司 一种led封装结构及其制备方法
KR20130060065A (ko) * 2011-11-29 2013-06-07 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이의 제조 방법
US8772136B2 (en) * 2012-05-30 2014-07-08 United Microelectronics Corporation Method for fabricating semiconductor device
US9343369B2 (en) * 2014-05-19 2016-05-17 Qualcomm Incorporated Three dimensional (3D) integrated circuits (ICs) (3DICs) and related systems
JP6203152B2 (ja) * 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
CN104241508A (zh) * 2014-09-22 2014-12-24 山东浪潮华光光电子股份有限公司 一种白光led芯片及制备方法
JP6448656B2 (ja) * 2014-10-17 2019-01-09 ボンドテック株式会社 基板どうしの接合方法、基板接合装置
US9543318B1 (en) * 2015-08-21 2017-01-10 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
US9449987B1 (en) * 2015-08-21 2016-09-20 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
US9953941B2 (en) * 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
JP6448848B2 (ja) * 2016-03-11 2019-01-09 ボンドテック株式会社 基板接合方法
JP2018152419A (ja) * 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体記憶装置
CN107331679A (zh) * 2017-07-05 2017-11-07 广东工业大学 一种csp封装的高压led芯片结构及制作方法
CN107481997A (zh) * 2017-09-05 2017-12-15 中国电子科技集团公司第二十九研究所 一种双层堆叠气密封装结构及方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101783314A (zh) * 2009-01-21 2010-07-21 台湾积体电路制造股份有限公司 形成隔离结构的方法和相应的器件
US9666573B1 (en) * 2016-10-26 2017-05-30 Micron Technology, Inc. Methods of forming integrated circuitry

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