CN111739792B - 键合存储器件及其制造方法 - Google Patents

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Abstract

公开了由键合半导体器件形成的三维(3D)存储器件以及用于形成三维(3D)存储器件的方法的实施例。在示例中，一种用于形成键合半导体器件的方法包括以下操作。首先，形成第一晶片和第二晶片。第一晶片可以包括衬底之上的功能层。单晶硅可以不是衬底必需的，并且衬底可以不包括单晶硅。可以反转第一晶片以键合到第二晶片上，以形成键合半导体器件，因而衬底在功能层的顶部上。可以去除衬底的至少一部分以形成键合半导体器件的顶表面。此外，可以在顶表面之上形成键合焊盘。

Description

键合存储器件及其制造方法
本申请是申请日为2018年11月30日、申请号为201880002772.5、发明名称为“键合存储器件及其制造方法”的发明专利的分案申请。
背景技术
本公开的实施例涉及键合三维(3D)存储器件及其制造方法。
通过改善工艺技术、电路设计、编程算法和制造工艺，平面存储单元被缩放到更小尺寸。不过，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，平面存储单元的存储密度接近上限。
3D存储器架构能够解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制到和来自存储器阵列的信号的外围器件。
发明内容
本文公开了用于形成晶片、以及利用晶片形成键合半导体结构的方法和结构的实施例。
在一个示例中，公开了一种用于形成键合半导体器件的方法。该方法包括如下操作。首先，形成第一晶片和第二晶片。第一晶片可以包括衬底之上的功能层。在示例中，单晶硅不是衬底必要的。可以反转第一晶片以键合到第二晶片上，以形成键合半导体器件，因而衬底在功能层的顶部。可以去除衬底的至少一部分以形成键合半导体器件的顶表面。此外，可以在顶表面之上形成键合焊盘。
在另一示例中，公开了一种用于形成半导体器件的方法。该方法包括如下操作。首先，可以在衬底之上形成绝缘材料层。在示例中，单晶硅不是衬底必要的。可以对所述绝缘材料层进行图案化以形成隔离结构和所述隔离结构中的多个沟槽。可以沉积半导体材料以填满多个沟槽，以在隔离结构中形成多个阵列基础区域，该隔离结构使多个阵列基础区域彼此绝缘。此外，可以在多个阵列基础区域之上形成多个存储器阵列，并且可以形成绝缘结构以覆盖多个存储器阵列和多个阵列基础区域。
在又一示例中，公开了一种用于形成半导体器件的方法。该方法包括如下操作。首先，可以在衬底之上形成绝缘材料层。在示例中，单晶硅不是衬底必要的。可以在绝缘材料层之上形成半导体材料层。可以对半导体材料层进行图案化以去除半导体材料层的部分，暴露另一绝缘材料层，并且形成多个阵列基础区域。可以沉积与绝缘材料层相同的材料以填充由半导体材料层的被去除部分形成的空间、与绝缘材料层连接、并且形成隔离结构。可以在多个阵列基础区域之上形成多个存储器阵列，并且可以形成绝缘结构以覆盖多个存储器阵列和多个阵列基础区域。
在另一示例中，公开了一种键合半导体器件。该键合半导体器件包括晶片之上的功能层。功能层可以包括处于绝缘结构中、与多个存储器阵列连接并在多个存储器阵列之上的多个阵列基础区域。多个阵列基础区域中的每个的顶表面的尺寸可以与底表面的尺寸不同。功能层还可以包括覆盖多个阵列基础区域并使多个阵列基础区域彼此绝缘的隔离结构。
在不同示例中，公开了一种晶片。晶片可以包括衬底之上的功能层。功能层可以包括衬底之上的隔离结构。隔离结构可以围绕多个阵列基础区域并使多个阵列基础区域彼此绝缘。晶片还可以包括多个阵列基础区域之上的多个存储器阵列。多个阵列基础区域中的每个的顶表面的尺寸可以与底表面的尺寸不同。晶片还可以包括覆盖多个存储器阵列和多个阵列基础区域的绝缘结构、以及处于多个存储器阵列之上并且处于绝缘结构中的多个互连结构。
附图说明
被并入本文并形成说明书的一部分的附图例示了本公开的实施例并与文字描述一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1A-1D均示出了根据本公开的一些实施例的在示范性制造过程的不同阶段的示范性晶片的截面图。
图2A-2D均示出了根据本公开的一些实施例的在示范性制造过程的不同阶段的示范性键合晶片的截面图。
图3A示出了根据本公开的一些实施例的形成示范性阵列形成晶片的示范性工艺流程。
图3B示出了根据一些实施例的形成示范性键合晶片的示范性工艺流程。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。此外，可以将术语“基于”理解为未必旨在传达排他性的一组因素，并且相反可以允许存在未必明确描述的额外因素，其同样至少部分地取决于上下文。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或过孔触点)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设置的用于部件或过程操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文使用的，术语“3D存储器件”是指一种半导体器件，其在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND存储器串)，以使得所述存储器串相对于衬底在竖直方向上延伸。如本文使用的，术语“竖直/竖直地”是指标称地竖直于衬底的横向表面。如本文所用，x轴和y轴(未示出)均可以代表水平方向，并且可以在水平平面中。z轴可以代表竖直方向并且可以垂直于水平平面。y轴垂直于x-z平面。
如本文所用，术语“晶片”是指能够包括诸如一个或多个衬底、衬底中或之上各种功能部件(例如，存储器阵列、外围电路、半导体器件、互连、绝缘结构、键合焊盘和/或布线)的任何适当部件的结构或器件。例如，阵列形成晶片是指包括衬底和形成于衬底之上的存储器阵列的结构，外围形成晶片是指包括衬底和形成于衬底之上的外围电路的结构，并且键合晶片是指通过键合两个晶片(例如，阵列形成晶片和外围形成晶片)或任何两个适当器件/结构而形成的结构/器件。术语“晶片”不指示说明书中的结构/器件的形状或功能。
在3D存储器件的制造中，可以在不同晶片上形成存储器阵列和外围电路并且可以将它们键合以形成键合晶片。存储器阵列和外围电路可以同时形成并且能够被键合以形成键合存储器件。这种方式可以具有几个优点。首先，外围电路可能较不容易受存储器阵列的制造过程(例如，制造中使用的化学和热处理)影响。外围电路的制造能够具有更高产量，并且可以改善外围电路的性能。而且，外围电路和存储器阵列不需要形成于同一晶片上，因此可以将更多空间用于形成存储器阵列和外围电路中的每个。于是可以使存储密度保持足够低，以避免键合存储器件中的高存储密度所导致的复杂性。此外，可以同时或在不同时间制造存储器阵列和外围电路，从而增加了制造灵活性。例如，存储器阵列和外围电路可以被同时制造，并且然后键合在一起，以形成键合存储器件，从而减少了总体制造过程的时间。
不过，形成键合存储器件的制造过程可能需要两个或更多晶片，其中每个晶片都包括单晶衬底。单晶衬底的成本可能增加形成键合存储器件的制造成本。
根据本公开的各实施例提供了用于形成键合存储器件的晶片的结构和形成该结构和键合存储器件的制造方法。公开的结构和方法解决了上述与增加的制造成本相关联的问题。例如，通过利用适当的低成本衬底(例如，更低成本的衬底)替代用于形成存储器阵列的晶片的单晶衬底，可以降低形成键合存储器件的制造过程的成本。同时，可以在低成本衬底的顶部的多晶硅区域之上形成存储器阵列，以确保存储器阵列的期望功能。可以在将用于形成存储器阵列的晶片和用于形成外围电路的晶片键合在一起之后，完全去除或部分去除(例如，减薄或平坦化)低成本衬底，这对键合存储器件的影响很小或没有影响。可以在完全去除/部分去除低成本衬底之后，在键合存储器件之上形成其他器件和/或结构。于是，可以减少形成键合存储器件的制造成本，而不会影响键合存储器件的功能。
图1A-1D均示出了根据本公开的实施例的在制造过程的不同阶段的示范性阵列形成晶片(例如，用于形成存储器阵列的晶片)。图2A-2D均示出了根据本公开的实施例的在制造过程的不同阶段的键合晶片的结构。可以利用图1B和图1C中所示的阵列形成晶片来形成图2A-2D中所示的键合晶片。图3A示出了形成图1A-1D所示的阵列形成晶片的示范性制造过程300。图3B示出了形成图2A-2D所示的键合晶片的示范性制造过程310。
如图3A所示，在制造过程开始时，可以在衬底之上形成基础材料层(操作3001)。图1A示出了对应结构100。
如图1A中所示，基础材料层103可以形成于衬底101之上。衬底101可以包括顶表面具有足够的硬度、光滑度和均匀度的任何适当衬底。衬底101可以包括容易去除(例如，容易剥离、蚀刻掉和/或平坦化)的材料。在一些实施例中，衬底101包括更低成本、常用和/或更容易制造的材料。在一些实施例中，衬底101不包括单晶硅。例如，衬底101可以包括多晶硅、非晶硅、多晶硅和非晶硅的混合物、化合物衬底、聚合物衬底、玻璃、石英、石墨烯或其组合。基础材料层103可以包括能够在阵列形成晶片100的功能部分之间提供电绝缘的任何适当材料。例如，基础材料层103可以包括氧化硅(SiO)、氮化硅(SiN)和/或氮氧化硅(SiON)。在一些实施例中，基础材料层103包括氧化硅。基础材料层103沿垂直于衬底101的顶表面的方向(例如，竖直方向或z轴)可以具有厚度d1。为了允许基础材料层103的足够部分保留在衬底101之上，以用于在不同部分之间提供绝缘，在一些实施例中，厚度d1为大约1μm到大约5μm，例如1μm到大约5μm之间。在一些实施例中，厚度d1介于大约1.5μm到大约3μm之间，例如介于1.5μm和3μm之间(例如，1.5μm、1.8μm、2μm、2.5μm、3μm，由这些值中的任何值作为下限界定的任何范围，或由这些值中的任何两个界定的任何范围)。
在一些实施例中，阵列形成晶片100包括位于衬底101和基础材料层103之间的衬垫层102。衬垫层102可以包括单层结构或多层结构。衬垫层102可以提供用于形成基础材料层103的基础。例如，基础材料层103和衬底101可以包括不同的结构和/或不同的材料。为了改善基础材料层103和衬底101之间的粘附、改善衬底101的表面条件以用于沉积基础材料层103、和/或减小基础材料层103中的应力，可以在衬底101之上形成衬垫层102，并且可以在衬垫层102之上形成基础材料层103。然后可以在衬底101之上沉积具有改善均匀性和稳定性的基础材料层103。衬垫层102可以包括能够改善衬底101之上的基础材料层103的粘合和生长条件的任何材料。例如，在基础材料层103包括氧化硅时，衬垫层102可以包括氮化钛和/或钛。衬垫层102的材料组分可以取决于衬底101和基础材料层103的材料选择。在一些实施例中，衬垫层102包括具有一种或多种材料的多层结构。在示例中，多层结构可以逐渐改变其上沉积基础材料层103的表面条件，进一步改善基础材料层103的生长。衬垫层102的具体结构和性质应当基于衬底101和基础材料层103的材料而确定，并且不应受到本公开的实施例的限制。
可以通过任何适当的沉积方法形成基础材料层103和衬垫层102，所述方法例如化学气相沉积(CVD)、物理气相沉积(PVD)和/或原子层沉积(ALD)。在一些实施例中，提供衬底101并执行清洁工艺，以去除衬底101的顶表面上的任何基团或污染。然后可以在衬底101的顶表面之上相继沉积衬垫层102和基础材料层103。在一些实施例中，衬垫层102包括氧化钛并且是通过ALD形成的。在一些实施例中，基础材料层103包括氧化硅并且是通过CVD形成的。任选地，在基础材料层103之上执行表面平坦化工艺，以用于接下来在基础材料层103之上形成其他结构/器件(例如，存储器阵列)。平坦化工艺可以包括凹陷蚀刻工艺(干法/湿法蚀刻)和化学机械抛光(CMP)中的一种或多种。
参考图3A，在衬底之上形成基础材料层之后，基于基础材料层形成浅沟槽隔离(STI)结构，并在STI结构中形成阵列基础区域。存储器阵列可以形成于阵列基础区域之上。可以形成绝缘结构以覆盖存储器阵列和阵列基础区域，并且可以在绝缘结构中形成互连结构(操作3002)。图1B和图1C均示出了对应结构110和120。
如图1B所示，可以在STI结构113中形成一个或多个阵列基础区域111，以为形成存储器阵列112提供基础。可以在阵列基础区域111之上形成一个或多个存储器阵列112。在一些实施例中，阵列基础区域111沿竖直方向(例如，z轴)的厚度/深度d2在大约1μm到大约3μm的范围中，例如介于1μm和3μm之间。在一些实施例中，厚度/深度d2介于大约1.2μm到大约2.5μm之间，例如介于1.2μm和2.5μm之间(例如，1.2μm、1.5μm、1.8μm、2μm、2.5μm，由这些值中的任何值作为下限界定的任何范围，或由这些值中的任何两个界定的任何范围)。在一些实施例中，从阵列基础区域111的底部到衬垫层102(或者，如果未形成衬垫层102，从阵列基础区域111的底部到衬底101)的距离d3在大约1μm到大约2μm的范围中，例如介于1μm和2μm之间。在一些实施例中，距离d3介于大约1.2μm到大约1.8μm之间，例如介于1.2μm和1.8μm之间(例如，1.2μm、1.5μm、1.8μm，由这些值中的任何值作为下限界定的任何范围，或由这些值中的任何两个界定的任何范围)。可以形成绝缘结构115以覆盖存储器阵列112和阵列基础区域111，使得存储器阵列112在绝缘结构115中并且可以彼此电绝缘。可以在绝缘结构115中形成一个或多个互连结构114以连接期望的器件/结构或将存储器阵列112与其他器件/结构连接。
可以由基础材料层103的围绕每个阵列基础区域111并使阵列基础区域111例如彼此绝缘以及与衬底101绝缘的部分形成STI结构113。阵列基础区域111可以包括为沉积和制造存储器阵列112提供基础的适当材料或适当结构。阵列基础区域111可以具有足够的硬度、表面均匀度和/或掺杂浓度，以使存储器阵列112正常工作。例如，阵列基础区域111可以包括掺杂半导体材料并能够充当阱区。在一些实施例中，阵列基础区域111包括掺杂(例如，P型或N型)多晶硅，并通过例如存储器阵列112的源极电极的极化确定掺杂剂的极化。在一些实施例中，阵列基础区域111包括P型多晶硅。
可以通过去除基础材料层103的部分来形成STI结构113。基础材料层103被去除部分的位置可以对应于阵列基础区域111的位置。可以执行任何适当的图案化/蚀刻工艺以形成STI结构113。例如，可以在基础材料层103之上形成图案化光致抗蚀剂层。图案化光致抗蚀剂层可以包括暴露基础材料层103的要去除的部分的开口。可以执行适当的蚀刻工艺(例如，湿法/干法蚀刻)以去除基础材料层103的暴露部分并在基础材料层103中形成一个或多个沟槽。沟槽的位置对应于存储器阵列112的位置。在一些实施例中，控制蚀刻工艺的蚀刻时间，从而基础材料层103的足够的部分可以保留在沟槽的底部和衬底101/衬垫层102的顶表面之间。基础材料层103的剩余部分可以形成STI结构113。
可以在沟槽中形成掺杂半导体材料以形成阵列基础区域111。在示例中，可以沉积多晶硅以填充沟槽。可以通过例如离子注入工艺或原位掺杂工艺利用适当掺杂剂对多晶硅进行掺杂。在一些实施例中，向多晶硅材料中掺杂诸如硼、铝、铟和/或镓的P型掺杂剂，以形成阵列基础区域111。在一些实施例中，阵列基础区域111的顶表面的宽度Wt1可以大于阵列基础区域111的底表面沿x轴(或水平平面)的宽度Wb1。任选地，在STI结构113和阵列基础区域111之上执行表面平坦化工艺，以去除由于形成阵列基础区域111和STI结构113而产生的任何多余材料。平坦化的阵列基础区域111的顶表面可以有足够的平坦度和/或光滑度，以方便接下来形成存储器阵列112。平坦化工艺可以包括凹陷蚀刻工艺(干法/湿法蚀刻)和CMP中的一种或多种。可以基于例如阵列基础区域111和/或STI结构113的材料组分和/或表面积/比例来确定用于CMP的浆料。例如，如果与STI结构113的表面积相比，阵列基础区域111的表面积足够小(例如，低于预定比值)，则浆料可以包括主要用于对STI结构113的材料进行平坦化的试剂，反之亦然。
可以在阵列基础区域111之上形成存储器阵列112。出于例示的目的，一个存储器阵列112被示为阵列基础区域111之上的示例，如图1B所示。在各实施例中，阵列基础区域111之上形成的存储器阵列的数量由实际设计/制造要求确定。存储器阵列112可以包括其中形成存储单元的任何适当器件/结构。例如，存储器阵列112可以具有沿平行于衬底的顶表面的方向(例如，沿水平平面或x-y平面)延伸的一个或多个块，并且每个存储块可以具有多个存储单元。存储器阵列112的具体结构可以由不同设计/制造要求确定。
存储器阵列112可以通过任何适当工艺形成。在示例中，可以沿竖直方向在STI结构113和阵列基础区域111之上交替沉积多个牺牲材料层和多个绝缘材料层，以形成堆叠层结构。牺牲材料层和绝缘材料层可以具有不同的材料组分，并且可以具有相同或不同的厚度。可以在堆叠层结构之上形成图案化光致抗蚀剂层以暴露堆叠层结构的要去除的部分。可以执行适当的蚀刻工艺(干法/湿法蚀刻)以去除堆叠层结构的暴露部分，以暴露STI结构113并在阵列基础区域111中形成阵列堆叠层。每个阵列块可以沿竖直方向(例如，z轴)进行重复蚀刻，以形成阶梯结构。例如，通过在相应堆叠层结构之上反复形成蚀刻掩模(例如，图案化光致抗蚀剂层)以暴露牺牲材料层和绝缘材料层的要去除的部分，并且去除暴露部分，可以形成阶梯结构。可以反复修剪/蚀刻该蚀刻掩模以暴露堆叠层结构的要去除的部分。可以通过蚀刻牺牲材料层和绝缘材料层来分别形成牺牲层和基础材料层。然后可以形成阶梯结构。可以在阶梯结构中形成半导体沟道以从阶梯结构的顶表面延伸到阵列基础区域111中。可以在阶梯结构中形成源极电极，例如，以将阶梯结构分成不同的存储块。可以在阶梯结构之上形成漏极电极。可以通过利用诸如钨、铝、钴、铜和/或多晶硅的适当的导体层(或者均被诸如氧化铝层和/或氮氧化硅层的高k电介质层围绕的导体层)替代牺牲层来形成栅极电极(例如，充当字线)。交织的导体层和基础材料层可以在阵列基础区域111之上沿竖直方向堆叠。栅极电极和半导体沟道的交点能够形成存储单元。
为了在阶梯结构中形成半导体沟道，可以在相应的阶梯结构中形成多个沟道孔。可以通过在阶梯结构之上形成图案化光致抗蚀剂层来形成多个沟道孔。图案化光致抗蚀剂层可以包括暴露阶梯结构的部分的多个开口。阶梯结构的暴露部分的位置可以对应于半导体沟道的位置。可以执行蚀刻工艺以去除阶梯结构的被开口暴露的部分，以暴露衬底101。可以形成沟道孔。任选地，执行凹陷蚀刻工艺以去除衬底101在相应沟道孔的底部被暴露的部分。任选地，执行适当的沉积工艺以在沟道孔的底部形成半导体部分，作为相应的半导体沟道的部分。半导体部分可以接触后面形成的沟道形成结构。半导体部分可以包括适当的半导体材料，例如，多晶硅，并且沉积工艺可以包括CVD、PVD、选择性气相沉积和/或ALD。可以控制半导体部分沿竖直方向的厚度以具有期望范围。例如，半导体部分的顶表面可以沿竖直方向位于最后两个导体层之间。任选地，执行清洁/凹陷蚀刻工艺，以在沟道形成结构被填充在沟道孔中之前去除沟道孔的侧壁上的半导体部分的任何多余材料。
在沟道孔中形成半导体部分之后，形成沟道形成结构以填充每个沟道孔。沟道形成结构可以包括例如从相应沟道孔的侧壁到沟道孔的中心顺序沉积的阻挡层、存储器层、隧穿层、半导体层和电介质芯。阻挡层、存储器层、隧穿层和半导体层中的每个可以包括单层结构或多层结构。例如，阻挡层可以包括双层结构。第一阻挡层可以包括具有足够高的介电常数(例如，大于7.9)的电介质金属氧化物。第一阻挡层的示例包括AlO、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其掺氮化合物、和/或其合金。第一阻挡层可以通过适当沉积方法形成，所述沉积方法例如化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)和/或液体源喷雾化学沉积。在一些实施例中，第一阻挡层包括AlO。第二阻挡层可以形成于第一阻挡层之上并可以包括与第一阻挡层不同的电介质材料。例如，第二阻挡层可以包括氧化硅、氮氧化硅和/或氮化硅。在一些实施例中，第二阻挡层包括氧化硅，其可以通过任何适当共形沉积方法形成，所述共形沉积方法例如低压CVD(LPCVD)和/或ALD。
存储器层可以包括电荷捕获材料并且可以形成于阻挡层之上。存储器层可以包括导电材料和/或半导体，例如钨、钼、钽、钛、铂、钌、其合金、其纳米颗粒、其硅化物和/或多晶或非晶半导体材料(例如，多晶硅和非晶硅)。存储器层还可以包括一种或多种绝缘材料，例如SiN和/或SiON。在一些实施例中，存储器层包括由SiON层夹置的SiN层，SiON层进一步被SiN层夹置。可以使用任何适当的沉积方法形成存储器层，所述沉积方法例如CVD、ALD和物理气相沉积(PVD)。隧穿层可以形成于存储器层之上并可以包括单层结构或多层结构，并且可以包括SiO、SiN、SiON、电介质金属氧化物、电介质金属氮氧化物、电介质金属硅酸盐和/或其合金。可以通过适当的沉积方法形成隧穿层，所述沉积方法例如CVD、ALD和/或PVD。在一些实施例中，隧穿层包括多个SiON层和SiO层，其中多个SiON层位于存储器层222和SiO层之间。
半导体层可以方便电荷的输运并且可以形成于隧穿层之上。半导体层可以包括一种或多种半导体材料，例如单一元素半导体材料、III-V化合物半导体材料、II-VI化合物半导体材料和/或有机半导体材料。可以通过任何适当的沉积方法形成半导体层，所述沉积方法例如LPCVD、ALD和/或金属有机物化学气相沉积(MOCVD)。在一些实施例中，半导体层包括多晶硅层。电介质芯可以包括适当的电介质材料并且能够填满由半导体层围绕的空间。在一些实施例中，电介质芯包括SiO(例如，足够高纯度的SiO)，并且可以通过任何适当沉积方法形成，所述沉积方法例如CVD、LPCVD、ALD和/或PVD。任选地，在阶梯结构之上执行表面平坦化工艺以去除由于形成半导体沟道而产生的任何多余材料。平坦化工艺可以包括凹陷蚀刻工艺(干法/湿法蚀刻)和CMP中的一种或多种。在各实施例中，形成存储器阵列112的不同部分和每个部分的结构的具体次序可以由设计/制造要求确定，并且不应受限于本公开的实施例。
然后可以形成绝缘结构115以覆盖存储器阵列112和阵列基础区域111，并使存储器阵列112和阵列基础区域111与其他结构/器件绝缘。绝缘结构115可以包括任何适当电介质材料，例如氧化硅，并且可以通过适当的沉积工艺形成，所述沉积工艺例如CVD、PVD和/或ALD。任选地，在绝缘结构115之上执行表面平坦化工艺，以对绝缘结构115的顶表面进行平坦化。平坦化工艺可以包括凹陷蚀刻工艺(干法/湿法蚀刻)和CMP中的一种或多种。
可以在绝缘结构115中形成各种互连结构114。出于例示的目的，图1B中将互连结构114绘示为块。互连结构114可以代表将阵列形成晶片110导电连接到另一晶片/结构的任何结构/器件(例如，金属互连、触点和/或插塞)。例如，互连结构114可以代表金属互连，其从绝缘结构115的顶表面延伸到存储器阵列112(例如，存储器阵列112的栅极电极)。互连结构114可以包括适当的导体材料，例如钨、钴、铝和/或铜。在一些实施例中，可以通过对绝缘结构115进行图案化/蚀刻以形成开口并利用期望的导电材料填充开口来形成互连结构114，所述开口将绝缘结构115的顶表面连接到存储器阵列112的期望部分。可以通过任何适当的蚀刻工艺(例如，湿法/干法蚀刻)执行开口的图案化/蚀刻，并且导电材料的形成可以包括任何适当的沉积工艺，例如CVD、PVD、溅射和/或ALD。
图1C和图1D均示出了根据一些实施例的在另一制造工艺的不同阶段的另一示范性阵列形成晶片。相较于与阵列形成晶片110相关联的结构和工艺，可以通过不同方式形成阵列形成晶片130的STI结构和阵列基础区域。在一些实施例中，图1D的存储器阵列132、绝缘结构135和互连结构134的结构和制造工艺可以与图1B的存储器阵列112、绝缘结构115和互连结构114相同或相似。可以使用相同或相似的衬底101和衬垫层102来形成阵列形成晶片110。
如图1C所示，可以在衬底101之上(例如，或在衬垫层102之上)形成基础材料层。与结构100不同之处在于，图1C的基础材料层可以包括衬底100之上的绝缘层123和绝缘层123之上的阵列基础层121。绝缘层123的材料组分可以与基础材料层103的材料组分相同或相似，并且阵列基础层121的材料组分可以与阵列基础区域111的材料组分相同或相似。在一些实施例中，阵列基础层121包括多晶硅或掺杂多晶硅，并且绝缘层123包括氧化硅。阵列基础层121的厚度d4可以与阵列基础区域111的厚度/深度d2相同或相似，并且绝缘层123的厚度d5可以与距离d3相同或相似。在一些实施例中，厚度d4和/或距离d5也可以是其他期望值/范围。
可以执行图案化/蚀刻工艺以在绝缘层123之上形成阵列基础区域131。例如，可以在阵列基础层121之上形成图案化光致抗蚀剂层。图案化光致抗蚀剂层可以包括覆盖阵列基础层121的要保留部分的开口，以形成阵列基础区域131，并暴露阵列基础层121的要去除的部分。可以执行适当的蚀刻工艺(例如，湿法/干法蚀刻)以去除阵列基础层121的暴露部分，以暴露绝缘层123。阵列基础层121的剩余部分能够形成阵列基础区域131。在一些实施例中，阵列基础区域131的顶表面的宽度Wt2可以小于阵列基础区域131的底表面沿x轴(或水平平面)的宽度Wb2。
此外，可以沉积绝缘材料以填充由于去除阵列基础层121的部分所形成的空间(例如，在阵列基础区域131之间并且在绝缘层123的暴露部分上)。在一些实施例中，绝缘材料与绝缘材料123的材料相同或相似，并且可以通过任何适当的沉积工艺形成，所述沉积工艺例如CVD、PVD、ALD和/或选择性气相沉积。可以沉积绝缘材料以填满由于去除阵列基础层121的部分所形成的空间并与绝缘层123连接。由与绝缘材料邻接的绝缘层123形成的结构可以形成初始STI结构133。任选地，在STI结构133和阵列基础区域131之上执行表面平坦化工艺，以去除由于形成STI结构133而产生的任何多余材料。平坦化工艺可以包括凹陷蚀刻工艺(干法/湿法蚀刻)和化学机械抛光(CMP)中的一种或多种。可以基于例如阵列基础区域131和/或STI结构133的材料组分和/或表面积/比例来确定用于CMP的浆料。例如，如果与阵列基础区域131的表面积相比，STI结构133的表面积足够小，则浆料可以包括主要用于对阵列基础区域131的材料进行平坦化的试剂，反之亦然。此外，可以形成存储器阵列132、绝缘结构135和互连结构134。这些结构的形成可以参考存储器阵列112、绝缘结构115和互连结构114的描述。
可以通过互连结构114将阵列形成晶片110/120与另一结构/器件键合。在一些实施例中，可以将阵列形成晶片110/120和外围形成晶片(例如，形成用于存储器件的操作的外围电路的晶片)键合在一起，以形成键合晶片。可以在外围形成晶片的外围电路上施加控制信号/数据以控制存储器阵列的操作(例如，读、写和/或保存)。图2A-2D示出了利用阵列形成晶片110/120和外围形成晶片形成键合晶片的示范性过程。为了观察简单起见，在图2A-2D中绘示了与阵列形成晶片110相似或相同的阵列形成晶片，以描述制造过程。
如图3B所示，在制造过程开始时，可以提供阵列形成晶片和外围形成晶片(操作3101)。图2A示出了对应结构200和210。
如图2A中所示，可以提供阵列形成晶片200和外围形成晶片210。阵列形成晶片200可以与图1B所示的阵列形成晶片相同或相似。具体而言，衬底101、衬垫层102、STI结构113、阵列基础区域111、存储器阵列112、绝缘结构115和互连结构114的制造过程和结构可以分别与第一衬底201、衬垫层202、STI结构203、阵列基础区域204、存储器阵列205、第一绝缘结构206和第一互连结构207的制造过程和结构类似或相同。
外围形成晶片210可以包括用于通过在存储器阵列205上施加偏压而操作存储器阵列205的任何器件/结构。外围形成晶片210可以包括第二衬底211、形成于第二衬底211之上的器件层215、器件层215之上的第二绝缘结构216以及第二绝缘结构216中的多个第二互连结构217。
第二衬底211可以包括用于为形成外围电路提供制造基础的任何适当材料。第二衬底211可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其他适当材料。在一些实施例中，第二衬底211是减薄衬底(例如，半导体层)，通过研磨、湿法/干法蚀刻和/或CMP从正常厚度对第二衬底211减薄。在一些实施例中，第二衬底211包括单晶硅。
器件层215能够代表形成外围形成晶片210中的外围电路的任何功能器件/结构。例如，器件层215可以包括用于方便所形成的存储器件的操作的数字、模拟和/或混合信号外围电路。第二绝缘结构216可以覆盖器件层215以提供器件层215的器件/结构之间以及器件层215和外围形成晶片210的其他部分之间的绝缘。第二绝缘结构216可以包括任何适当电介质材料，例如氧化硅、氮化硅和/或氮氧化硅。
第二互连结构217可以形成于第二绝缘结构216中并且可以被暴露以与第一互连结构207连接。第二互连结构217可以代表将外围形成晶片210导电连接到另一晶片/结构的任何结构/器件(例如，金属互连、触点和/或插塞)。例如，第二互连结构217可以代表从第二绝缘结构216的顶表面延伸到器件层215的金属互连。第二互连结构217可以包括适当的导体材料，例如钨、钴、铝和/或铜。在一些实施例中，可以通过对第二绝缘结构216进行图案化/蚀刻以形成开口并利用期望的导电材料填充开口来形成第二互连结构217，所述开口将第二绝缘结构216的顶表面连接到器件层215的期望部分。可以通过任何适当的蚀刻工艺(例如，湿法/干法蚀刻)执行开口的图案化/蚀刻，并且导电材料的形成可以包括任何适当的沉积工艺，例如CVD、PVD、溅射和/或ALD。在一些实施例中，第二互连结构217中的第二互连结构的布置(例如，第二互连结构的尺寸以及第二互连结构之间的分隔距离)可以与第一互连结构207的布置一致，使得每个第一绝缘结构206能够与对应的第二互连结构217键合。任选地，在第二绝缘结构216和第二互连结构217之上执行表面平坦化工艺以使第二绝缘结构216和第二互连结构217的顶表面平坦化。平坦化工艺可以包括凹陷蚀刻工艺(干法/湿法蚀刻)和CMP中的一种或多种。
可以通过不同制造工艺(例如，单独的制造工艺)形成阵列形成晶片200和外围形成晶片210。在一些实施例中，阵列形成晶片200和外围形成晶片210在一些制造阶段共享相同的制造操作，例如，形成第一和第二互连结构207和217、和/或平坦化工艺。形成阵列形成晶片200和外围形成晶片210的具体过程应当经受不同设计/制造要求，并且不应受到本公开的实施例的限制。
参考图3B，在提供阵列形成晶片和外围形成晶片之后，将晶片之一反转以键合到另一晶片上，从而将第一互连结构和第二互连结构彼此键合(操作3102)。图2B示出了对应的键合晶片220。
如图2B所示，可以反转阵列形成晶片200以键合到外围形成晶片210上。可以形成键合晶片或键合半导体器件。亦即，键合半导体器件包括键合在一起的两个晶片(例如，阵列形成晶片200和外围形成晶片210)。每个第一互连结构207可以与对应的第二互连结构217键合。可以执行适当的键合工艺以在阵列形成晶片200和外围形成晶片210之间形成键合。在一些实施例中，通过混合键合对阵列形成晶片200和外围形成晶片210进行键合。在一些实施例中，混合键合允许第一互连结构207与第二互连结构217键合，并且允许第一绝缘结构206与第二绝缘结构216键合。在一些实施例中，施加压力以在第一绝缘结构206和第二绝缘结构216之间形成键合，并且施加热量以在第一互连结构207和第二互连结构217之间形成键合。在一些实施例中，第一绝缘结构206、第二绝缘结构216、第一互连结构207和第二互连结构217的表面具有足够的平坦度，因此在键合之后，在第一绝缘结构206和第二绝缘结构216之间、以及第一互连结构207和第二互连结构217之间形成很小的空间或没有形成空间。
返回参考图3B，在将阵列形成晶片和外围形成晶片键合在一起之后，去除第一衬底的至少一部分(操作3103)。图2C示出了对应的键合晶片230。
如图2C所示，去除第一衬底201的至少一部分。阵列形成晶片200的剩余部分被称为阵列形成晶片200-2，其被键合到外围形成晶片210上以形成键合晶片230。出于例示的目的，在图2C中，第一衬底201被示为被完全去除。在一些实施例中，去除第一衬底201和衬垫层202以暴露STI结构203。在一些实施例中，STI结构203被平坦化或经历凹陷蚀刻，因而STI结构203沿竖直方向(例如，z轴)的厚度T1在大约1μm到大约5μm的范围中，例如介于1μm和5μm之间。在一些实施例中，厚度T1介于大约1.5μm到大约3μm之间，例如介于1.5μm和3μm之间(例如，1.5μm、1.8μm、2μm、2.5μm、3μm，由这些值中的任何值作为下限界定的任何范围，或由这些值中的任何两个界定的任何范围)。STI结构203在阵列基础区域204的暴露表面和底部之间的部分足够厚，以使任何器件/结构(例如，要在STI结构203的暴露表面之上形成的器件/结构)与存储器阵列205绝缘。在一些实施例中，T2在大约1μm到大约2μm的范围中，例如1μm和2μm之间。在一些实施例中，T2介于大约1.2μm和大约1.8μm之间，例如介于1.2μm和1.8μm之间(例如，1.2μm、1.5μm、1.8μm，由这些值中的任何值作为下限界定的任何范围，或由这些值中的任何两个界定的任何范围)。在一些实施例中，第一衬底201的一部分保留在STI结构203之上，例如，用于接下来形成其他器件/结构。可以将第一衬底201称为被“减薄”。从第一衬底201去除材料的量应当根据不同设计/制造要求来确定，并且不应受到本公开的实施例的限制。
第一衬底201的去除可以包括蚀刻工艺(例如，干法/湿法蚀刻)和/或CMP工艺。应当基于形成第一衬底201的材料来确定为去除第一衬底201而选择的蚀刻剂和/或浆料。在一些实施例中，蚀刻剂选择性地将第一衬底201蚀刻到STI结构203。
返回参考图3B，在去除或减薄第一衬底之后，可以在键合晶片的顶表面之上形成其他结构或器件(操作3104)。图2D示出了对应的键合晶片240。
如图2D中所示，可以在键合晶片240的顶表面之上形成其他结构/器件，例如一个或多个键合焊盘241。例如，键合焊盘241可以用于引线键合焊盘、凸块附接位置和/或电连接位置。键合焊盘241可以包括用于不同用途的任何适当材料。例如，如果键合焊盘241是引线键合焊盘，则键合焊盘241可以包括诸如铝、铜和/或金的金属材料。可以通过任何适当方法形成键合焊盘241，所述方法例如是在键合晶片240之上沉积一层期望的键合材料(例如，通过CVD、溅射、PVD、电子束蒸发和/或ALD)，并对沉积的材料层(例如，使用光刻工艺和后续蚀刻工艺)进行图案化，以形成期望图案的键合焊盘241。在一些实施例中，为了改善键合材料和STI结构203之间的粘合，可以在键合焊盘241和STI结构203之间形成另一衬垫层(例如，粘合剂层或胶层)。可以在键合晶片240上执行其他工艺(例如，更多制造操作、布线和/或封装)。
在本公开中，使用阵列形成晶片作为示例以例示各实施例。应当指出，可以使用公开的结构和方法以形成任何适当晶片，其衬底在后续制造过程中被减薄或去除。阵列形成晶片可以是在替代衬底之上具有功能层的任何适当晶片的示例，并且替代衬底可以包括具有足够平坦度、硬度和/或光滑度以用于后续制造过程的结构/衬底。替代衬底可以容易从其附接的结构去除(例如，剥离、蚀刻掉和/或平坦化)，并且可以成本更低和/或容易制造。晶片可以包括存储器阵列、电路、半导体器件和/或任何其他适当结构/器件。于是，可以降低形成键合晶片的总制造成本。
在一些实施例中，一种用于形成键合半导体器件的方法包括以下操作。首先，形成第一晶片和第二晶片。第一晶片可以包括衬底之上的功能层。单晶硅可以不是衬底必需的，并且衬底可以不包括单晶硅。可以反转第一晶片以键合到第二晶片上，以形成键合半导体器件，因而衬底在功能层的顶部。可以去除衬底的至少一部分以形成键合半导体器件的顶表面。此外，可以在顶表面之上形成键合焊盘。
在一些实施例中，形成第一晶片包括在衬底之上形成隔离结构，以及在隔离结构中形成多个阵列基础区域。隔离结构可以使多个阵列基础区域彼此绝缘。形成第一衬底还包括在多个阵列基础区域之上形成多个存储器阵列，形成绝缘结构以覆盖多个存储器阵列和多个阵列基础区域，以及形成处于绝缘结构中并在第一晶片的顶表面处暴露的多个互连结构。
在一些实施例中，形成隔离结构和隔离结构中的多个阵列基础区域包括在衬底之上形成绝缘材料层，对绝缘材料层进行图案化以在绝缘材料层中形成多个沟槽，以及沉积半导体材料以填满多个沟槽，以形成多个阵列基础区域。
在一些实施例中，形成隔离结构和隔离结构中的多个阵列基础区域包括：在衬底之上形成另一绝缘材料层，在另一绝缘材料层之上形成半导体材料层，以及对半导体材料层进行图案化以去除半导体材料层的部分，暴露另一绝缘材料层，以及形成多个阵列基础区域。形成隔离结构和隔离结构中的多个阵列基础区域还可以包括沉积与另一绝缘材料层相同的材料以填充由半导体材料层的被去除部分形成的空间、与另一绝缘材料层连接、并且形成隔离结构。
在一些实施例中，该方法还包括在形成多个阵列基础区域和隔离结构之后执行平坦化工艺，以去除其上多余的材料。
在一些实施例中，形成绝缘材料层和另一绝缘材料层包括沉积氧化硅,并且沉积半导体材料并形成半导体材料层包括沉积掺杂多晶硅。
在一些实施例中，在多个阵列基础区域之上形成多个存储器阵列包括在多个阵列基础区域中的每个之上形成至少一个存储器阵列。
在一些实施例中，在多个阵列基础区域之上形成多个存储器阵列包括：在多个阵列基础区域中的每个之上形成阶梯结构，形成从阶梯结构的顶表面延伸到相应阵列基础区域的沟道孔，以及在沟道孔的底部形成半导体部分。半导体部分可以与阵列基础区域连接。在多个阵列基础区域之上形成多个存储器阵列还可以包括形成沟道形成结构以填满沟道孔并形成半导体沟道。
在一些实施例中，形成半导体部分包括执行沉积工艺以在沟道孔底部的相应阵列基础区域的暴露部分上形成半导体材料。
在一些实施例中，用于形成半导体材料的沉积工艺包括沉积与相应阵列基础区域的材料相同的材料。
在一些实施例中，沉积工艺包括化学气相沉积、物理气相沉积、原子层沉积和选择性气相沉积中的一种或多种。
在一些实施例中，该方法还包括在阶梯结构中形成多个栅极电极，栅极电极要与多个互连结构连接并通过与半导体沟道相交而形成多个存储单元。
在一些实施例中，提供第二晶片包括提供其上具有多个其他互连结构的衬底。
在一些实施例中，反转第一晶片以键合到第二晶片上以形成键合半导体器件包括：执行混合键合，以将第一晶片键合到第二晶片上，因而第一晶片的互连结构与第二晶片的多个其他互连结构键合。
在一些实施例中，该方法还包括在隔离结构和衬底之间形成衬垫层。
在一些实施例中，去除衬底的至少一部分包括蚀刻工艺、剥离工艺和平坦化工艺中的一种或多种。
在一些实施例中，一种用于形成半导体器件的方法包括以下操作。首先，可以在衬底之上形成绝缘材料层。单晶硅可以不是衬底必需的，并且衬底可以不包括单晶硅。可以对绝缘材料层进行图案化以形成隔离结构和隔离结构中的多个沟槽。可以沉积半导体材料以填满多个沟槽，以在隔离结构中形成多个阵列基础区域，该隔离结构使多个阵列基础区域彼此绝缘。此外，可以在多个阵列基础区域之上形成多个存储器阵列，并且可以形成绝缘结构以覆盖多个存储器阵列和多个阵列基础区域。
在一些实施例中，该方法还包括在形成多个阵列基础区域和隔离结构之后执行平坦化工艺，以去除其上多余的材料。
在一些实施例中，形成绝缘材料层包括沉积氧化硅，并且沉积半导体材料包括沉积掺杂多晶硅。
在一些实施例中，一种用于形成半导体器件的方法包括以下操作。首先，可以在衬底之上形成绝缘材料层。单晶硅可以不是衬底必需的，并且衬底可以不包括单晶硅。可以在绝缘材料层之上形成半导体材料层。可以对半导体材料层进行图案化以去除半导体材料层的部分，暴露另一绝缘材料层，并且形成多个阵列基础区域。可以沉积与绝缘材料层相同的材料以填充由半导体材料层的被去除部分形成的空间、与绝缘材料层连接、并且形成隔离结构。可以在多个阵列基础区域之上形成多个存储器阵列，并且可以形成绝缘结构以覆盖多个存储器阵列和多个阵列基础区域。
在一些实施例中，该方法还包括在形成多个阵列基础区域和隔离结构之后执行平坦化工艺，以去除其上多余的材料。
在一些实施例中，形成绝缘材料层包括沉积氧化硅，并且形成半导体材料层包括沉积掺杂多晶硅。
在一些实施例中，键合半导体器件包括晶片之上的功能层。功能层可以包括处于绝缘结构中、与多个存储器阵列连接并在多个存储器阵列之上的多个阵列基础区域。多个阵列基础区域中的每个的顶表面的尺寸可以与底表面的尺寸不同。功能层还可以包括覆盖多个阵列基础区域并使其彼此绝缘的隔离结构。
在一些实施例中，隔离结构包括氧化硅，并且多个阵列基础区域包括掺杂多晶硅。
在一些实施例中，多个存储器阵列包括具有半导体沟道的阶梯结构，并且半导体沟道包括与相应阵列基础区域连接的半导体部分和半导体部分之上的沟道形成结构。半导体部分可以包括多晶硅。
在一些实施例中，多个存储器阵列还包括与半导体沟道相交的多个栅极电极，以形成多个存储器单元。
在一些实施例中，通过键合到衬底之上的另一隔离结构而将功能层键合到晶片，并且键合包括隔离结构中的多个互连结构和另一隔离结构中的多个其他互连结构之间的第一键合、以及隔离结构和另一隔离结构之间的第二键合。
在一些实施例中，晶片还包处于衬底之上和另一隔离结构中的器件层，器件层与多个其他互连结构连接。在一些实施例中，存储器阵列与多个互连结构连接。
在一些实施例中，键合半导体器件还包括隔离结构之上的键合焊盘。
在一些实施例中，晶片可以包括衬底之上的功能层。功能层可以包括衬底之上的隔离结构。隔离结构可以围绕多个阵列基础区域并使多个阵列基础区域彼此绝缘。晶片还可以包括多个阵列基础区域之上的多个存储器阵列。多个阵列基础区域中的每个的顶表面的尺寸可以与底表面的尺寸不同。晶片还可以包括覆盖多个存储器阵列和多个阵列基础区域的绝缘结构、以及处于多个存储器阵列之上和绝缘结构中的多个互连结构。
在一些实施例中，隔离结构包括氧化硅，并且多个阵列基础区域包括掺杂多晶硅。
在一些实施例中，多个存储器阵列均包括具有半导体沟道的阶梯结构，并且半导体沟道包括与相应阵列基础区域连接的半导体部分和半导体部分之上的沟道形成结构。半导体部分可以包括多晶硅。
在一些实施例中，多个存储器阵列还包括与半导体沟道相交的多个栅极电极，以形成多个存储单元。
在一些实施例中，多个阵列基础区域的厚度在大约1μm到大约3μm的范围中；并且多个阵列基础区域的底表面到衬底之间的距离在大约1μm到大约2μm的范围中。
在一些实施例中，绝缘结构包括氧化硅，并且多个互连结构包括铜。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (35)

1.一种用于形成键合半导体器件的方法，包括：
形成第一晶片，所述第一晶片具有衬底之上的功能层，其中，形成所述第一晶片进一步包括：
在所述衬底之上形成隔离结构；
在所述隔离结构中形成多个阵列基础区域，所述隔离结构使所述多个阵列基础区域彼此绝缘；以及
在所述多个阵列基础区域之上形成多个存储器阵列，其中，所述阵列基础区域包括为在其上形成所述存储器阵列而提供基础的材料或结构；
反转所述第一晶片以键合到第二晶片上，以形成键合半导体器件；
去除所述衬底的至少一部分以形成所述键合半导体器件的顶表面；以及
在所述顶表面之上形成键合焊盘。
2.根据权利要求1所述的方法，其中，形成所述第一晶片进一步包括：
形成绝缘结构以覆盖所述多个存储器阵列和所述多个阵列基础区域；以及
形成处于所述绝缘结构中并且在所述第一晶片的顶表面被暴露的多个互连结构。
3.根据权利要求1所述的方法，其中，形成所述隔离结构和所述隔离结构中的所述多个阵列基础区域包括：
在所述衬底之上形成绝缘材料层；
对所述绝缘材料层进行图案化以在所述绝缘材料层中形成多个沟槽；以及
沉积半导体材料以填满所述多个沟槽，以形成所述多个阵列基础区域。
4.根据权利要求1所述的方法，其中，形成所述隔离结构和所述隔离结构中的所述多个阵列基础区域包括：
在所述衬底之上形成另一绝缘材料层；
在所述另一绝缘材料层之上形成半导体材料层；
对所述半导体材料层进行图案化以去除所述半导体材料层的部分，暴露所述另一绝缘材料层，并且形成多个阵列基础区域；以及
沉积与所述另一绝缘材料层相同的材料，以填充由所述半导体材料层的被去除部分形成的空间、与所述另一绝缘材料层连接、并且形成所述隔离结构。
5.根据权利要求3或4所述的方法，还包括在形成所述多个阵列基础区域和所述隔离结构之后执行平坦化工艺，以去除所述多个阵列基础区域和所述隔离结构上的多余材料。
6.根据权利要求5所述的方法，其中，形成所述绝缘材料层或形成另一绝缘材料层包括：沉积氧化硅；以及沉积所述半导体材料并形成所述半导体材料层包括：沉积掺杂多晶硅。
7.根据权利要求1-4中的任一项所述的方法，其中，在所述多个阵列基础区域之上形成所述多个存储器阵列包括在所述多个阵列基础区域中的每一个之上形成至少一个存储器阵列。
8.根据权利要求7所述的方法，其中，在所述多个阵列基础区域中的每一个之上形成所述至少一个存储器阵列包括：
在所述多个阵列基础区域中的每一个之上形成阶梯结构；
形成从所述阶梯结构的顶表面延伸到相应的阵列基础区域的沟道孔；
在所述沟道孔的底部形成半导体部分，所述半导体部分与所述阵列基础区域连接；以及
形成沟道形成结构以填满所述沟道孔并形成半导体沟道。
9.根据权利要求8所述的方法，其中，形成所述半导体部分包括执行沉积工艺以在所述沟道孔的所述底部的所述相应阵列基础区域的暴露部分上形成半导体材料。
10.根据权利要求9所述的方法，其中，用于形成所述半导体材料的所述沉积工艺包括沉积与所述相应阵列基础区域的材料相同的材料。
11.根据权利要求10所述的方法，其中，所述沉积工艺包括化学气相沉积、物理气相沉积、原子层沉积和选择性气相沉积中的一种或多种。
12.根据权利要求8所述的方法，还包括：
在所述阶梯结构中形成多个栅极电极，所述多个栅极电极要与多个互连结构连接并通过与所述半导体沟道相交而形成多个存储单元。
13.根据权利要求1-4中的任一项所述的方法，其中，提供所述第二晶片包括提供其上具有多个其他互连结构的衬底。
14.根据权利要求13所述的方法，其中，反转所述第一晶片以键合到所述第二晶片上以形成所述键合半导体器件包括：执行混合键合，以将所述第一晶片键合到所述第二晶片上，因而所述第一晶片的互连结构与所述第二晶片的所述多个其他互连结构键合。
15.根据权利要求1-4中的任一项所述的方法，还包括在所述隔离结构和所述衬底之间形成衬垫层。
16.根据权利要求1-4中的任一项所述的方法，其中，去除所述衬底的所述至少一部分还包括蚀刻工艺和平坦化工艺中的一种或多种。
17.一种用于形成半导体器件的方法，包括：
在衬底之上形成绝缘材料层；
对所述绝缘材料层进行图案化以形成隔离结构和所述隔离结构中的多个沟槽；
沉积半导体材料以填满所述多个沟槽，以在所述隔离结构中形成多个阵列基础区域，所述隔离结构使所述多个阵列基础区域彼此绝缘；
在所述多个阵列基础区域之上形成多个存储器阵列，所述阵列基础区域包括为在其上形成所述存储器阵列而提供基础的材料或结构；以及
形成绝缘结构以覆盖所述多个存储器阵列和所述多个阵列基础区域。
18.根据权利要求17所述的方法，还包括在形成所述多个阵列基础区域和所述隔离结构之后执行平坦化工艺，以去除所述多个阵列基础区域和所述隔离结构上的多余材料。
19.根据权利要求17所述的方法，其中，形成所述绝缘材料层包括沉积氧化硅；并且沉积所述半导体材料包括沉积掺杂多晶硅。
20.一种用于形成半导体器件的方法，包括：
在衬底之上形成绝缘材料层；
在所述绝缘材料层之上形成半导体材料层；
对所述半导体材料层进行图案化以去除所述半导体材料层的部分，暴露所述绝缘材料层，并且形成多个阵列基础区域；
沉积与所述绝缘材料层相同的材料，以填充由所述半导体材料层的被去除部分形成的空间、与所述绝缘材料层连接、并且形成在所述衬底之上的隔离结构；
在所述多个阵列基础区域之上形成多个存储器阵列，其中，所述阵列基础区域包括为在其上形成所述存储器阵列而提供基础的材料或结构；以及
形成绝缘结构以覆盖所述多个存储器阵列和所述多个阵列基础区域。
21.根据权利要求20所述的方法，还包括在形成所述多个阵列基础区域和所述隔离结构之后执行平坦化工艺，以去除所述多个阵列基础区域和所述隔离结构上的多余材料。
22.根据权利要求20所述的方法，其中，形成所述绝缘材料层包括沉积氧化硅；并且形成所述半导体材料层包括沉积掺杂多晶硅。
23.一种键合半导体器件，包括晶片之上的功能层，其中，所述功能层包括：
绝缘结构中的多个阵列基础区域，所述多个阵列基础区域与多个存储器阵列连接并在所述多个存储器阵列之上，所述多个阵列基础区域中的每一个的顶表面的尺寸与底表面的尺寸不同；以及
隔离结构，其覆盖所述多个阵列基础区域并使所述多个阵列基础区域彼此绝缘，
其中，所述键合半导体器件是通过如下步骤制造的：
在衬底之上形成所述隔离结构；
在所述隔离结构中形成所述多个阵列基础区域；以及
在所述多个阵列基础区域之上形成所述多个存储器阵列，其中，所述阵列基础区域包括为在其上形成所述存储器阵列而提供基础的材料或结构。
24.根据权利要求23所述的键合半导体器件，其中，所述隔离结构包括氧化硅，并且所述多个阵列基础区域包括掺杂多晶硅。
25.根据权利要求24所述的键合半导体器件，其中：
所述多个存储器阵列包括具有半导体沟道的阶梯结构；并且
所述半导体沟道包括与相应阵列基础区域连接的半导体部分和所述半导体部分之上的沟道形成结构，所述半导体部分包括多晶硅。
26.根据权利要求25所述的键合半导体器件，其中：
所述多个存储器阵列还包括与所述半导体沟道相交的多个栅极电极，以形成多个存储单元。
27.根据权利要求23-26中的任一项所述的键合半导体器件，其中：
通过键合到另一衬底之上的另一隔离结构而将所述功能层键合到所述晶片；并且
所述键合包括所述隔离结构中的多个互连结构和所述另一隔离结构中的多个其他互连结构之间的第一键合、以及所述隔离结构和所述另一隔离结构之间的第二键合。
28.根据权利要求27所述的键合半导体器件，其中：
所述晶片还包括处于所述另一衬底之上和所述另一隔离结构中的器件层，所述器件层与所述多个其他互连结构连接；并且
所述存储器阵列与所述多个互连结构连接。
29.根据权利要求23-26中的任一项所述的键合半导体器件，还包括所述隔离结构之上的键合焊盘。
30.一种晶片，包括衬底之上的功能层，其中，所述功能层包括：
隔离结构，所述隔离结构围绕多个阵列基础区域并使所述多个阵列基础区域彼此绝缘；以及
所述多个阵列基础区域之上的多个存储器阵列，所述多个阵列基础区域中每一个的顶表面的尺寸与底表面的尺寸不同；
绝缘结构，其覆盖所述多个存储器阵列和所述多个阵列基础区域；以及
处于所述多个存储器阵列之上以及所述绝缘结构中的多个互连结构，
其中，所述晶片是通过如下步骤制造的：
在衬底之上形成所述隔离结构；
在所述隔离结构中形成所述多个阵列基础区域；以及
在所述多个阵列基础区域之上形成所述多个存储器阵列，其中，所述阵列基础区域包括为在其上形成所述存储器阵列而提供基础的材料或结构。
31.根据权利要求30所述的晶片，其中，所述隔离结构包括氧化硅，并且所述多个阵列基础区域包括掺杂多晶硅。
32.根据权利要求31所述的晶片，其中：
所述多个存储器阵列均包括具有半导体沟道的阶梯结构；并且
所述半导体沟道包括与相应阵列基础区域连接的半导体部分和所述半导体部分之上的沟道形成结构，所述半导体部分包括多晶硅。
33.根据权利要求32所述的晶片，其中：
所述多个存储器阵列还包括与所述半导体沟道相交的多个栅极电极，以形成多个存储单元。
34.根据权利要求30-33中的任一项所述的晶片，其中，所述多个阵列基础区域的厚度在大约1µm到大约3µm的范围内，其中所述大约表示在给定值的10%-30%内变化。
35.根据权利要求30-33中的任一项所述的晶片，其中，所述绝缘结构包括氧化硅，并且所述多个互连结构包括铜。
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