JPH06260594A - 三次元回路装置の製造方法 - Google Patents

三次元回路装置の製造方法

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JPH06260594A
JPH06260594A JP3543994A JP3543994A JPH06260594A JP H06260594 A JPH06260594 A JP H06260594A JP 3543994 A JP3543994 A JP 3543994A JP 3543994 A JP3543994 A JP 3543994A JP H06260594 A JPH06260594 A JP H06260594A
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liquid component
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Holger Huebner
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Abstract

(57)【要約】 【目的】複数の基板を重ねて三次元回路装置を形成する
際、基板を破損したり品質を低下させることのない製造
方法を提供する。 【構成】それぞれ窪み2a、2bを有する基板1a、1
bを窪み2a、2bが対向するように上下に配置し、各
窪み2a、2bは基板1a、1bの金属化面3a、3b
まで達しかつ側壁に絶縁膜4a、4bを備え、各窪み2
a、2bに液体成分と固体成分との2つの金属成分より
成る混合体7a、7bを充填し、この混合体を硬化させ
ることにより窪み2a、2bに充填された混合体7a、
7bを介して両基板1a、1nを強固に結合する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は三次元回路装置の製造方
法に関する。
【0002】
【従来の技術】種々の技術の集積回路を組み合わせる半
導体回路の設計が増加している。即ち、例えばCMOS
メモリがバイポーラプロセッサと組み合わせられ、又は
センサモジュールがロジックモジュールと組み合わせら
れる。その際、集積回路は一般的にプリント板上に並ん
で配置される。相互の電気的接続は金属路を介して行わ
れる。
【0003】実装密度を高めかつ配線路を短縮するため
に、このような種々の集積回路は今後はチップケース内
に纏められるべきである。その際、集積回路を含む基板
は種々の基板材料から構成することができ、又種々の技
術で製作することができるが、基板は僅か10μmの薄
さまで研削され、スタックとも称される積層体として配
置される。垂直方向には基板を貫通した接触部が形成さ
れなければならない。このようなデバイス積層体は外か
ら観察すると新しい半導体モジュールのように見える。
このデバイス積層体は機能性を高めているにも拘わら
ず、端子数の少ない標準ケース内に構成することができ
る。
【0004】「未来電子用三次元ICプロジェクト(Fi
scal1981−1990年)研究開発会(Dev.,F
ED,東京,1991年,Kap.2.1)」によっ
て、積層体内に上下に配置された基板間に垂直接触部を
形成することのできる方法が公知である。この公知の方
法においては、直接隣接して積層体内に上下に配置され
た上側基板と下側基板との間の接触部は、下側基板の上
面に約3×3μm2 の横断面積を持つタングステンピン
を形成することによって作られる。このタングステンピ
ンは下側基板の上面よりも1〜2μm突出している。上
側基板の下面の対応個所には約20×20μm2 の大き
さを有する大面積の窪みが作られ、この窪みにAu/I
n合金が充填される。上側基板と下側基板とを上下に積
み重ねるとき、Au/In合金を充填されたこの窪み内
にタングステンピンが浸漬させられる。このタングステ
ンピンは300〜400℃でろう付けされる。表面トポ
グラフィーを均等にしかつ上側基板と下側基板とをさら
に機械的結合するために、下側基板の上面ならびに上側
基板の下面にはそれぞれポリイミド膜が接着剤として設
けられる。
【0005】
【発明が解決しようとする課題】上側基板の下面に窪み
を作成するために、上側基板の上面には固定された支持
板が接着される。その後、上側基板は下面を研磨され
る。下面には次に補助配線面が作成され、これが回路の
金属化面に接続される。この補助配線面はポリイミド膜
によって覆われ、この場合窪みは補助配線面上に達す
る。このポリイミド膜には窪みが作成されてこの窪みに
Au/In合金を充填される。このような製造プロセス
によれば、支持板が要求に耐えられない場合には、薄い
基板を引っ張って変形させるか、さもなければ破損させ
てしまう相当の応力が発生する。
【0006】下側基板の上面にはタングステンピンが4
00℃〜500℃の温度で堆積させられる。このピンが
冷える際、下側基板は大きな点状に作用する応力が加え
られる。例えばGaAs又はInPのよな敏感な基板材
料の場合その際応力亀裂を生じる虞がある。
【0007】上側基板を下側基板とろう付けする際、両
基板が等しい膨張係数を有していないので、窪みとタン
グステンピンとの間に横方向のずれが生じる。このずれ
にも拘わらず互いに関係するタングステンピンと窪みと
が当接するようにするために、調整公差、従って窪みの
大きさを適当に大きくしなければならない。ろう付け後
の冷却時に、このずれによって、タングステンピンには
横方向の強い力が作用し、この力により接触部が剪断さ
せられる虞がある。
【0008】基板に作用する機械的ストレスを許容し得
る大きさに減少させるためには、タングステンピンをあ
まり密接して配置してはならず、しかも基板材料内へあ
まり深く挿入してはならない。そのために、タングステ
ンピンは回路及びデバイスから基板へ損失熱を排出する
のに殆ど貢献しない。
【0009】複合デバイス積層体を形成するために、3
以上の基板が重ねてろう付けされる。他の基板をろう付
けする際に接触部が分離することは、公知の方法におい
ては、平面毎に低い融解温度を有するAu/In合金を
使用することによってしか防止することができない。し
かしながら、融点の下近くまで合金を繰返し加熱する
と、結晶構造が変化し、接触部の品質が低下する。
【0010】そこで、本発明の課題は、公知の方法の欠
点を回避することのできる三次元回路装置の製造方法を
提供することにある。
【0011】
【課題を解決するための手段】上述の課題を解決するた
め、本発明によれば、回路構造を含む少なくとも2つの
基板が積層体として上下に配置され、下面が下側基板の
上面上に直接配置された上側基板ではこの上側基板の下
面に少なくとも1つの窪みが作られ、この窪みは上側基
板において金属化面まで達しその側壁に絶縁膜が設けら
れ、下側基板ではこの下側基板の上面に少なくとも1つ
の窪みが作られ、この窪みは下側基板において金属化面
まで達しその側壁に絶縁膜が設けられ、しかもその窪み
は積層体において上側基板の関係する窪みに当接するよ
うに配置され、窪みには一方は液体成分、他方は固体成
分でありしかも固体成分が液体成分内に溶解してこのこ
とにより混合体の硬化を生じる2つの金属成分から成る
混合体が充填され、この混合体が硬化され、隣接する基
板間に強固な結合部が形成される。
【0012】本発明の他の構成は請求項2以降に記載さ
れている。
【0013】“基板”なる用語は、特に半導体材料から
構成されてマイクロエレクトロニクス回路構造及び/又
はオプトエレクトロニクス素子及び/又はセンサ素子を
含む基板ウエーハに対しても、また個別デバイス、オプ
トエレクトロニクス素子、センサ素子又はそれらと類似
のものに対しても使用される。
【0014】本発明による方法においては、上側基板の
下面およびこの上側基板に隣接する下側基板の上面にそ
れぞれ少なくとも1つの窪みが作られ、この窪みはそれ
ぞれの基板において金属化面まで達してその側壁に絶縁
膜が設けられる。窪みには、加工温度では一方は液体成
分、他方は固体成分でありしかも固体成分が液体成分内
に溶解してこのことにより混合体の硬化を生じる2つの
金属成分から成る混合体が充填される。状態図における
固相線を越えると、混合体は完全に硬化する。上側基板
は、この上側基板の窪みが下側基板の関係する窪みに当
接するように下側基板上に積み重ねられる。混合体が硬
化することによって、隣接する基板間には、導電性であ
りそれによって隣接する基板の金属化面間に接触部を構
成する強固な結合部が形成される。
【0015】液体成分が水銀から構成されているような
混合体に対してはアマルガムなる用語がしばしば使用さ
れる。シー、エイ、マック ケイ(C.A.Mac.K
ay)著「第9年次国際電子回路実装会議の技術会議の
議事録(Proc.of the techn.Conf., 9th Annual Int. E
lectronics Packaging Cont.) IEPS、米国カリフォ
ルニア州サンディエゴ、1989年9月11日〜13
日、第1244頁〜1259頁においては、このような
混合体は液体成分が任意に上記特性を有する場合にも同
様にアマルガムと称されている。このような意味でアマ
ルガムなる用語が以下において使用されている。本発明
によれば液体成分は水銀に限定されない。特に、本発明
による方法における液体成分は水銀(Hg)、ガリウム
(Ga)、インジウム(In)、Ga/Sn合金、Ga
/In合金、Ga/In/Sn合金、又は、水銀、カド
ミウム及び/又はビスマスとの他の組合わせから構成さ
れる。固体成分は本発明による方法においては特にアン
チモン、コバルト、銅、クロム、ゲルマニウム、金、
鉄、ニッケル、マグネシウム、マンガン、白金、パラジ
ウム、銀又はバナジウムから構成される。
【0016】成分を選択することによって、硬化したア
マルガムの加工温度及び融点を調整することができる。
100℃以下の加工温度は、液体成分が例えばGa、H
g、In又は例えばIn/Sn、Ga/Sn又はGa/
Inのような適当に低い融点を持つ合金から構成される
場合に生ずる。500℃以上の融点はGa/Ni、Hg
/Al及びGa/Cu系の硬化したアマルガムが持って
いる。
【0017】前述のシー、エイ、マック ケイ著「第9
年次国際電子回路実装会議の技術会議の議事録」IEP
S、米国カリフォルニア州サンディエゴ、1989年9
月11日〜13日、第1244頁〜1259頁によっ
て、明らかに異なった熱膨張係数を持つ材料又は感熱成
分を結合するためにアマルガムを使用することが公知で
ある。そこには、しかしながら、適用例として、例え
ば、ソーラーセルを担体上に結合したり又はヒートシン
クを設置するマクロスコピックな適用例であって、その
場合2枚の板が全面に亘って結合されるか又はセラミッ
ク基板の貫通孔の充填物が個々のウエーハの前面及び背
面上の金属路を介して結合されるようなものしか記載さ
れていない。
【0018】それに対して、特にマイクロエレクトロニ
クス回路又はオプトエレクトロニクス素子を含む基板を
結合しかつスルーホール化するためにアマルガムを使用
することは、個々のデバイスに影響を与えることにな
る。その場合、デバイスの構造の大きさ内にありデバイ
スの金属化面に達する窪みが形成され、充填されなけれ
ばならない。上記文献には、アマルガムを硬化させる時
間を引き延ばして、この時間が加工のために充分な大き
さとなるようにするために、固体成分を約45μmの粒
径を持つ粉末によって形成しなければならないことが示
されている。本発明によって基板を結合しかつスルーホ
ール化するために、窪みは10μm以下、特に1〜3μ
mの直径を持つものが充填される。45μmの粉末粒径
はそれには適さない。
【0019】基板ウエーハを多数のデバイスに個々に分
割する前に基板ウエーハへのぬれを助成するために窪
み、側壁絶縁膜及び場合によっては補助膜を設けること
は特に有利である。このようにすると加工工程は基板ウ
エーハ全体に対してただ1回行いさえすればよい。三次
元回路装置を構成するために、下側基板として使用され
る基板ウエーハの適当な位置に配置され固定される個別
デバイスを上側基板として使用することは有利である。
これによって、下側基板ウエーハの機能デバイス上に機
能デバイスだけを配置することが可能になる。本発明に
よる方法の歩どまりはこのようにして極めて高められ
る。とういのは、非機能デバイスは使用されないからで
ある。
【0020】第1の基板ウエーハの表面に第1のデバイ
スを配置して固定した後、この第1の基板ウエーハはデ
バイスの形状に応じて個々に分割され、それによりデバ
イス積層体が生成される。その結果このデバイス積層体
は個別デバイスとして別の基板ウエーハ上に配置して固
定することができる。
【0021】中間の面として使用される、即ち、連続す
る方法工程において下側基板として及び上側基板として
使用される基板ウエーハは対向する面上に窪みが設けら
れる。その際、先ず、回路構造及びデバイスが配置され
る面が加工される。窪みが作られ、側壁絶縁膜が設けら
れ、場合によっては補助膜が設けられ、アマルガムが充
填される。アマルガムが硬化した後、基板ウエーハのこ
の面上には担体が接着される。引き続いて、担体とは反
対側の面上で基板材料が切除される。これは例えば薄い
研削又はスパイダエッチングによって行われる。残され
た基板材料は数10μmの厚さである。その後、担体と
は反対側の面に窪みが作成られ、側壁絶縁膜及び場合に
よっては補助膜が設けられる。引き続いて、基板ウエー
ハは担体が下方へ向くように回される。担体とは反対側
の面に設けられた窪みはアマルガムを充填され、下側基
板として使用される基板ウエーハの上面に1つ又は複数
のデバイスが配置される。アマルガムが硬化した後、デ
バイス積層体が個々に分離される。
【0022】アマルガムは例えば液体ガリウムと銅粉
末、又は液体ガリウムとニッケル粉末から成る構成成分
から作られる。個々の粉末粒子が表面に多孔性酸化膜を
設けられている銅又はニッケル粉末を使用することは有
利である。この多孔性酸化膜は液体金属への粉末の溶解
を遅らせ、1〜2μmの粒子直径を持つ微細粉末の場合
にも処理時間を長引かせる。
【0023】処理時間を長引かせることは、固体金属成
分を薄膜として窪みの表面に設けることによっても可能
である。窪みは引き続いて液体金属成分を充填される。
固体金属成分が液体成分と混和しかつ溶解することはこ
の場合には窪み内で初めて行われる。
【0024】液体金属に添加物を添加することは有利で
ある。というのは、この場合には硬化したアマルガムは
可塑性を有するようになるからである。ガリウムが液体
金属として使用される場合、硼素又はタングステンが添
加物として適する。
【0025】窪みに希薄液状のアマルガムを充填し、一
平面のアマルガム接触部間の短絡を防止するために過剰
なアマルガムを振り落とすことは有利である。この振り
落としは例えば揺動回転運動によって行われる。この揺
動回転運動は基板ウエーハの中心点の領域にも充分に大
きい遠心力が作用するようにするために必要である。他
の方法は交番磁界を印加することである。このために例
えば基板ウエーハの上方及び下方に多相リニアモータに
おけるような2つの磁気巻線パッケージが配置される。
この磁界内で過剰な金属成分は誘起された渦電流磁界に
より基板ウエーハの縁部へ追いやられる。
【0026】回路装置の動作温度に相当する温度で硬化
するアマルガムを使用することは特に有利である。これ
によってアマルガムから成る結合部を回路の動作中には
無力にすることができる。他の利点は、このアマルガム
の融点が硬化温度の上にあることである。これによっ
て、事前に形成されている結合部が軟化又は結晶化によ
って変えられることなく、多数の連続する製造工程で実
際上任意に多数の基板を相互に結合することができる。
【0027】下側基板の窪みに充填するために液体アマ
ルガムを使用することの他の利点は、上側基板を下側基
板上に配置する際、液体アマルガムの表面張力によって
両基板相互の微調整が行われる点にある。
【0028】表面を平坦化しかつさらに機械的固定を行
うために、隣接する基板の互いに接する面上にそれぞれ
ポリイミド膜を設けることは有利である。若干高い温度
で処理することによってこのポリイミド膜は融解して相
互に結合する。
【0029】本発明による方法の予定温度は回路装置内
の機械的応力を防止するので、接触部として使用される
アマルガム結合部の横断面積は回路の要求に応じて選定
することができる。例えば、供給電流を単一の接触部を
介して導くことができるように接触部の横断面積を大き
く選定するすることができる。
【0030】さらに、電気的接続に用いられない他の窪
みをさらに基板に設けることもできる。アマルガムを充
填されたこの窪みは、垂直方向に延びる積層体状の回路
装置からの熱排出を容易にする。
【0031】熱排出を行うためにさらに、隣接する基板
間にポリイミド膜を設け、このポリイミド膜には基板の
表面に平行に延びる溝を作り、この溝にアマルガムを充
填することができる。横方向に延びるこのアマルガム路
は積層体の周辺へ損失熱を排出する。回路装置から損失
熱を排出することは実装密度が高まれば高まる程重要度
が増す。
【0032】
【実施例】次に本発明の実施例を図面に基づいて詳細に
説明する。
【0033】基板1の表面上にはその全面に亘ってポリ
イミド膜6が設けられる(図1参照)。基板1は例えば
単結晶シリコン又はIII−V族半導体から成る半導体
ウエーハである。この基板1はマイクロエレクトロニク
ス回路又はオプトエレクトロニクス素子又はセンサ素子
の構成要素である回路構造を含んでいる。詳細には示さ
れていない回路構造は少なくとも1つの金属化面3を含
んでいる。
【0034】ポリイミド膜6上にはホトラックマスク
(図示されていない)が設けられる。このホトラックマ
スクは窪み2を作るために例えばプラズマエッチングに
よって異方性エッチングを行う際にエッチングマスクと
して使用される。窪み2は金属化面3にまで達してい
る。この窪み2の内部では金属化面3の表面は完全に露
出している。
【0035】異方性エッチング工程でエッチバックされ
た絶縁膜が全面に亘って堆積させられる。その際、窪み
2の側壁を完全に覆う絶縁膜4が生成される(図1参
照)。この絶縁膜4は例えばSiO2 から構成される。
異方性エッチバックを行う際、窪み2の内部における金
属化面3の表面の絶縁膜は除去され、それにより窪み2
を介して金属化面3への接触部を作ることができる。
【0036】次に補助膜5が絶縁膜4上及び窪み2の底
部上に生成される。補助膜5は窪み2の表面とアマルガ
ムとのぬれを容易にする導電性材料から構成されてい
る。この補助膜5は窪み2の外に存在してはならない。
というのは、補助膜が隣接する窪み間の電気的短絡を生
ずる虞があるからである。補助膜5は例えば膜の堆積及
び引き続いて行われる異方性のエッチバックによって作
られる。この補助膜5は例えばチタンから形成される。
絶縁膜4の表面を良好にぬらす液体金属成分(絶縁膜4
としてSiO2 が使用される場合この液体金属成分とし
ては例えば液体ガリウム)を有するアマルガムを使用す
ると、補助膜5は省略することができる。
【0037】窪み2にはアマルガム7が充填される(図
2参照)。アマルガム7が硬化すると、このアマルガム
は膨れ上がり、それゆえこのアマルガムはポリイミド膜
6の表面よりも若干突出する。
【0038】第1の実施例では、アマルガム7は液体G
aと1〜2μmの粉末粒径を持つ30重量%Cu粉末と
から形成され、120℃の温度で硬化する。第2の実施
例では、アマルガム7は液体Gaと1〜2μmの粉末粒
径を持つ30〜45重量%Ni粉末とから形成され、1
20℃の温度で硬化する。
【0039】他の実施例では、アマルガム7の液体金属
成分と固体金属成分とが先ず窪み2内で互いに混合され
る。このために窪み2の表面上には、即ち、補助膜5又
は絶縁膜4上には固体金属成分から成る薄膜が設けられ
る。この固体金属成分として例えばアンチモン(S
b)、クロム(Cr)又はシリコン(Si)が使用され
る。引き続いて窪み2内に液体ガリウムが充填される。
固体成分から成る膜の堆積は例えばCVD法又はウエッ
トケミカル法によって行われる。窪み2内では今や固体
成分が液体成分内に溶解し、固体成分と液体成分とが混
和し、最終的にアマルガムの硬化を生ずる。この実施例
は、アマルガム7の硬化が先ず窪み2内で行われ、その
結果液体金属成分の加工を任意の時間持続させることが
できるという利点を有する。
【0040】窪み2内への充填は圧力によって援助する
ことができる。その場合、液体アマルガムつまり液体成
分が真空下で全面に亘って注入される。液体アマルガム
つまり液体成分は引き続いて大気圧又は過大圧の空気又
は保護ガスによって窪み2内へ圧入される。
【0041】基板内の回路構造は大抵主として一方の面
の領域に配置されている。窪みを回路構造とは反対側の
基板の面に作らなければならない場合には、先ず回路構
造が主として配置される面上に担体を貼り付けることは
本発明の枠内である。この担体としては例えば処理され
ていないシリコンウエーハが適し、接着剤としては例え
ばポリイミドが使用される。次に基板ウエーハの担体と
は反対側の面が薄く研削される。この薄い研削は特に機
械的裏面研削によって行われる。その後、図1に基づい
て説明したように、担体とは反対側の面に窪みが作成さ
れる。
【0042】三次元回路装置を製造するために、それぞ
れ2つの基板1a、1bが上下に配置される(図3参
照)。上側基板1aは金属化面3aに達する窪み2aを
有し、その側壁には絶縁膜4aが設けられ、この絶縁膜
4aにはぬれを容易にする補助膜5aが設けられ、硬化
したアマルガム7aが充填されている。基板は表面にポ
リイミド膜6aが設けられている。
【0043】下側基板1bはその表面にポリイミド膜6
bが設けられ、金属化面3bに達する窪み2bを有して
いる。この窪み2bは側壁に絶縁膜4bを設けられてい
る。窪み2bはさらに側壁及び底部を覆って導電性を有
ししかもアマルガムとのぬれを容易にする補助膜5bが
設けられている。下側基板1bには窪み2bとは反対側
の面に接着剤8bを介して担体9bが結合されている。
この下側基板1bは例えば窪み2bとは反対側の表面に
担体9b及び接着剤8bを取付ける前に薄く研削され
る。
【0044】下側基板1bは、担体9bが下方へ向き、
一方窪み2bが上方へ向くように配置される。窪み2b
にはアマルガム7aと同一の組成を有するアマルガム7
bが充填される。アマルガム7bは窪み2b内へ注入す
ることができるように希薄液状に作られる。その際、ポ
リイミド膜6bの表面上にはアマルガムが存在しないよ
うに注意しなければならない。なお、アマルガム7bは
窪みの壁へ固体成分から成る膜を堆積させそして液体成
分を充填することによって作ることもできる。上側基板
1aは、アマルガム7aを充填された窪み2aがアマル
ガム7bを充填された窪み2bに当接するように、下側
基板1bの上に配置される。その際、液状アマルガム7
bの表面張力によって両基板1a、1b相互の微調整が
行われる。
【0045】上側基板1a及び下側基板1bはポリイミ
ド膜6a、6bが接触するように結合される(図4参
照)。その際、アマルガム7a及びアマルガム7bも同
様に接触する。その際、既に硬化しているアマルガム7
aは表面が液状アマルガム7b中に溶け込む。これによ
ってアマルガム7aとアマルガム7bとの間に結合が形
成される。この結合は図4において破線10によって示
されている。まだ液状のアマルガムは硬化し、その際に
上側基板1aと下側基板1bとの間に強固な結合が形成
される。アマルガム7a、7bによって構成されたこの
強固な結合は同時に金属化面3a、3b間の接触部を形
成する。
【0046】硬化するとき大きく膨れ上がるアマルガム
を使用する場合、上側基板1aの窪み2aはポリイミド
膜6aの領域に拡大されてもよい。この拡大は例えばポ
リイミド膜6aの領域における窪み2aの横断面を環状
に包囲しそれゆえ上側基板1aの領域の横断面積よりも
大きくされた溝によって行われる。ポリイミド膜6a、
6bが接触する領域における上側基板1aの窪み2aの
横断面積をこのように拡大することによって、液状アマ
ルガムが硬化する際アマルガムは強固な結合部の領域に
留まることが保証される。このようにして、両ポリイミ
ド膜6a、6b間の境界面へアマルガムが流出し短絡の
生ずるのが防止される。
【0047】装置を300゜Cに加熱することによって
ポリイミド膜6a、6bが融解し、補助的な機械的結合
が形成される。
【0048】相互に強固に結合された上側基板1a及び
下側基板1bを別の基板上に設置しなければならない場
合、下側基板1b上に担体9bを設置する前で薄い研削
を行った後に上側基板1aとは反対側の面に窪みを作
り、この窪みに絶縁膜、補助膜及び硬化したアマルガム
を設けることは好ましいことである。上側基板1aと下
側基板1bとの結合後、担体9b及び接着剤8bが取り
除かれ、上側基板1a及び下側基板1bから成るユニッ
トが全体として上述した方法に基づいて別の基板上に配
置され、この基板とアマルガム接触部によって強固に結
合される。
【0049】三次元回路装置を製造する際の歩どまりを
高めるために、下側基板として、多数のデバイス、即
ち、図5に示されているような特にマイクロエレクトロ
ニクス回路又はオプトエレクトロニクス素子又はセンサ
素子を含む基板ウエーハを使用することは有利である。
上側基板として個別デバイス61が使用される。このよ
うなデバイス61は例えば図6に示されている。
【0050】基板ウエーハ51の選定されたデバイス5
2上には個別デバイス61が個々に配置される。個別デ
バイス61がその上に配置されるデバイス52は例えば
その電気特性に応じて選定される。図7には基板ウエー
ハ51がその上に配置された個別デバイス61と共に示
されている。個別デバイス61は基板ウエーハ51の上
面に当接する下面に図1及び図2に基づいて説明した方
法により作られた窪みがそれぞれ設けられ、アマルガム
を充填される。基板ウエーハ51の上面は(図3及び図
4の下側基板1bと同じように)窪みが設けられ、液状
アマルガムを充填される。このアマルガムの硬化によっ
て個別デバイス61は基板ウエーハ51と強固に結合さ
れる。
【0051】基板ウエーハ51は分割され、その際に例
えば図8に示されているような個別デバイス積層体81
が作られる。個別デバイス積層体81はデバイス52及
び個別デバイス61(図6及び図5参照)を含んでい
る。デバイス52は少なくとも1つのアマルガム接触部
によって個別デバイス61と強固に結合されている。そ
の後、デバイス52の表面から担体及び接着剤が(図3
及び図4の例と同じように)除去される。デバイス積層
体81は2つの面を含んでいる。3つ以上の面を持つ三
次元回路構造を製造するために、デバイス積層体81は
別の基板ウエーハ上に配置され、この別の基板ウエーハ
と結合される。この別の基板ウエーハは基板ウエーハ5
1と同じようにして用意される。デバイス積層体81は
デバイス52が下方へ向くように別の基板ウエーハ上に
配置される。このようにして三次元回路構造が本発明に
よる方法を複数回適用することによって製作される。
【0052】この実施例における窪みはそれぞれ基板ウ
エーハ全体に形成され、その後初めて個々に分離される
ので、この方法は経済的に実施可能である。
【0053】良好な熱排出を保証しなければならない回
路装置に対しては、上側基板91aと下側基板91bと
の間にアマルガムを充填された金属路92が設けられ
る。このために、上側基板91aと下側基板91bとの
間に配置されたポリイミド膜96に溝が形成され、この
溝にアマルガムが充填される。さらに、上側基板91a
の下面及び下側基板91bの上面に前述の溝に当接しア
マルガムを充填された補助の窪みが作られてもよい。こ
れによってアマルガムの硬化後金属路92と結合される
冷却フィンガー93が作られる(図9参照)。
【図面の簡単な説明】
【図1】金属化面に達する窪みが作られてその側壁に絶
縁膜及び補助膜が設けられた基板の要部を示す断面図。
【図2】窪みにアマルガムを充填された基板の要部を示
す断面図。
【図3】下側基板と上側基板との結合を示す断面図。
【図4】下側基板と上側基板とが硬化したアマルガム結
合部によって結合された三次元回路装置の要部を示す断
面図。
【図5】多数のデバイスを含む基板ウエーハを示す概略
図。
【図6】個別デバイスを示す概略図。
【図7】表面上に個別デバイスが配置されてアマルガム
によって結合された基板ウエーハを示す概略図。
【図8】個別デバイス積層体を示す概略図。
【図9】アマルガムを充填された窪みにより互いに結合
され中間に横方向の熱排出を行うためにアマルガムを充
填された溝を有するポリイミド膜が配設されている2つ
の基板を示す展開図。
【符号の説明】
1、1a、1b 基板 2、2a、2b 窪み 3、3a、3b 金属化面 4、4a、4b 絶縁膜 5、5a、5b 補助膜 6、6a、6b ポリイミド膜 7、7a、7b アマルガム 8b 接着膜 9b 担体 51 基板ウエーハ 52 デバイス 61 個別デバイス 81 個別デバイス積層体 91a、91b 基板 92 金属路 93 冷却フィンガー 96 ポリイミド膜

Claims (22)

    【特許請求の範囲】
  1. 【請求項1】 回路構造を含む少なくとも2つの基板
    (1a、1b)が積層体として上下に配置され、 下面が下側基板(1b)の上面上に直接配置された上側
    基板(1a)ではこの上側基板(1a)の下面に少なく
    とも1つの窪み(2a)が作られ、この窪み(2a)は
    上側基板(1a)において金属化面(3a)まで達しそ
    の側壁に絶縁膜(4a)が設けられ、 下側基板(1b)ではこの下側基板(1b)の上面に少
    なくとも1つの窪み(2b)が作られ、この窪み(2
    b)は下側基板(1b)において金属化面(3b)まで
    達しその側壁に絶縁膜(4b)が設けられ、しかもその
    窪み(2b)は積層体において上側基板(1a)の関係
    する窪み(2a)に当接するように配置され、 前記窪み(2a、2b)には、一方は液体成分、他方は
    固体成分でありしかも固体成分が液体成分内に溶解して
    このことにより混合体の硬化を生じる2つの金属成分か
    ら成る混合体が充填され、この混合体が硬化され、隣接
    する基板(1a、1b)間に強固な結合部が形成される
    ことを特徴とする三次元回路装置の製造方法。
  2. 【請求項2】 多数のデバイスを含む基板ウエーハの上
    面に担体が接着され、 この基板ウエーハは担体とは反対側の面が薄く研削さ
    れ、 前記基板ウエーハの担体とは反対側の面に窪みが作ら
    れ、この窪みは金属化面まで達しその側壁に絶縁膜が設
    けられ、 前記基板ウエーハは担体が下方へ向くように配置され、 前記基板ウエーハの窪みには一方は液体成分、他方は固
    体成分でありしかも固体成分が液体成分内に溶解してこ
    のことにより混合体の硬化を生じる2つの金属成分から
    成る混合体が充填され、 下側基板として使用される基板ウエーハの上面には上側
    基板として少なくとも1つの個別デバイスが配置され、
    この個別デバイスは基板ウエーハの上面に当接する面に
    少なくとも1つの窪みを有し、この窪みは金属化面に達
    しその側壁に絶縁膜が設けられ、その窪みには一方は液
    体成分、他方は固体成分でありしかも固体成分が液体成
    分内に溶解してこのことにより混合体の硬化を生じる2
    つの金属成分から成る硬化される混合体が充填され、そ
    の窪みは前記基板ウエーハの上面の窪みに当接し、 2つの金属成分から成るまだ硬化していない混合体が硬
    化され、デバイスと基板ウエーハとの間に強固な結合部
    が形成され、 個別デバイス及び基板ウエーハから成りその個別デバイ
    スに関係するデバイスをそれぞれ含むデバイス積層体を
    個々に分離するために基板ウエーハを分割した後、担体
    が分離されることを特徴とする請求項1記載の方法。
  3. 【請求項3】 基板ウエーハの表面には担体を接着する
    前にデバイス毎に少なくとも1つの窪みが作られ、この
    窪みは金属化面に達しその側壁に絶縁膜が設けられ、こ
    の窪みには一方は液体成分、他方は固体成分でありしか
    も固体成分が液体成分内に溶解してこのことにより混合
    体の硬化を生じる2つの金属成分から成る混合体が充填
    され、この混合体が硬化され、 前記基板ウエーハを分割して担体を取除いた後に残され
    たデバイス積層体が上側基板として、下側基板として用
    意されている他の基板ウエーハ上に配置され、2つの金
    属成分から成り硬化された混合体を充填されたデバイス
    積層体の表面の窪みは、一方は液体成分、他方は固体成
    分でありしかも固体成分が液体成分内に溶解してこのこ
    とにより混合体の硬化を生じる2つの金属成分から成る
    硬化していない混合体を充填された他の基板ウエーハの
    上面の関係する窪みに当接し、 2つの金属成分から成る混合体が硬化することによって
    前記デバイス積層体は前記他の基板ウエーハに強固に結
    合され、前記他の基板ウエーハは面を増やされたデバイ
    ス積層体を個々に分離するために分割されることを特徴
    とする請求項2記載の方法。
  4. 【請求項4】 個別デバイスにはそれを個々に分離する
    前に、個々に分離する前のデバイスを含む他の基板ウエ
    ーハの表面にデバイス毎に少なくとも1つの窪みが作ら
    れ、その窪みは金属化面に達しその側壁に絶縁膜が設け
    られ、その窪みには一方は液体成分、他方は固体成分で
    ありしかも固体成分が液体成分内に溶解してこのことに
    より混合体の硬化を生じる2つの金属成分から成る混合
    体が充填されることによって、2つの金属成分から成る
    硬化した混合体を充填された窪みが設けられ、 2つの金属成分から成る混合体が硬化した後にデバイス
    が個々に分離されることを特徴とする請求項2又は3記
    載の方法。
  5. 【請求項5】 それぞれの基板の表面に窪みを作るため
    にホトラックマスクが作られ、 その窪みは異方性エッチングによって形成されることを
    特徴とする請求項1ないし4の1つに記載の方法。
  6. 【請求項6】 窪みには一方は液体成分、他方は固体成
    分でありしかも固体成分が液体成分内に溶解してこのこ
    とにより混合体の硬化を生じる2つの金属成分から成る
    混合体が充填され、この混合体は回路装置の動作温度に
    相当する温度で硬化し、その動作温度より上の融解温度
    を有することを特徴とする請求項1ないし5の1つに記
    載の方法。
  7. 【請求項7】 2つの金属成分から成る混合体は少なく
    とも液体GaとCu粉末又は液体GaとNi粉末を含む
    ことを特徴とする請求項6記載の方法。
  8. 【請求項8】 基板はマイクロエレクトロニクス回路及
    び/又はオプトエレクトロニクスデバイスを含む半導体
    基板であることを特徴とする請求項1ないし7の1つに
    記載の方法。
  9. 【請求項9】 下側基板の上面及び上側基板の下面には
    補助的な窪みが作られ、この窪みは半導体材料内へ達し
    その側壁に絶縁膜が設けられ、2つの金属成分から成る
    混合体が充填されることを特徴とする請求項1ないし8
    の1つに記載の方法。
  10. 【請求項10】 窪みの側壁に設けられる絶縁膜は、窪
    みと同一形状のSiO2 膜を窪みの全面に亘って堆積さ
    せ、そのSiO2 膜の異方性バックエッチを行うことに
    よって形成されることを特徴とする請求項1ないし9の
    1つに記載の方法。
  11. 【請求項11】 下側基板の上面及び上側基板の下面に
    は窪みを作る前にそれぞれその全面に亘ってポリイミド
    膜が設けられることを特徴とする請求項1ないし10の
    1つに記載の方法。
  12. 【請求項12】 ポリイミド膜の少なくとも1つには溝
    が設けられ、この溝に2つの金属成分から成る混合体が
    充填されることを特徴とする請求項11記載の方法。
  13. 【請求項13】 上側基板の下面における窪みの横断面
    積はポリイミド膜の領域において拡大されることを特徴
    とする請求項11又は12記載の方法。
  14. 【請求項14】 窪みの底部と窪みの側壁を覆う絶縁膜
    とに、2つの金属成分から成る混合体とのぬれを助成す
    る補助膜が堆積させられることを特徴とする請求項1な
    いし13の1つに記載の方法。
  15. 【請求項15】 補助膜はチタンから形成されることを
    特徴とする請求項14記載の方法。
  16. 【請求項16】 2つの金属成分から成る混合体は液体
    状態で窪み内へ注入され、過剰な液体材料は振り落とさ
    れることを特徴とする請求項1ないし15の1つに記載
    の方法。
  17. 【請求項17】 過剰な液体材料は回転運動によって又
    は交番磁界内に基板を置くことによって振り落とされる
    ことを特徴とする請求項16記載の方法。
  18. 【請求項18】 2つの金属成分から成る混合体を形成
    するために液体成分と粉末状成分とが混合され、粉末状
    成分の粉末粒子は酸化物、窒化物又は炭化物から成る多
    孔性膜を設けられることを特徴とする請求項1ないし1
    7の1つに記載の方法。
  19. 【請求項19】 2つの金属成分から成る混合体を形成
    するために液体成分と粉末状成分とが混合され、液体成
    分は硬化した混合体の可塑性を高めるために添加物を添
    加されることを特徴とする請求項1ないし18の1つに
    記載の方法。
  20. 【請求項20】 液体成分としてガリウムが使用され、
    添加物として硼素又はタングステンが使用されることを
    特徴とする請求項19記載の方法。
  21. 【請求項21】 2つの金属成分から成る混合体を形成
    するために固体成分は膜として窪みの表面上に設けら
    れ、その窪みはその後液体成分が充填され、それにより
    固体成分が溶解し、それによって混合体の硬化が窪み内
    で初めて起こることを特徴とする請求項1ないし17の
    1つに記載の方法。
  22. 【請求項22】 液体成分としてガリウムが使用され、
    固体成分としてアンチモン、クロム又はシリコンが使用
    されることを特徴とする請求項21記載の方法。
JP3543994A 1993-02-11 1994-02-07 三次元回路装置の製造方法 Pending JPH06260594A (ja)

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JP3543994A Pending JPH06260594A (ja) 1993-02-11 1994-02-07 三次元回路装置の製造方法

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US (1) US5419806A (ja)
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DE (1) DE59406156D1 (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4862710A (en) * 1987-03-14 1989-09-05 Kabushiki Kaisha Toshiba Washings weight detection and washing operation control system
US6525415B2 (en) 1999-12-28 2003-02-25 Fuji Xerox Co., Ltd. Three-dimensional semiconductor integrated circuit apparatus and manufacturing method therefor
JP2011159869A (ja) * 2010-02-02 2011-08-18 Nec Corp 半導体装置の積層構造体とその製造方法
JP2012084881A (ja) * 2010-10-14 2012-04-26 Soytec 接続構造体を実現するためのプロセス
JP2013058781A (ja) * 2005-08-11 2013-03-28 Ziptronix Inc 3dic方法および装置
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US11728313B2 (en) 2018-06-13 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Offset pads over TSV
US11804377B2 (en) 2018-04-05 2023-10-31 Adeia Semiconductor Bonding Technologies, Inc. Method for preparing a surface for direct-bonding
US11929347B2 (en) 2020-10-20 2024-03-12 Adeia Semiconductor Technologies Llc Mixed exposure for large die

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4400532C1 (de) * 1994-01-11 1995-03-23 Siemens Ag Verfahren zum Herstellen von Flüssigkontakten in Kontaktlöchern
US6528346B2 (en) 1994-01-20 2003-03-04 Fujitsu Limited Bump-forming method using two plates and electronic device
US6271110B1 (en) * 1994-01-20 2001-08-07 Fujitsu Limited Bump-forming method using two plates and electronic device
US5627106A (en) * 1994-05-06 1997-05-06 United Microelectronics Corporation Trench method for three dimensional chip connecting during IC fabrication
WO1996001497A1 (de) * 1994-07-05 1996-01-18 Siemens Aktiengesellschaft Verfahren zur herstellung einer dreidimensionalen schaltungsanordnung
JP3348528B2 (ja) * 1994-07-20 2002-11-20 富士通株式会社 半導体装置の製造方法と半導体装置及び電子回路装置の製造方法と電子回路装置
EP0714124B1 (de) 1994-11-17 2003-01-29 Infineon Technologies AG Verfahren zur Befestigung eines ersten Substrates auf einem zweiten Substrat und Verwendung des Verfahrens zur Herstellung einer dreidimensionalen Schaltungsanordnung
DE19543540C1 (de) 1995-11-22 1996-11-21 Siemens Ag Vertikal integriertes Halbleiterbauelement mit zwei miteinander verbundenen Substraten und Herstellungsverfahren dafür
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
US6222276B1 (en) 1998-04-07 2001-04-24 International Business Machines Corporation Through-chip conductors for low inductance chip-to-chip integration and off-chip connections
JP3532788B2 (ja) * 1999-04-13 2004-05-31 唯知 須賀 半導体装置及びその製造方法
US6344401B1 (en) * 2000-03-09 2002-02-05 Atmel Corporation Method of forming a stacked-die integrated circuit chip package on a water level
DE10037821A1 (de) * 2000-08-03 2002-02-21 Bosch Gmbh Robert Baugruppe, insbesondere Wafer-Baugruppe
DE10103868A1 (de) * 2001-01-30 2002-08-22 Bosch Gmbh Robert GMR-Struktur und Verfahren zu deren Herstellung
US6661085B2 (en) * 2002-02-06 2003-12-09 Intel Corporation Barrier structure against corrosion and contamination in three-dimensional (3-D) wafer-to-wafer vertical stack
US6887769B2 (en) * 2002-02-06 2005-05-03 Intel Corporation Dielectric recess for wafer-to-wafer and die-to-die metal bonding and method of fabricating the same
US6975016B2 (en) 2002-02-06 2005-12-13 Intel Corporation Wafer bonding using a flexible bladder press and thinned wafers for three-dimensional (3D) wafer-to-wafer vertical stack integration, and application thereof
US6762076B2 (en) * 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US6740544B2 (en) * 2002-05-14 2004-05-25 Freescale Semiconductor, Inc. Solder compositions for attaching a die to a substrate
US7354798B2 (en) * 2002-12-20 2008-04-08 International Business Machines Corporation Three-dimensional device fabrication method
US20050161814A1 (en) * 2002-12-27 2005-07-28 Fujitsu Limited Method for forming bumps, semiconductor device and method for manufacturing same, substrate processing apparatus, and semiconductor manufacturing apparatus
US6962835B2 (en) 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
WO2005007819A2 (en) * 2003-07-09 2005-01-27 Wisconsin Alumni Research Foundation Charge-dynamic polymers and delivery of anionic compounds
US7397968B2 (en) * 2003-10-29 2008-07-08 Hewlett-Packard Development Company, L.P. System and method for tone composition
US7087538B2 (en) * 2004-08-16 2006-08-08 Intel Corporation Method to fill the gap between coupled wafers
TWI293499B (en) 2006-01-25 2008-02-11 Advanced Semiconductor Eng Three dimensional package and method of making the same
TWI287273B (en) * 2006-01-25 2007-09-21 Advanced Semiconductor Eng Three dimensional package and method of making the same
JP5272361B2 (ja) * 2006-10-20 2013-08-28 豊田合成株式会社 スパッタ成膜装置およびスパッタ成膜装置用のバッキングプレート
US8834918B2 (en) * 2007-01-22 2014-09-16 Wisconsin Alumni Research Foundation Modified multilayered film
FR2913145B1 (fr) 2007-02-22 2009-05-15 Stmicroelectronics Crolles Sas Assemblage de deux parties de circuit electronique integre
KR100884986B1 (ko) * 2007-07-26 2009-02-23 주식회사 동부하이텍 반도체 소자와 그의 제조방법
WO2009049092A1 (en) * 2007-10-09 2009-04-16 Wisconsin Alumni Research Foundation Covalent assembly of ultrathin polymeric films
US20090178273A1 (en) * 2008-01-15 2009-07-16 Endicott Interconnect Technologies, Inc. Method of making circuitized assembly including a plurality of circuitized substrates
US9070851B2 (en) 2010-09-24 2015-06-30 Seoul Semiconductor Co., Ltd. Wafer-level light emitting diode package and method of fabricating the same
JP5763775B2 (ja) 2010-11-02 2015-08-12 エンパイア テクノロジー ディベロップメント エルエルシー 絶縁されたスルーシリコンバイアを備えた半導体構造
FR2983845A1 (fr) * 2012-05-25 2013-06-14 Commissariat Energie Atomique Procede de realisation d'une microstructure comportant deux substrats relies mecaniquement
US9257399B2 (en) 2013-10-17 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3D integrated circuit and methods of forming the same
US9682533B1 (en) * 2014-09-09 2017-06-20 Hrl Laboratories, Llc Methods to form electrical-mechanical connections between two surfaces, and systems and compositions suitable for such methods
CN104979226B (zh) * 2015-06-24 2018-09-07 武汉新芯集成电路制造有限公司 一种铜的混合键合方法
CN205944139U (zh) 2016-03-30 2017-02-08 首尔伟傲世有限公司 紫外线发光二极管封装件以及包含此的发光二极管模块
US20210319098A1 (en) * 2018-12-31 2021-10-14 Intel Corporation Securing systems employing artificial intelligence
KR20210021626A (ko) * 2019-08-19 2021-03-02 삼성전자주식회사 반도체 장치
US20220097138A1 (en) * 2020-09-28 2022-03-31 The Research Foundation For The State University Of New York Liquid metal-based powder materials including oxide, composites including same, and methods of forming same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE82790C (ja) *
DE2902002A1 (de) * 1979-01-19 1980-07-31 Gerhard Krause Dreidimensional integrierte elektronische schaltungen
US4487638A (en) * 1982-11-24 1984-12-11 Burroughs Corporation Semiconductor die-attach technique and composition therefor
US4893174A (en) * 1985-07-08 1990-01-09 Hitachi, Ltd. High density integration of semiconductor circuit
KR900008647B1 (ko) * 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
US4897708A (en) * 1986-07-17 1990-01-30 Laser Dynamics, Inc. Semiconductor wafer array
JPH0344067A (ja) * 1989-07-11 1991-02-25 Nec Corp 半導体基板の積層方法
US5056216A (en) * 1990-01-26 1991-10-15 Sri International Method of forming a plurality of solder connections
US5192835A (en) * 1990-10-09 1993-03-09 Eastman Kodak Company Bonding of solid state device to terminal board
US5170930A (en) * 1991-11-14 1992-12-15 Microelectronics And Computer Technology Corporation Liquid metal paste for thermal and electrical connections
JPH05206301A (ja) * 1991-11-19 1993-08-13 Nec Corp 金属の埋め込み構造およびその製造方法

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4862710A (en) * 1987-03-14 1989-09-05 Kabushiki Kaisha Toshiba Washings weight detection and washing operation control system
US6525415B2 (en) 1999-12-28 2003-02-25 Fuji Xerox Co., Ltd. Three-dimensional semiconductor integrated circuit apparatus and manufacturing method therefor
US11011418B2 (en) 2005-08-11 2021-05-18 Invensas Bonding Technologies, Inc. 3D IC method and device
US11515202B2 (en) 2005-08-11 2022-11-29 Adeia Semiconductor Bonding Technologies Inc. 3D IC method and device
JP2013058781A (ja) * 2005-08-11 2013-03-28 Ziptronix Inc 3dic方法および装置
US8709938B2 (en) 2005-08-11 2014-04-29 Ziptronix, Inc. 3D IC method and device
US9171756B2 (en) 2005-08-11 2015-10-27 Ziptronix, Inc. 3D IC method and device
US9716033B2 (en) 2005-08-11 2017-07-25 Ziptronix, Inc. 3D IC method and device
US11289372B2 (en) 2005-08-11 2022-03-29 Invensas Bonding Technologies, Inc. 3D IC method and device
US10147641B2 (en) 2005-08-11 2018-12-04 Invensas Bonding Technologies, Inc. 3D IC method and device
JP2011159869A (ja) * 2010-02-02 2011-08-18 Nec Corp 半導体装置の積層構造体とその製造方法
US9224704B2 (en) 2010-10-14 2015-12-29 Soitec Process for realizing a connecting structure
JP2012084881A (ja) * 2010-10-14 2012-04-26 Soytec 接続構造体を実現するためのプロセス
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US11830838B2 (en) 2015-08-25 2023-11-28 Adeia Semiconductor Bonding Technologies Inc. Conductive barrier direct hybrid bonding
US10262963B2 (en) 2015-08-25 2019-04-16 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US11264345B2 (en) 2015-08-25 2022-03-01 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US11552041B2 (en) 2017-09-24 2023-01-10 Adeia Semiconductor Bonding Technologies Inc. Chemical mechanical polishing for hybrid bonding
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11804377B2 (en) 2018-04-05 2023-10-31 Adeia Semiconductor Bonding Technologies, Inc. Method for preparing a surface for direct-bonding
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US11728313B2 (en) 2018-06-13 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Offset pads over TSV
US11749645B2 (en) 2018-06-13 2023-09-05 Adeia Semiconductor Bonding Technologies Inc. TSV as pad
US11955445B2 (en) 2018-06-13 2024-04-09 Adeia Semiconductor Bonding Technologies Inc. Metal pads over TSV
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
US11756880B2 (en) 2018-10-22 2023-09-12 Adeia Semiconductor Bonding Technologies Inc. Interconnect structures
US11929347B2 (en) 2020-10-20 2024-03-12 Adeia Semiconductor Technologies Llc Mixed exposure for large die

Also Published As

Publication number Publication date
DE59406156D1 (de) 1998-07-16
EP0610709A1 (de) 1994-08-17
EP0610709B1 (de) 1998-06-10
US5419806A (en) 1995-05-30

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