KR20080018809A - 반도체 디바이스의 제조 방법 - Google Patents

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요시히로 나카타
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Abstract

본 발명은 저(低)유전율 재료로 이루어지는 층간 절연막을 갖는 반도체 디바이스의 제조 방법에 관한 것으로서, 저유전율 재료로 이루어지는 층간 절연막의 특성을 개선함으로써, 층간 절연막 중에 형성되는 배선의 신호 전달 속도의 지연 특성이나 누설 전류 특성을 향상시킨 반도체 디바이스를 제조하는 것을 목적으로 한다. 반도체 기판 위에 제 1 절연막을 퇴적하는 공정과, 제 1 절연막의 일부를 에칭하는 공정과, 제 1 절연막에 UV 조사(照射)를 행하는 공정을 갖는 반도체 장치의 제조 방법을 제공한다.
반도체 기판 , 소자 분리 산화막, MOS 트랜지스터, 콘택트 플러그

Description

반도체 디바이스의 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은, 넓게는 반도체 디바이스의 제조 방법에 관한 것이며, 특히 다층 배선을 갖는 반도체 디바이스에 사용되는 저(低)유전율 층간막의 형성 방법에 관한 것이다.
반도체 디바이스의 다층 배선에 있어서의 신호의 전파 속도는, 배선 저항과 배선간의 기생(寄生) 용량에 의해 결정된다. 최근, 반도체 디바이스의 고(高)집적화에 의해 배선간격이 좁아져, 배선간의 기생 용량이 증대하고 있다. 이와 같은 상황에 있어서, 배선 지연을 회피하여 전파 속도를 향상시키기 위해서, Al 보다도 저항이 작은 Cu를 배선 재료로서 사용한 디바이스가 실용화되고 있다.
또한, 층간 절연층으로서, SiO2에 비하여 유전율이 낮은 재료(저유전율재)를 사용해서 저배선 용량화한 반도체 디바이스의 실용화도 진행되고 있다. SiO2의 비유전율은 4.0∼4.5 정도이며, SiO2보다도 유전율이 작은 것이 일반적으로 저유전율재라고 불리고 있다. 저유전율재를 층간 절연막으로서 사용하기 위해서는, 배선간 누설 전류를 낮게 억제시키는 것, 기계적 강도를 일정 이상으로 유지하는 것 등도 요구된다.
저유전율재로서는, 스핀온(spin-on) 프로세스에 의해 성막(成膜)하는 유기계의 폴리아릴렌막이나 폴리아릴에테르막, 무기계의 수소실세스퀴옥산막(HSQ), 메틸실세스퀴옥산막(MSQ) 또는 HSQ와 MSQ의 혼합 재료, 또는 오르가노실록산계 재료를 사용해서 화학 기상(氣相) 성장법(Chemical Vapor Deposition, 이하 CVD법이라고 함)에 의해 형성되는 실리콘옥시카바이드막(SiOC)과 같은 것이 알려져 있다. 또한, 절연 물질 중에 빈 구멍을 형성함으로써 유전율을 저하시킨 포러스 실리카막 등도 있다.
도 1 및 도 2는 저유전율 층간막과 Cu 배선을 사용한 반도체 디바이스의 일반적인 제조 공정을 나타낸 단면도이다.
도 1의 (a)에 나타낸 바와 같이, 반도체 기판(1)의 표면에, Shallow Trench Isolation(이하, STI법이라고 함)에 의해 소자 분리 산화막(2)이 형성된다. 소자 분리 산화막(2)에 의해 획정된 활성 영역 내에, MOS 트랜지스터(3)가 형성된다. MOS 트랜지스터(3)를 덮도록, 예를 들면, CVD법을 사용하여, 인규산 유리(Phospho-Silicate Glass, 이하 PSG라고 함)로 이루어지는 두께 1.5㎛의 제 1 층간 절연막(4)이 퇴적된다. 제 1 층간 절연막(4)의 표면은 화학 기계 연마(Chemical Mechanical Polishing, 이하 CMP라고 함)에 의해 평탄화된다.
도 1의 (b)에 나타낸 바와 같이, 제 1 층간 절연막(4)을 관통하는 콘택트 홀을 형성하고, 그 콘택트 홀 내에, 예를 들면, TiN막(5a) 및 W막(5b)으로 이루어지는 콘택트 플러그(5)를 형성한다.
도 1의 (c)에 나타낸 바와 같이, 제 1 층간 절연막(4) 위에, 예를 들면, Si02막으로 이루어지는 에칭 스톱퍼막(6)을 퇴적하고, 이어서 제 1 저유전율 층간막(7)을 퇴적한다. 제 1 저유전율 층간막(7) 위에, 예를 들면, Si02막으로 이루어지는 CMP 희생막(8)을 퇴적한 후, CMP 희생막(8), 제 1 저유전율 층간막(7), 및 에칭 스톱퍼막(6)을 에칭함으로써 배선 홈이 형성되고, 배선 홈의 저면(底面)에는 콘택트 플러그(5)의 상면(上面)이 노출된다.
도 1의 (d)에 나타낸 바와 같이, CMP 희생막(8)의 표면 및 배선 홈의 내벽면에, 예를 들면, Ta막으로 이루어지는 Cu 확산 방지막(9a)을 형성하고, 그 위에 Cu막(9c)을 퇴적시킨다.
도 2의 (a)에 나타낸 바와 같이, CMP에 의해 제 1 저유전율 층간막(7)의 상면에 퇴적되어 있는 Cu막(9c) 및 확산 방지막(9a)을 제거한다. 예를 들면, SiC막으로 이루어지는 Cu의 확산 방지 캡막(10)을 성막한다.
도 2의 (b)에 나타낸 바와 같이, 제 2 저유전율 층간막(7-2) 및 제 3 저유전율 층간막(7-3)에 배선 홈, 콘택트 홀을 형성한다.
도 2의 (c)에 나타낸 바와 같이, 배선 홈, 콘택트 홀 내에, 제 2 배선층이 형성된다. 콘택트 홀과 배선 홈을 일괄 CMP 공정으로 매립하는, 소위 듀얼대머신(Dual Damascene)법이 사용되는 경우도 있다.
이와 같은, 대머신법에 의한 배선층의 매립 형성이나, 저유전율 층간막에 대한 공지 문헌으로서 이하와 같은 것이 알려져 있다.
[특허문헌 1] 일본국 특허공개 2000-68274호 공보
[특허문헌 2] 일본국 특허공개 2000-174019호 공보
[특허문헌 3] 일본국 특허공개 2004-193453호 공보
[비특허문헌 1] Removal of Plasma-Modified Low-k Layer Using Dilute HF : Influence of Concentration(Electrochemical and Solid-State Letters, 8(7) F21-F24(2005)) 예를 들면, 비특허문헌 1에는, 저유전율막은 성막 후에 플라스마에 노출되면, 표면에 대미지(damage)층이 형성되는 것이 개시되어 있다.
이후, 반도체 디바이스의 배선간격은 더 축소화되어, 신호의 전파 지연이 반도체 디바이스의 성능을 지배하는 큰 요소가 되는 것이 예상된다. 이와 같은 상황에 있어서, 층간 절연막에 사용되는 저유전율재에는, 안정되고 낮은 유전율이 얻어지는 것, 양호한 배선간 누설 특성이 얻어지는 것 등이 요구된다.
본 발명은 저유전율 층간막을 갖는 배선의 제조 프로세스를 개선하고, 배선 지연을 억제한 반도체 디바이스를 제조하는 것을 목적으로 한다.
반도체 기판 위에 형성한 제 1 절연막의 일부를 에칭 제거하고, 그 후, 제 1 절연막에 UV 조사를 행하는 공정을 갖는 반도체 디바이스의 제조 방법을 제안한다.
저유전율 층간막의 유전율을 낮게 억제하여, 배선 지연이 적은 반도체 디바이스를 제조할 수 있다. 또한, 저유전율 층간막을 통해서 배선간에 생기는 누설 전류를 억제한 반도체 디바이스를 제조할 수 있다.
우선, 본 발명자는 저유전율 층간막을 형성한 후, 배선 홈 또는 콘택트 홀 형성을 위한 에칭 공정을 거침으로써, 저유전율 층간막의 유전율이 어떻게 변화될지를 조사했다.
도 3은 저유전율 층간막의 유전율을 측정하기 위해서 작성한 샘플 구조를 나 타낸 단면도이다. 도 3의 샘플 (A)는, 저유전율막을 퇴적한 상태, 즉 에칭 공정을 거치지 않은 저유전율막이 갖는 유전율을 측정하기 위한 샘플이다.
불순물을 도핑한 저(低)저항 실리콘 기판(ss) 위에, 저유전율막(lk)으로서, MSQ/HSQ 혼합 하이브리드형 포러스 실리카막을 퇴적했다. MSQ/HSQ 혼합 하이브리드형 포러스 실리카막의 성막은, 스핀온 프로세스법을 사용하여, 저저항 실리콘 기판(ss) 전면(全面)에 촉매 화성 공업제(製) NCS(등록 상표)를 도포하고, 그 후 250℃에서 1분간 베이킹 처리를 행하고, 다시 확산로(擴散爐)에서 질소 분위기에서 400℃, 30분의 가열 처리를 행했다.
다음으로, 저유전율막(lk) 위에 Au 상부(上部) 전극(ue)을 형성했다. Au 상부 전극(ue)은 원 형상의 개구부를 갖는 메탈 마스크를 저유전율막(lk) 표면에 배치하고, 증착(蒸着)에 의해 Au를 100㎚ 성막함으로써 형성했다. Au 상부 전극(ue)의 직경은 1㎜로 했다. 이와 같이 하여 작성한 샘플 (A)에 대해서, LCR 미터를 사용한 용량 측정에 의해, 저유전율막의 비유전율을 산출했다. 측정 결과, 저유전율막의 비유전율은 약 2.3이었다.
다음으로, 에칭 공정에 의한 저유전율막(lk)의 특성 변화를 조사하기 위해서, 샘플 (B)를 작성했다. 샘플 (B)의 작성 공정은 다음과 같다. 우선, 샘플 (A)와 동일한 조건에 의해, 저저항 실리콘 기판(ss) 위에 저유전율막(lk)을 1OO㎚ 성막한 후, 저유전율막(lk)의 전면을 50㎚ 에칭 제거했다. 에칭에는 CF4가스를 사용한 반응성 이온 에칭(이하, RIE법이라고 함)을 행하여, RF 파워는 25OW, 압력은 20Torr로 했다. 그 후, 저유전율막(lk) 위에 Au 상부 전극(ue)을 형성했다.
이와 같이 하여 작성한 샘플 (B)에 대해서, 저유전율막(lk)의 비유전율을 측정한 바, 비유전율은 3.0이 되어, 에칭 공정을 거치지 않은 샘플 (A)에 비해서 높은 값을 나타냈다. 저유전율막(lk)을 형성한 후, 에칭 공정에 의해 유전율이 상승하는 것은 반도체 디바이스의 고속 동작을 저해하는 심각한 문제이다.
본 발명자는 이 문제를 해결하기 위해, 다음 실험으로서 도 3의 샘플 (C)를 작성했다. 샘플 (C)의 작성 공정을 이하에 나타낸다. 저저항 실리콘 기판(ss) 위에 저유전율막(lk)을 100㎚ 퇴적시킨 후, 저유전율막(lk)을 50㎚ 에칭 제거했다. 그 후, 저유전율막(lk)에 대해서 UV 조사를 행했다. UV의 광원으로서는 고압 수은 램프를 사용하여, He가스 분위기에서 챔버 내 압력을 10Torr로 하고, UV 조사 강도를 350㎽/㎠, 기판 히터 온도 230℃에서 10분간 조사를 행했다. 다음으로, 저유전율막(lk) 위에 Au 상부 전극(ue)을 형성했다. 고압 수은 램프로부터 조사되는 UV는 150∼400㎚의 광대역의 파장을 갖는다.
이와 같이 하여 작성한 샘플 (C)에 대해서, 저유전율막(lk)의 비유전율을 측정한 바, 비유전율은 2.5였다. 샘플 (B)의 비유전율 3.0에 비하면, 작아져 있는 것을 알 수 있다. 도 4는 샘플 (A), (B), (C)의 비유전율 측정 결과를 비교하는 그래프이다. 세로 축이 비유전율을 나타낸다.
에칭 공정을 거쳐, 유전율이 상승한 저유전율막에 대해서, UV 조사를 실시함으로써 유전율이 다시 저하한다는 실험 결과는, 본 발명자에 의해 처음으로 확인된 것으로, 저유전율 층간막을 적용한 반도체 디바이스의 제조에 관하여, 대단히 유용 한 지견(知見)이다.
다음으로, 샘플 (A), (B), (C)의 누설 전류 특성, 즉 저저항 실리콘 기판(ss)과 Au 상부 전극(ue) 사이에 인가되는 전압에 대해서, 저유전율을 누설해서 흐르는 전류값을 측정했다. 도 5는 샘플 (A), (B), (C)의 I-V 특성을 나타낸 그래프이다. 가로 축은 전계(MV/㎝), 세로 축은 전류 밀도(A/㎠)를 나타낸다. 샘플 (A)에서는, 전계가 0.4(MV/㎝) 시에, 4.10E-10(mA/㎠)의 누설 전류가 발생했다. 한편, 샘플 (B)에 대해서는, O.4(MV/㎝) 시에 1.46E-9(mA/㎠)까지 누설 전류가 증가하는 것을 알 수 있었다. 이것은 저유전율막(lk)의 에칭 공정에 있어서, 저유전율막(lk)에 어떤 대미지가 부여된 것에 기인하는 것으로 생각된다.
이것에 대해서 샘플 (C)에서는, 0.4(MV/㎝) 시에서, 3.85E-11(mA/㎠)까지 누설 전류가 감소하는 것이 확인되었다. 이것은 샘플 (A)와 거의 같은 값이다. 이 결과도 역시, 본 발명자에 의해 처음으로 확인된 것이며, 저유전율막의 UV 조사가 높은 유용성을 갖는 것을 나타내는 것이다.
상기 실험에 대한 고찰 및, 본 발명자가 더 행한 실험 내용 및 결과를 이하에 나타낸다.
에칭 공정에 의해 저유전율막에 생기는 대미지층이 구체적으로 어떤 구조일지 상세한 것은 밝혀져 있지 않다. 일반적으로 저유전율재는 발수성(撥水性)을 갖는 것이 바람직하다고 생각된다. 그것은 물의 비유전율은 88로 높아, 저유전율막이 수분을 흡수하면 막의 유전율이 상승하게 되기 때문이다. 흡습(吸濕)에 의한 저유전율막의 유전율 상승을 억제하기 위해서, 예를 들면, 상기 실험에서 사용한 MSQ/HSQ 혼합 하이브리드형 포러스 실리카막은, 그 표면이 소수성(疏水性)인 Si-H, Si-CH3 등으로 종단(終端)하도록 처리되어 있다.
그러나, 에칭을 행한 저유전율막에는, 표면에 어떤 대미지층이 생기고 있다고 생각된다. 예를 들면, MSQ/HSQ 혼합 하이브리드형 포러스 실리카막의 표면에서, 본래의 화학 결합이 파괴되어, 친수성(親水性)의 Si-OH기가 형성되어 있을 가능성이 있다. 그렇게 하면, 막 표면에는 대기 중의 수분이 흡착되어, 그 결과로서 유전율이 상승한다.
이것에 대해서, 에칭 대미지층에 UV 조사를 행하면, 표면의 Si-OH기가 제거되어, 저유전율막 표면의 흡수성이 억제된다고 예측된다. 상기 고찰을 검증하기 위해서, 본 발명자는 이하의 실험을 행했다.
도 6은 샘플 (A), (B), (C)의 저유전율막의 굴절률을 나타낸 그래프이다. 세로 축이 저유전율막의 굴절률을 나타낸다. 샘플 (A)는 굴절률 1.275를 나타냈지만, 샘플 (B)는 굴절률 1.33까지 상승했다. 이것에 대해서, 샘플 (C)는 굴절률 1.26까지 감소했다.
샘플 (B)의 굴절률이 상승하고 있는 것은, 에칭 대미지층의 흡습이 한가지 원인으로서 생각된다. 한편, 샘플 (C)에서 굴절률이 1.26까지 회복한 것은, UV 조사에 의해 에칭 대미지층이 회복되어, 막 본래의 소수성 표면이 재형성되어서, 흡습성이 억제되었다고 생각된다.
도 7은 샘플 (A), (B), (C)로부터의 탈(脫)가스 분석의 결과를 나타낸 도면이다. 탈가스 분석은 승온(昇溫) 탈리(脫離) 가스 분석(Thermal Desorption Spectroscopy, 이하 TDS라고 함) 장치를 사용해서, 샘플 (A), (B), (C)를 진공 중에서 적외선으로 가열하고, 방출되는 가스를 사중극형(四重極型) 질량 분석계로 측정했다. 가로 축은 기판의 가열 온도(℃)이며, 세로 축은 분자량이 18인 가스의 질량(Mass)을 나타낸다. 샘플 (B)의 측정에서는, 가열 온도 약 280℃와 420℃에서, 분자량 18인 가스의 피크가 확인되었다. 이것은 물(H2O)의 방출이라고 예측된다. 이 실험 결과로부터, 샘플 (B)는 샘플 (A)에 비하여, 저유전율막(lk)이 수분을 많이 흡수하고 있다고 할 수 있다. 또한, 에칭 후에 UV 조사를 행한 샘플 (C)에서는, 저유전율막(lk)의 흡습성이 억제되어, 특성의 개선에 관련된 것으로 고찰된다.
다음으로, UV 조사를 행할 때의 상세한 조건에 대해서 설명한다. 샘플 (C)의 작성에 관한 기재에 있어서, 저유전율막(lk)의 UV 조사 조건으로서, 기판 온도나 분위기 가스 등에 대해서 기재했지만, 이들 조건도 본 발명자가 실험을 거듭한 결과, 본 발명의 효과를 얻기 위해서 적절하고, 또한 실제 디바이스의 제조 공정에 적용할 수 있는 UV 조사 조건을 발견한 것이다. 이하에 각 파라미터의 의의에 대해서 설명한다.
(a) UV 조사 시의 기판 온도
다층 배선의 제조 공정에 있어서는, 도 2의 (b)에 나타낸 바와 같이, 제 1 배선층(9)을 형성한 후, 전면에 제 2 저유전율 층간막(7-2), 제 3 저유전율 층간막(7-3)을 형성하고, 그 제 2, 제 3 저유전율 층간막에 배선 홈과 콘택트 홀을 개구한다. 여기서, 콘택트 홀 저부(底部)에는, 하지(下地)의 제 1 배선층(9)이 노출된 상태가 된다. 이 상태에서 UV 조사를 행하면, 반도체 기판 온도가 일정 온도 이상에서는, 제 1 배선층(9)의 Cu 표면에 거칠기가 생기는 것을 알았다.
그래서, 본 발명자는 UV 조사 시의 반도체 기판 온도를 제어하여, 25∼300℃에서 UV 조사를 행하면, Cu 표면의 거칠기를 방지하면서 에칭 대미지를 회복시킬 수 있는 것을 확인했다.
(b) UV 조사의 분위기 가스
다층 배선의 제조 공정에 있어서, 저유전율 층간막에 콘택트 홀을 형성하고, 하지의 Cu 배선 표면이 노출된 상태에서, 대기 중에서 UV 조사를 행하면, 하지 Cu 배선 표면의 산화가 발생한다. 본 발명자는 Cu 배선의 산화를 방지하기 위해서, 감압(減壓) 조건 하에서 UV 조사를 행했다. 구체적으로는 산소가 50ppm 이하의 조건에서 행하는 것이 바람직하다. 이것에 의해, UV 조사 공정에서, Cu 배선을 산화시키지 않고, 저유전율 층간막의 에칭 대미지를 회복시킬 수 있었다.
또한, 하지 Cu 배선 표면의 산화, Cu 표면의 거칠기를 방지하기 위해서, He, Ar, N2 등의 불활성 가스 분위기에서 UV 조사를 행하는 것이 바람직하다. Cu 배선의 발포(blowing-up)를 방지하기 위해서는, 반도체 기판의 온도 상승을 억제할 필요가 있으며, 특히 He 가스는 열전도성이 좋아, 반도체 기판의 냉각 효과가 높기 때문이다. He 분위기 가스를 사용했을 경우, 기판 온도 25℃∼30O℃, 압력 50OmTorr∼50Torr에서 UV 조사를 행하는 것이 바람직하다. UV 조사의 분위기는, He, Ar, N2의 혼합 가스라도 좋다.
(c) UV 조사의 처리 시간
에칭 공정에 의해 저유전율막에 생긴 대미지층의 회복 정도가, UV의 조사 시간에 따라 어떻게 다른지를 조사하기 위해서, 샘플 (D)를 작성했다. 샘플 (D)는 도 3의 샘플 (C)와 같은 조건에서 작성하고, UV의 조사 시간에 대해서는 샘플 (C)가 10분인 것에 대해서, 15분간의 UV 조사를 행했다. 도 8은 샘플 (A), (B), (C), (D)의 비유전율의 비교 결과를 나타낸 도면이다. 샘플 (C)의 비유전율은 2.5인 것에 대해서, 샘플 (D)의 비유전율은 2.3까지 회복했다. 이 비유전율 값은 샘플 (A)의 값과 거의 같다. 이 점으로부터, 저유전율막의 유전율은 UV 조사에 의해 에칭 공정을 행하기 전의 상태까지 회복시킬 수 있는 것이 확인되었다.
이하에, 본 발명을 적용한 반도체 디바이스의 제조 공정을 실시예로서 기재한다.
[제 1 실시예]
도 9 및 도 10은 본 발명을 적용한 반도체 디바이스의 제조 공정의 제 1 실시예를 나타낸 단면도이다. 도 9의 (a)에 나타낸 바와 같이, 반도체 기판(11) 표면에 STI법에 의해 소자 분리 산화막(12)이 형성된다. 소자 분리 산화막(12)에 의해 획정된 활성 영역 내에, MOS 트랜지스터(13)가 형성된다. MOS 트랜지스터(13) 는 소스 전극, 드레인 전극, 게이트 전극을 포함하여 구성된다. 게이트 길이는, 예를 들면, 약 65㎚이며, 게이트 절연막 두께는, 예를 들면, 2㎚이다. 또한, MOS 트랜지스터(13)의 고속 동작을 위해서, 소스 전극, 드레인 전극, 게이트 전극의 표면에는 Co 실리사이드나 Ni 실리사이드 등의 저저항 금속 실리사이드층을 형성해도 좋다. MOS 트랜지스터(13)를 덮도록, 예를 들면, CVD법을 사용해서 PSG로 이루어지는 두께 1.5㎛의 제 1 층간 절연막(14)을 퇴적하고, CMP에 의해 표면을 평탄화한다.
도 9의 (b)에 나타낸 바와 같이, 제 1 층간 절연막(14)에는, 예를 들면, TiN막(15a) 및 W막(15b)으로 이루어지는 콘택트 플러그(15)가 형성된다. 구체적으로는, 제 1 층간 절연막(14)을 에칭하는 것에 의해 형성된 콘택트 홀 내벽면을 덮도록 TiN막(15a)을 퇴적하고, 그 위에 W막(15b)을 퇴적해서 콘택트 홀 내를 매립하고, 그 후 CMP에 의해 제 1 층간 절연막(14) 위에 퇴적하고 있는 TiN막(15a) 및 W막(15b)을 제거한다.
도 9의 (c)에 나타낸 바와 같이, 예를 들면, CVD법을 사용하여, 테트라메틸실란 가스를 1000sccm, CO2를 2500sccm 공급하고, 고주파 파워 500W, 저주파 파워 400W, 압력 2.3Torr에서, SiC로 이루어지는 에칭 스톱퍼막(16)을 50㎚ 성막한다. 에칭 스톱퍼막으로서는, SiC 외에, SiO2, SiN막 등이 적용 가능하다. 이어서, 제 1 저유전율 층간막(17)으로서 MSQ/HSQ 혼합의 하이브리드형 포러스 실리카막(촉매 화성 공업제 NCS)을, 스핀온 프로세스에 의해, 에칭 스톱퍼막(16) 위의 전면에 250㎚ 퇴적한다. 제 1 저유전율막(17)을 퇴적 후, 250℃에서 1분간 베이킹 처리를 행하고, 이어서 질소 분위기 중에서 기판 온도를 400℃로 하여, 30분간의 열처리를 행한다. 이어서, 제 1 저유전율 층간막(17) 위에, 예를 들면, SiO2막으로 이루어지는 CMP 희생막(18)을 30㎚ 퇴적한다. CMP 희생막(18)으로서는 SiO2막 외에, SiN막, SiC막 등이 적용 가능하다.
도 9의 (d)에 나타낸 바와 같이, CMP 희생막(18) 위에 포토레지스트막(R1)을 도포한 후, 포토리소그래피 공정에 의해 포토레지스트막(R1)을 배선 홈 패턴으로 패터닝한다. 패터닝된 포토레지스트막(R1)을 마스크로 하여, CMP 희생막(18), 제 1 저유전율 층간막(17)을 에칭해서 배선 홈을 형성한다. 에칭은, 예를 들면, 에칭 가스에 CF4를 사용한 RIE법에 의해 행한다. RF 파워는 250W, 챔버 내 압력은 20mTorr로 했다. 다음으로, 에칭 스톱퍼막(16)을, 에칭 가스에 예를 들면, CH2F2를 사용해서, RF 파워 100W, 압력 20mTorr에서 에칭한다. 그 후, 포토레지스트막(R1)은 애싱(ashing)에 의해 제거한다. 그 후, 약액(藥液)에 의한 후 처리 및 수세(水洗)를 행하여, 잔사(殘渣) 등을 제거한다.
도 10의 (a)에 있어서, 제 1 저유전율 층간막(17)에 형성된 배선 홈에 진공 챔버 내에서 UV 조사를 행한다. 여기서는 He 가스 분위기 중에서 챔버 내 압력 10Torr로 하고, UV 강도 350㎽/㎠, 기판 히터 온도 230℃에서 10분간 조사를 행했다.
도 10의 (b)에 나타낸 바와 같이, 배선 홈의 내벽 및 CMP 희생막(18)의 표면 을 덮도록, 예를 들면, Ta막으로 이루어지는 Cu 확산 방지막(19a)을, 예를 들면, 스퍼터링법에 의해 30㎚ 성막한다. Cu 확산 방지막(19a)을 성막하는 전(前) 처리로서, 기판 온도 200℃, 1.5Torr, H2 분위기 중에서 1 내지 2분 유지하는 처리를 행해도 좋다. 다음으로, 예를 들면, 두께 30㎚의 Cu 시드층(19b)을 스퍼터링법에 의해 성막하고, Cu 시드층(19b) 위에 예를 들면, 두께 500㎚의 Cu 배선층(19c)을 도금법으로 형성한다.
도 10의 (c)에 나타낸 바와 같이, CMP에 의해 CMP 희생막(18) 위에 퇴적되어 있는 Cu 배선층(19c), Cu 시드층(19b), 및 Cu 확산 방지막(19a)을 제거하여, 제 1 저유전율 층간막(17) 중에 제 1 배선층(19)을 형성한다. 그 후, 제 1 배선층(19)의 상면(上面) 및 CMP 희생막(18)의 상면을 덮도록, 예를 들면, SiC로 이루어지는 Cu의 확산 방지 캡막(20)을 50㎚ 성막한다. Cu의 확산 방지 캡막으로서는, SiC 외에, SiN막 등이 적용 가능하다.
도 9 및 도 10에서 나타낸 공정에 의해, 제 1 저유전율 층간막(17)은, 에칭 공정 후의 UV 조사에 의해, 에칭 대미지층이 회복되어, 유전율의 상승이 억제된다. 또한, 배선 사이에서의 누설 전류를 억제할 수 있다.
저유전율막으로서는 폴리아릴렌막, 폴리아릴에테르막, 수소실세스퀴옥산막, 메틸실세스퀴옥산막, 실리콘 옥시카바이드막이나, 이들의 적층막 등을 적용해도 좋다.
[제 2 실시예]
제 1 실시예는, 제 1 층째의 배선층 형성 공정에 본 발명을 적용한 경우에 대해서 설명했다. 제 2 실시예에서는, 제 1 실시예에 나타낸 공정에 이어서, 제 2 층째의 배선층을 형성하는 경우에 대해서 설명한다.
도 11 내지 도 13은 본 발명을 적용한 반도체 디바이스의 제조 공정의 제 2 실시예를 나타낸 단면도이다.
도 11의 (a)에 나타낸 바와 같이, Cu의 확산 방지 캡막(20) 위에, 제 2 저유전율 층간막(21)으로서 MSQ/HSQ 혼합 하이브리드형 포러스 실리카막을 250㎚ 성막한다. 제 2 저유전율 층간막(21)의 성막은, 제 1 저유전율 층간막(17)과 같은 조건에서 행했다. 제 2 저유전율 층간막(21) 위에, 예를 들면, SiC막으로 이루어지는 미들 스톱퍼막(22)을 30㎚ 형성한다. 미들 스톱퍼막으로서는, SiC 외에, SiO2, SiN막 등이 적용 가능하다. 미들 스톱퍼막(22) 위에, 제 3 저유전율 층간막(23)을 170㎚ 성막한다. 제 3 저유전율 층간막(23) 위에, 예를 들면, SiO2막으로 이루어지는 CMP 희생막(24)을 약 50㎚ 성막한다. CMP 희생막(24)으로서는 SiO2막 외에, SiN막, SiC막 등이 적용 가능하다.
도 11의 (b)에 나타낸 바와 같이, 포토레지스트(R2)를 도포한 후, 포토리소그래피 공정에 의해 포토레지스트(R2)를 배선 홈 형상으로 패터닝한다. 배선 홈 형상으로 패터닝된 포토레지스트(R2)를 마스크로 하여, CMP 희생막(24), 제 3 저유전율 층간막(23)을 배선 홈 형상으로 에칭한다. 이 에칭은 미들 스톱퍼막(22)이 노출될 때까지 행한다.
도 12의 (a)에 나타낸 바와 같이, 포토레지스트(R2)를 애싱에 의해 제거한 후, 포토레지스트(R3)를 퇴적하고, 포토리소그래피 공정에 의해 포토레지스트(R3)를 콘택트 홀 형상으로 패터닝한다. 콘택트 홀 형상으로 패터닝된 포토레지스트(R3)를 사용해서 미들 스톱퍼막(22), 제 2 저유전율 층간막(21)을 에칭한다. 미들 스톱퍼막(22)의 에칭은, 에칭 가스에 예를 들면, CH2F2를 사용해서, RF 파워 100W, 압력 20mTorr에서 행했다.
도 12의 (b)에 나타낸 바와 같이, 포토레지스트(R3)를 애싱에 의해 제거한 후, 에칭 스톱퍼막(20)을 에칭 제거하고, 제 1 배선층(19)의 상면을 노출시켜서 콘택트 홀을 형성한다. 에칭 스톱퍼막(20)의 에칭은, 에칭 가스에 예를 들면, CH2F2를 사용해서, RF 파워 100W, 압력 20mTorr에서 행했다.
그 후, 배선 홈이 형성된 제 3 저유전율 층간막(23) 및 콘택트 홀이 형성된 제 2 저유전율 층간막(21)에 대해서 UV 조사를 행한다. UV 조사의 조건은, 제 1 저유전율 층간막(17)에 대해서 행한 조건과 같다.
도 13의 (a)에 나타낸 바와 같이, 배선 홈 및 콘택트 홀의 내벽을 덮도록, 예를 들면, Ta막으로 이루어지는 Cu 확산 방지막(25a), Cu 시드층(25b), Cu 배선층(25c)을 차례로 형성한다. Cu 확산 방지막(25a)을 성막하는 전(前) 처리로서, 제 1 배선층(19)의 Cu 표면에 형성된 산화막의 제거 공정을 행해도 좋다. 예를 들면, 기판 온도 200℃, 1.5Torr, H2 분위기 중에서 1∼2분 유지함으로써, Cu 표면의 산화막이 환원된다.
도 13의 (b)에 나타낸 바와 같이, CMP에 의해 CMP 희생막(24) 위에 퇴적되어 있는 Cu 확산 방지막(25a), Cu 시드층(25b), 및 Cu 배선층(25c)을 제거한 후, 예를 들면, SiC막으로 이루어지는 Cu 확산 방지 캡막(26)을 약 50㎚ 성막하여, 제 2 배선층(25)(제 1 배선층(19)과의 콘택트 플러그를 포함함)을 완성시킨다.
또한, 도 11 및 도 12에서는, 제 2, 제 3 저유전율 층간막(21, 23)에 대해서, 먼저 배선 홈의 에칭을 행하고, 이후에 콘택트 홀의 에칭을 행하는 공정을 예로서 설명했다. 그러나, 듀얼대머신법은 다양한 공정이 제안, 실시되고 있어, 먼저 콘택트 홀의 에칭을 행하고, 이후에 배선 홈의 에칭을 행하는 것일지라도, 당연 본 발명은 적용 가능하다. 또한, 콘택트 홀과 배선 홈을 각각의 CMP 공정으로 매립하는 싱글대머신 공정에 대해서도 적용 가능하다. 이 경우는, 콘택트 홀 형성의 에칭 후와 배선 홈 형성의 에칭 후에 각각, 저유전율 층간막의 대미지층을 회복시키는 UV 조사를 행한다.
제 1 실시예 및 제 2 실시예에 있어서, 포토레지스트(R1, R2, R3)는 산소 플라스마를 사용한 애싱에 의해 제거했다. 이 애싱 공정에 있어서도 저유전율 층간막의 표면에 대미지가 주어질 가능성이 있다. 본 발명의 UV 조사는, 애싱 공정에서 생긴 대미지층에 대해서도 회복 효과를 갖고 있어, 에칭 및 애싱이 종료된 후에 UV 조사를 행하면 보다 효과적이다.
[제 3 실시예]
MSQ/HSQ 혼합 하이브리드형 포러스 실리카막 등의 카본(C)을 포함하는 저유 전율막의 표면은, 소수성인 Si-CH3 등으로 종단되지만, 에칭 공정에 의해 막 표면에, 친수성의 Si-OH기가 형성될 가능성이 있는 것은 이미 설명했다.
이 표면 대미지층을 회복시키기 위해서는, 저유전율막의 표면 부분에서 소실된 C를 보충하는 것이 효과적이다. C의 보충에 의해, 저유전율막의 표면 부분의 조성(組成)을 본래의 조성에 근접시켜, 대미지층을 회복시킬 수 있다.
제 3 실시예에서는, 유기 용매의 증기 처리를 행함으로써 저유전율막의 표면에 유기물을 부착시키고, 그 후 UV 조사를 행한다. UV에 의해 활성화된 C가 대미지층에 공급되어, 보다 효과적으로 대미지층을 회복시킨다.
도 10의 (a) 및 도 12의 (b)를 이용하여, 제 3 실시예를 설명한다.
도 10의 (a)에 있어서, UV 조사를 행하기 전에, 저유전율 층간막(17)에 대해서 헥사메틸디실라잔의 증기 처리를 행했다.
도 14는 헥사메틸디실라잔의 증기 처리를 나타낸 도면이다. 실리콘 웨이퍼를 110℃로 과열한 기판 유지부에 배치하고, N2를 캐리어 가스로 한 버블링(bubbling)에 의해 헥사메틸디실라잔을 웨이퍼 표면에 30초간 공급했다.
다음으로, 도 10의 (a)에 나타낸 바와 같이, 진공 챔버 내에서, 기판 히터 온도 230℃, UV 강도 350㎽에서 10분간 UV 조사를 행했다.
UV 조사 전에 헥사메틸디실라잔의 증기 처리를 행해서 작성한 디바이스의 일렉트로마이그레이션(이하, EM) 내성(耐性)을 평가했다. 가속 시험에 의해 디바이스의 수명을 측정한 결과, 헥사메틸디실라잔 처리를 행하지 않은 디바이스에 대해 서, 헥사메틸디실라잔 처리를 행한 디바이스의 수명은 1.5배 정도로 향상되었다.
또한, 헥사메틸디실라잔 처리를 행하고나서 UV 조사를 행함으로써, 저유전율막의 유전율을 효율적으로 회복시킬 수 있었다. 도 15는 저유전율막의 비유전율의 측정 결과이다. 도 15에 있어서, 세로 축은 비유전율을 나타낸다. 샘플 (E)는 저유전율막을 에칭한 후, 헥사메틸디실라잔 처리를 행하지 않고, UV 조사를 3분간 행한 샘플이며, 샘플 (F)는 저유전율막을 에칭한 후, 헥사메틸디실라잔 처리를 행하고나서 3분간 UV 조사를 행한 샘플이다. 샘플 (F)는 샘플 (E)보다도 낮은 비유전율을 나타냈다. 한편, 샘플 (A)는 저유전율막을 퇴적 후, 에칭을 행하지 않은 상태의 샘플이다.
도 16은 샘플 (A), 샘플 (E) 및 샘플 (F)의 누설 전류 측정 결과이다. 도 16에 있어서, 세로 축은 전극 간에 인가되는 전계가 0.4MV/㎝에서의 누설 전류값을 나타낸다. 샘플 (F)는 샘플 (E)보다도 낮은 누설 전류값을 나타냈다. 또한, 샘플 (F)의 누설 전류값은 에칭 대미지가 없는 샘플 (A)의 누설 전류값보다도 낮은 값을 나타냈다. 그 후에는, 도 10의 (b), (c)에 나타낸 바와 같이, 확산 방지막(19a), Cu 시드층(19b), Cu 배선층(19c)을 퇴적하고, CMP에 의해 제 1 배선층(19)을 형성한다.
또한, 도 12의 (b)에 있어서, UV 조사 전에 헥사메틸디실라잔의 증기 처리를 행한다. 다음으로, 기판 히터 온도 230℃, UV 강도 350㎽로 10분간 UV 조사를 행했다. 그 후에는, 도 13의 (a), (b)에 나타낸 바와 같이, 확산 방지막(25a), Cu 시드층(25b), Cu 배선층(25c)을 퇴적하고, CMP에 의해 제 2 배선층(25)을 형성한 다.
헥사메틸디실라잔 이외에도 메틸기 함유의 약액, 예를 들면, 디메틸아미노 트리메틸실란, 테트라메틸 디실라잔, 디비닐테트라메틸 디실라잔, 환식(環式) 디메틸실라잔, 헵타메틸디실라잔 등을 사용해도 같은 효과를 얻는 것이 가능하다. 또한, 이들 약액을 증기 처리에 의해 저유전율막 표면에 부착시키는 방법 이외에도, 저유전율막을 용액 형상의 메틸기 함유 약액에 담그는 처리라도 좋다.
상기 열거한 메틸기 함유의 약액 중에서도, 디메틸아미노 트리메틸실란은 특히 높은 효과를 나타냈다. 도 17은 샘플 (A), (F), (G)의 비유전율을 나타낸 그래프이다. 샘플 (G)는 저유전율막을 에칭한 후, 디메틸아미노 트리메틸실란의 증기 처리를 행하고나서 3분간 UV 조사를 행하여 작성한 샘플이다. 샘플 (G)는 샘플 (F)보다도 낮은 비유전율을 나타냈다.
또한, 에칭 후의 저유전율막을 에틸렌 가스 등의 C를 포함하는 가스에 노출시키는 공정을 포함해도 좋다. 예를 들면, 에틸렌 가스 유량(流量)을 500sccm, 챔버 내 압력 3Torr로 하여 저유전율막을 1분간 유지한 후, UV 조사를 행함으로써, UV에 의해 활성화된 C가 저유전율막의 대미지층에 보충된다. 또한, 에틸렌 가스를 UV 조사 시의 분위기에 첨가해도 좋다.
C의 공급 가스로서, 에틸렌 가스나 아세틸렌 가스 등의 하이드로카본 가스 이외에, 테트라메틸 시클로 테트라실록산, 트리시클로 테트라실록산, 디메틸페닐 실라잔, 트리메틸실릴 아세틸렌과 같은 오르가노실란 가스가 적용 가능하다.
이상, 제 1 실시예 내지 제 3 실시예에 대해서 설명했지만, 이들 실시예에 있어서, 본 발명의 효과가 얻어지는 범위 내에서, 다양한 변형이 가능하다. 예를 들면, UV 광원으로서는 고압 수은 램프를 예시했지만, UV를 발생시키는 것이면 다른 광원, 예를 들면, 저압 수은 램프나 엑시머 레이저 발생기 등이 사용 가능하다. 엑시머 레이저의 파장은 172㎚ 등의 단파장이며, 보다 단시간의 조사로 대미지층의 회복을 행할 수 있다. 엑시머 레이저 발생기를 사용해서 UV 조사한 후, 고압 수은 램프를 사용한 UV 조사를 행하는 등의 조합도 가능하다.
저유전율막의 원료로서는, 실시예에서 나타낸 NCS(등록 상표, 촉매 화성제 포러스 실리카) 이외에도, ALCAP-S(등록 상표, 아사히 화성제 포러스 실리카), Silk(등록 상표, 다우케미컬사제 폴리아릴에테르), FLARE(등록 상표, 얼라이드 시그널사제 폴리아릴에테르) 등이 적용 가능하다. 또한, 이들 저유전율막은, 모두 주성분의 하나로서 C를 갖고 있기 때문에, UV 조사에서 C를 보충하는 제 3 실시예에 적용해도 효과가 얻어진다.
확산 방지막으로서, 실시예에서 나타낸 Ta 이외에도, TaN, Ti, TiN, W, WN, Zr, ZrN, 또는 이들의 적층막이 적용 가능하다. 또한, 배선 재료로서는 Cu 이외에도 Cu합금, W, W합금 등이 적용 가능하다.
도 1은 저유전율 층간막과 Cu 배선을 사용한 반도체 디바이스의 일반적인 제조 공정을 나타낸 단면도.
도 2는 저유전율 층간막과 Cu 배선을 사용한 반도체 디바이스의 일반적인 제조 공정을 나타낸 단면도.
도 3은 저유전율 층간막의 비유전율을 측정하기 위해서 작성한 샘플 구조를 나타낸 도면.
도 4는 샘플 (A), (B), (C)의 비유전율 측정 결과를 비교한 그래프.
도 5는 샘플 (A), (B), (C)의 I-V 특성을 나타낸 그래프.
도 6은 샘플 (A), (B), (C)의 저유전율막의 굴절률을 나타낸 그래프.
도 7은 샘플 (A), (B), (C)로부터의 탈(脫)가스 분석의 결과를 나타낸 도면.
도 8은 샘플 (A), (B), (C), (D)의 비유전율의 비교 결과를 나타낸 도면.
도 9는 본 발명을 적용한 반도체 디바이스의 제조 공정의 제 1 실시예를 나타낸 단면도.
도 10은 본 발명을 적용한 반도체 디바이스의 제조 공정의 제 1 실시예를 나타낸 단면도.
도 11은 본 발명을 적용한 반도체 디바이스의 제조 공정의 제 1 실시예를 나타낸 단면도.
도 12는 본 발명을 적용한 반도체 디바이스의 제조 공정의 제 2 실시예를 나타낸 단면도.
도 13은 본 발명을 적용한 반도체 디바이스의 제조 공정의 제 2 실시예를 나타낸 단면도.
도 14는 헥사메틸디실라잔의 증기 처리를 나타낸 도면.
도 15는 샘플 (A), (E), (F)의 비유전율의 측정 결과를 나타낸 그래프.
도 16은 샘플 (A), (E), (F)의 누설 전류 측정 결과를 나타낸 그래프.
도 17은 샘플 (A), (F), (G)의 비유전율의 측정 결과를 나타낸 그래프.
도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 소자 분리 산화막
13 : MOS 트랜지스터 14 : 제 1 층간 절연막
15 : 콘택트 플러그 16 : 에칭 스톱퍼막
17 : 제 1 저유전율 층간막 18, 24 : CMP 희생막
19a : 확산 방지막 19b : Cu 시드층
19c : Cu 배선층 19 : 제 1 배선층
20, 26 : 확산 방지 캡막 21 : 제 2 저유전율 층간막
22 : 미들 스톱퍼막 23 : 제 3 저유전율 층간막
25a : 확산 방지막 25b : Cu 시드층
25c : Cu 배선층 25 : 제 2 배선층
R1, R2, R3 : 포토레지스트

Claims (10)

  1. 반도체 기판 위에 제 1 절연막을 퇴적하는 공정과,
    상기 제 1 절연막의 일부를 에칭하는 공정과,
    이어서, 상기 제 1 절연막에 UV 조사(照射)를 행하는 공정을 갖는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 반도체 기판 위에 상기 제 1 절연막을 퇴적하는 공정은,
    상기 반도체 기판 위에 제 1 배선층을 형성하는 공정과,
    상기 제 1 배선층 위에 상기 제 1 절연막을 퇴적하는 공정을 갖는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 절연막의 일부를 상기 에칭하는 공정은,
    상기 제 1 절연막 위에 포토레지스트를 퇴적하는 공정과,
    상기 포토레지스트를 패터닝하는 공정과,
    상기 패터닝된 상기 포토레지스트를 마스크로 하여, 상기 제 1 절연막의 일부를 상기 에칭하는 공정과,
    상기 패터닝된 상기 포토레지스트를 애싱(ashing)하는 공정을 갖는 것을 특 징으로 하는 반도체 디바이스의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 절연막에 UV 조사를 행하는 공정 후,
    제 2 배선층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 절연막은, C 함유의 절연재를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 절연막의 일부를 상기 에칭하는 공정 후, 상기 UV 조사를 행하는 공정 전에, 상기 제 1 절연막에 유기 용매 증기 처리를 행하는 공정을 더 갖는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  7. 제 6 항에 있어서,
    상기 유기 용매는, 메틸기를 갖는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 제 6 항에 있어서,
    상기 유기 용매는, 디메틸아미노 트리메틸실란, 헥사메틸 디실라잔, 테트라메틸 디실라잔, 디비닐테트라메틸 디실라잔, 환식(環式) 디메틸실라잔, 헵타메틸 디실라잔 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 UV 조사는, 불활성 분위기에서 행해지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 절연막에 상기 UV 조사를 행하는 공정은,
    광원(光源)으로 엑시머 레이저 발생기를 사용해서 행하는 제 1 조사 공정과,
    광원으로 고압 수은 램프를 사용해서 행하는 제 2 조사 공정을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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