TWI415217B - A manufacturing method of a semiconductor device, a manufacturing apparatus for a semiconductor device, a computer program, and a memory medium - Google Patents

A manufacturing method of a semiconductor device, a manufacturing apparatus for a semiconductor device, a computer program, and a memory medium Download PDF

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Tatsuo Hatano
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Description

半導體裝置的製造方法，半導體裝置的製造裝置，電腦程式及記憶媒體
本發明是有關製造一種例如形成配線的銅膜與其底層膜的密著性佳之半導體裝置的技術。
為了提高半導體裝置的性能，近年來實施取代鋁線而使用銅線的配線技術。在製造如此的半導體裝置的工程中，於半導體晶圓(以下稱為晶圓)的表面形成銅膜的技術顯得重要。在晶圓上形成銅膜的技術之一，有以銅的有機化合物作為原料使用的化學氣相沉積(Chemical Vapor Deposition)(以下稱為CVD)為人所知。
藉由CVD在晶圓上形成銅膜時，例如有將原料氣體亦即三甲基乙烯基矽烷基．六氟乙烯丙酮合銅(以下記載為Cu(hfac)TMVS)等銅的有機化合物供給至真空狀態的處理容器，在加熱後的晶圓上使該物質熱分解而於其表面形成銅膜之手法。但由於銅原子具有擴散於晶圓內的性質，因此銅膜直接成膜於晶圓上的情況少，大多是在預先形成於基板上之所謂勢壘金屬(Barrier Metal)的擴散防止膜(底層膜)上成膜。在此底層膜是利用鈦或鉭、及該等的氮化物等，但若形成底層膜的金屬的氧化傾向高，則會在此底層膜與銅膜之間形成有機雜質層。
一旦有機雜質層介於其間，則底層膜與銅膜密著性會變差，因此上層側的銅配線與下層側的銅配線的電阻值會變大，而使得電氣特性惡化，或加工晶圓時銅膜剝離，其結果良品率會降低。又，由於有機雜質層與底層膜相較下潤溼性差，因此容易產生銅的凝集，往高寬比高的溝之銅的埋入性會變差，而有銅配線的形成不良發生的問題。
針對如此形成有機雜質層的問題，在專利文獻1中有介紹利用水蒸氣的技術。若利用記載於專利文獻1的技術，則可藉由在收容晶圓的處理容器內供給水蒸氣後進行CVD來抑止有機雜質層的生成。
然而，一旦以Cu(hfac)TMVS作為原料的CVD水蒸氣存在，則雖可抑止有機雜質層的形成，但另一方由氧化傾向高(亦即容易氧化)金屬所構成的底層膜表面會氧化，在與銅膜之間形成氧化物層。此氧化物層因為與銅膜的密著性差，所以會有即使抑止有機雜質層的形成，也無法使銅膜與底層的密著性提升之問題。
並且，發明者們發現若在水蒸氣的存在下進行以Cu(hfac)TMVS作為原料的CVD，則可使銅膜的成膜温度(晶圓的温度)降低。一旦使成膜温度降低，則可改善銅膜表面的形態(morphological)(縮小表面的凸凹程度)，可抑止銅配線中氣孔(void)的形成。因此，在水蒸氣的存在下，不產生隨氧化物層的形成而造成密著性降低等附屬性的問題，進行上述CVD是件重要的課題。
〔專利文獻1〕日本特開2002－60942號公報：第5頁0037段落~0038段落、第6頁0057段落
本發明是根據上述情事而研發者，其目的是在於提供一種抑止有機雜質層的形成，且銅膜與形成底層的金屬的密著性佳之半導體裝置的製造方法、半導體裝置的製造裝置及上述半導體裝置的製造方法的電腦程式及儲存電腦程式的記憶媒體。
本發明之半導體裝置的製造方法的特徵係包含：在氣密的處理容器內，載置表面被覆由氧化傾向高的金屬所構成的底層膜的基板之工程；在上述處理容器內供給水蒸氣之工程；與供給水蒸氣的工程開始同時或其後，在上述處理容器內供給由銅的有機化合物所構成的原料氣體，而在藉由水蒸氣所形成氧化物層的上述底層膜的表面形成銅膜之工程；對形成該銅膜的基板施以熱處理，而將上述氧化物層變換成構成上述底層膜的金屬與銅的合金層之工程。本發明之半導體裝置的製造方法中，上述氧化傾向高的金屬為鈦或鉭。
本發明之半導體裝置的製造方法的特徵係包含：在氣密的處理容器內，載置表面被覆由氧化傾向低的金屬所構成的底層膜的基板之工程；在上述處理容器內供給水蒸氣之工程；與供給水蒸氣的工程開始同時或其後，在上述處理容器內供給由銅的有機化合物所構成的原料氣體，而在上述底層膜的表面形成銅膜之工程。
本發明之半導體裝置的製造方法中，上述氧化傾向低的金屬為釕、銥、銀、鈀、鋨、鈷的其中任一個。
本發明之半導體裝置的製造方法中，在上述基板與上述底層膜之間被覆由氧化傾向高的金屬所構成的第2底層膜。
本發明之半導體裝置的製造方法中，上述第2底層膜係由鈦或鉭所構成。
本發明之半導體裝置的製造方法的特徵係包含：在氣密的處理容器內載置基板之工程；在此處理容器內供給由釕的化合物所構成的第1原料氣體，而於真空環境下在上述基板的表面被覆由釕所構成的底層膜之工程；接著使基板原封不動位於上述處理容器內，或不破壞真空環境搬入別的處理容器，在該處理容器內供給由銅的有機化合物所構成的第2原料氣體，而於真空環境下在上述底層膜的表面形成銅膜之工程。
本發明之半導體裝置的製造裝置，係具備：設有基板搬送手段的搬送室、及氣密連接至該搬送室的第1處理容器及第2處理容器之半導體製造裝置，其特徵係具備：水蒸氣供給手段，其係連接至上述第1處理容器，對第1處理容器供給水蒸氣；原料氣體供給手段，其係連接至上述第1處理容器，對第1處理容器供給由銅的有機化合物所構成的原料氣體；加熱手段，其係設於上述第2處理容器，在第2處理容器內對基板施以熱處理；及控制部，其係控制水蒸氣供給手段、原料氣體供給手段、及加熱手段，此控制部係控制各手段，而使能夠執行下列步驟：將表面被覆有由氧化傾向高的金屬所構成的底層膜之基板載置於上述第1處理容器內之步驟；其次在第1處理容器內供給水蒸氣之步驟；與供給水蒸氣的步驟開始同時或其後，在上述第1處理容器內供給由銅的有機化合物所構成的原料氣體，而於藉由水蒸氣來形成氧化物層的上述底層膜的表面形成銅膜之步驟；其次使形成有銅膜的基板藉由基板搬送手段來從第1處理容器往第2處理容器搬送而載置於上述第2處理容器內之步驟；及為了將上述氧化物層變換成構成上述底層膜的金屬與銅的合金層，而藉由設於第2處理容器的加熱手段來對基板施以熱處理之步驟。
本發明之半導體裝置的製造裝置中，上述氧化傾向高的金屬為鈦或鉭。
本發明之半導體裝置的製造裝置的特徵係具備：處理容器，其係載置有基板；第1原料氣體供給手段，其係連接至該處理容器，對處理容器供給由釕的化合物所構成的第1原料氣體；第2原料氣體供給手段，其係連接至上述處理容器，對該處理容器供給由銅的有機化合物所構成的第2原料氣體；及控制部，其係控制第1原料氣體供給手段、及第2原料氣體供給手段，此控制部係控制各手段，而使能夠執行下列步驟：在上述處理容器內載置基板之步驟；在此處理容器內藉由第1原料氣體供給手段來供給由釕的化合物所構成的第1原料氣體，而於上述基板的表面被覆由釕所構成的底層膜之步驟；及在處理容器內藉由第2原料氣體供給手段來供給由銅的有機化合物所構成的第2原料氣體，而於上述底層膜的表面形成銅膜之步驟。
本發明之半導體裝置的製造裝置中，更具備：連接至上述處理容器，在處理容器內供給水蒸氣之水蒸氣供給手段，上述控制部係控制各手段，而使能夠執行下列步驟：藉由第1原料氣體供給手段來供給第1原料氣體，在上述基板的表面被覆由釕所構成的底層膜之步驟的其次，在上述處理容器內藉由水蒸氣供給手段來供給水蒸氣之步驟；及與供給水蒸氣的步驟開始同時或其後，藉由第2原料氣體供給手段來供給由銅的有機化合物所構成的第2原料氣體，而於上述底層膜的表面形成銅膜之步驟。
本發明之電腦程式，係使半導體裝置的製造方法執行於電腦之電腦程式，其特徵為：半導體裝置的製造方法係包含：在氣密的處理容器內，載置表面被覆由氧化傾向高的金屬所構成的底層膜的基板之工程；在上述處理容器內供給水蒸氣之工程；與供給水蒸氣的工程開始同時或其後，在上述處理容器內供給由銅的有機化合物所構成的原料氣體，而在藉由水蒸氣所形成氧化物層的上述底層膜的表面形成銅膜之工程；對形成該銅膜的基板施以熱處理，而將上述氧化物層變換成構成上述底層膜的金屬與銅的合金層之工程。
本發明之電腦程式，係使半導體裝置的製造方法執行於電腦之電腦程式，其特徵為：半導體裝置的製造方法係包含：在氣密的處理容器內，載置表面被覆由氧化傾向低的金屬所構成的底層膜的基板之工程；在上述處理容器內供給水蒸氣之工程；與供給水蒸氣的工程開始同時或其後，在上述處理容器內供給由銅的有機化合物所構成的原料氣體，而在上述底層膜的表面形成銅膜之工程。
本發明之電腦程式，係使半導體裝置的製造方法執行於電腦之電腦程式，其特徵為：半導體裝置的製造方法係包含：在氣密的處理容器內載置基板之工程；在此處理容器內供給由釕的化合物所構成的第1原料氣體，而於真空環境下在上述基板的表面被覆由釕所構成的底層膜之工程；接著使基板原封不動位於上述處理容器內，或不破壞真空環境搬入別的處理容器，在該處理容器內供給由銅的有機化合物所構成的第2原料氣體，而於真空環境下在上述底層膜的表面形成銅膜之工程。
本發明之記憶媒體，係儲存使半導體裝置的製造方法執行於電腦的電腦程式之記憶媒體，其特徵為：半導體裝置的製造方法係包含：在氣密的處理容器內，載置表面被覆有由氧化傾向高的金屬所構成的底層膜的基板之工程；在上述處理容器內供給水蒸氣之工程；與供給水蒸氣的工程開始同時或其後，在上述處理容器內供給由銅的有機化合物所構成的原料氣體，而於藉由水蒸氣來形成氧化物層的上述底層膜的表面形成銅膜之工程；及對形成有該銅膜的基板施以熱處理，而將上述氧化物層變換成構成上述底層膜的金屬與銅的合金層之工程。
本發明之記憶媒體，係儲存使半導體裝置的製造方法執行於電腦的電腦程式之記憶媒體，其特徵為：半導體裝置的製造方法係包含：在氣密的處理容器內，載置表面被覆有由氧化傾向低的金屬所構成的底層膜的基板之工程；在上述處理容器內供給水蒸氣之工程；與供給水蒸氣的工程開始同時或其後，在上述處理容器內供給由銅的有機化合物所構成的原料氣體，而於上述底層膜的表面形成銅膜之工程。
本發明之記憶媒體，係儲存使半導體裝置的製造方法執行於電腦的電腦程式之記憶媒體，其特徵為：半導體裝置的製造方法係包含：在氣密的處理容器內載置基板之工程；在此處理容器內供給由釕的化合物所構成的第1原料氣體，而於真空環境下在上述基板的表面被覆由釕所構成的底層膜之工程；接著使基板原封不動位於上述處理容器內，或不破壞真空環境搬入別的處理容器，在該處理容器內供給由銅的有機化合物所構成的第2原料氣體，而於真空環境下在上述底層膜的表面形成銅膜之工程。
若利用本發明，則在鈦或鉭等氧化傾向高的底層膜上以Cu(hfac)TMVS等銅的有機化合物作為原料來形成銅膜時，是以抑止有機雜質層的形成或使成膜温度降低為目的來供給水蒸氣，在水蒸氣的存在下進行成膜。其結果，雖在底層膜的表面形成與銅膜的密著性差的氧化物層，但藉由對此基板加以實施熱處理，可將氧化物層變換成此金屬與銅的合金層。所被變換的合金層無論對銅膜或底層膜皆是密著性高，可經由合金層來使銅膜與底層膜的密著性提升。
又，若利用其他發明，則因為在由氧化傾向低的金屬所構成的底層膜上形成銅膜，所以即使在水蒸氣的存在下進行成膜，還是可抑止底層膜的表面之氧化物層的形成，而形成與底層膜的密著性高的銅膜。
本發明的實施形態之半導體裝置的製造方法，首先是在表面被覆有由氧化傾向高的金屬(例如鈦或鉭等)所構成的勢壘金屬層(底層膜)之晶圓上藉由CVD來形成銅膜。此刻，為了抑止有機雜質層的形成，使成膜時的温度降低之目的，而一邊供給水蒸氣一邊進行成膜。此時勢壘金屬層的表面會被氧化，而形成與銅膜的密著性差的氧化物層。於是，對形成銅膜的晶圓施以熱處理，將該氧化物層變換成勢壘金屬與銅的合金層，藉此使銅膜的密著性提升。在本實施形態中是說明有關藉由所謂集束型設備或多反應室的半導體製造裝置來進行銅膜的成膜或熱處理的情況。
圖1是表示本發明的實施形態之集束型設備(半導體製造裝置7)的平面圖。半導體製造裝置7具備：收納有晶圓W的載體(搬送容器)C會經由閘門GT而從大氣側搬入的2個載體室71、72，及第1、第2搬送室73、76，及設於該等搬送室73、76之間的預備真空室74、75，及用以在晶圓W上形成銅膜的CVD裝置2、及用以對形成銅膜的晶圓W施以熱處理的熱處理裝置3。第1、第2搬送室73、76及預備真空室74、75是形成自大氣側區隔的氣密構造，可成為真空環境或不活性環境。並且，在第1搬送室73中設有用以在載體室71、72與預備真空室74、75之間搬送晶圓W的第1搬送手段77，在第2搬送室76中設有用以在預備真空室74、75、CVD裝置2、及熱處理裝置3之間搬送晶圓W的第2搬送手段78。
首先，一邊參照圖2一邊説明有關形成銅膜的裝置。圖2是表示進行銅膜的成膜之CVD裝置2的一例剖面圖。CVD裝置2具有例如由鋁所構成的處理容器(真空反應室)20。此處理容器20是包含上側的大徑圓筒部20a、及連接至其下側的小徑圓筒部20b，形成蘑菇形狀，設有用以加熱其內壁的加熱機構(未圖示)。在處理容器20內設有用以水平載置晶圓W的載物台21，此載物台21是經由支持構件22來支持於小徑圓筒部20b的底部。
在載物台21內設有成為晶圓W的温調手段之加熱器21a。更在載物台21上，用以使晶圓W昇降而與第2搬送手段78進行交接之例如3根(僅圖示2根)的昇降銷23會設成可對載物台21的表面突沒自如。此昇降銷23是經由支持構件24來連接至處理容器20外的昇降機構25。在處理容器20的底部連接排氣管26的一端側，在此排氣管26的另一端側連接真空泵27。並且，在處理容器20的大徑圓筒部20a的側壁形成有藉由閘閥28來開閉的搬送口29。
更在處理容器20的頂部形成有開口部31，以能夠堵住該開口部31且對向於載物台21之方式設有氣體淋浴頭32。氣體淋浴頭32是具有2個的氣體室35a、35b及2種類的氣體供給孔37a、37b，被供給至一方的氣體室35a的氣體會從一方的氣體供給孔37a來供給至處理容器20內，且被供給至另一方的氣體室35b的氣體會從另一方的氣體供給孔37b來供給至處理容器20內。
然後，在下部氣體室35a連接原料氣體供給路41，在此原料氣體供給路41的上游側連接原料儲存部42。在原料儲存部42中，成為銅膜的原料(前驅體)之銅的有機化合物(錯合物)亦即Cu(hfac)TMVS會在液體的狀態下被儲存。原料儲存部42會被連接至加壓部43，利用從該加壓部43所供給的氬氣體等來加壓原料儲存部42內，藉此可將Cu(hfac)TMVS推往氣體淋浴頭32。並且，在原料氣體供給路41中，從上游依序介設有包含液體質量流控制器或閥的流量調整部44、及用以使Cu(hfac)TMVS氣化的氣化器45。氣化器45是與從載流氣體供給源46所供給的載流氣體(氫氣體)接觸混合而使Cu(hfac)TMVS氣化，達成供給至下部氣體室35a的任務。另外，圖2中47是用以調整載流氣體的流量之流量調整部。
其次，說明有關水蒸氣側的氣體供給系，亦即在上部氣體室35b連接有水蒸氣供給路51，且在此水蒸氣供給路51經由流量調整部53來連接水蒸氣供給源52。
並且，連接至Cu(hfac)TMVS及水蒸氣的氣體供給系的氣體供給控制系(點線部份)、設置於排氣管26的壓力調整部(未圖示)、加熱器21a及昇降機構25等，可藉由控制半導體製造裝置7全體動作的控制部70來控制。控制部70是例如由具有程式儲存部(未圖示)的電腦所構成，在程式儲存部中儲存有電腦程式，該電腦程式具備有關將晶圓W搬出入於處理容器20的動作或處理等的步驟(命令)群。然後，藉由該電腦程式讀出至控制部70，控制部70會控制第1CVD裝置2全體的動作。另外，此電腦程式是例如在收納於硬碟、光碟、磁碟、記憶卡等的記憶手段70a之狀態下被儲存於程式儲存部。
其次，說明有關藉由CVD裝置2的成膜，將形成於勢壘金屬層的表面之氧化物層變換成勢壘金屬與銅的合金層之熱處理裝置3。上述熱處理裝置3是例如使用與圖2所示的CVD裝置2大致同様的構成者。於是在以下的説明中，一邊引用圖2所示的CVD裝置2一邊說明熱處理裝置3。該熱處理裝置3的處理容器20是具有與CVD裝置2同様的構成。另一方面，氣體淋浴頭32是取代Cu(hfac)TMVS或水蒸氣的供給系，而與氫氣體的供給系55連接(參照圖2)，可在從此氫氣體的供給系55所供給的氫氣體環境中對晶圓W施以熱處理。並且，成為設於載物台21的晶圓W的温調手段的加熱器21a是以能夠將晶圓W例如加熱至400℃的方式調整設定温度。而且，熱處理裝置3的氣體供給控制系或加熱器21a等是與CVD裝置2同様可藉由半導體製造裝置7的控制部70來控制，可根據儲存於程式儲存部的程式來執行晶圓W的搬出入或氫氣體的給斷、加熱器的昇温等。
接著，說明有關利用具有上述構成的半導體製造裝置7之半導體裝置的製造方法。圖3是表示形成於晶圓W表面部的半導體裝置的製造工程途中的剖面圖，圖3(a)是表示在層間絕緣膜中開鑿溝之前的狀態。另外，為了使説明簡略化，銅的埋入是以單道金屬鑲嵌法來進行，圖3是表示離開通孔的部位的剖面。10、11是作為層間絕緣膜的SiOC膜(含碳矽氧化膜)，12是SiN膜(氮化矽膜)。
在此SiOC膜10、11及SiN膜12可例如藉由電漿成膜處理來成膜。對於如此的晶圓W，首先以圖案化成所定形狀的光阻劑等作為光罩，例如使用CF4 氣體或C4 F8 氣體等作為蝕刻氣體，藉此SiOC膜11會被蝕刻成所定的圖案狀。此刻，形成SiOC膜11的底層膜之SiN膜12是作為蝕刻阻止(Etching Stopper)層用。藉此，例如圖3(b)所示，在SiOC膜11中形成有用以埋入配線用的銅之例如線寬為100nm前後的溝100。
接著，例如圖3(c)所示，在含此溝100的SiOC膜11的表面上例如藉由濺鍍以鈦或鉭等氧化傾向高的底層膜(勢壘金屬層13)來被覆。在此，所謂氧化傾向是表示其金屬與氧的結合之焓(enthalpy)，在本實施形態中此焓是將在銅的成膜温度中與水蒸氣反應，形成氧化物層的程度大小的金屬當作「氧化傾向高的金屬」。
另外，在200℃中鈦與氧結合的焓是形成722〔kJ/mol〕，鉭與氧則是形成659〔kJ/mol〕。以下，說明有關在本實施形態中使用鈦作為勢壘金屬層13時。
如此將表面被覆有勢壘金屬層13的晶圓W載置於圖1所示的半導體製造裝置7的載體室71、72，利用第1搬送手段77經由預備真空室74、75來交接至第2搬送手段78。第2搬送手段78會將所交接的晶圓W起初搬入CVD裝置2，在CVD裝置2中將銅埋入溝100。具體而言，將搬入處理容器20內的晶圓W從第2搬送手段78交接至昇降銷23，而載置於載物台21上。然後，將晶圓W例如加熱至100℃~150℃程度，使該處理容器20成為真空環境後例如供給5sccm程度的水蒸氣。在此成為勢壘金屬層13的鈦，因為氧化傾向強容易被氧化，所以如圖3(c)所示在勢壘金屬層13的表面形成有薄薄的氧化物層13a。
接著在處理容器內例如與200sccm的載流氣體(氫氣體)一起供給例如質量換算0.5g/min的Cu(hfac)TMVS氣體，藉此在溝100內埋入銅。在此在分解Cu(hfac)TMVS而形成銅膜的反應中，水蒸氣抑止有機雜質層的形成，且亦發揮使形成有銅膜的成膜温度(晶圓的温度)降低之任務。另一方面，若在水蒸氣存在必要以上的環境下使銅膜成長，則會有銅針狀異常成長的不良情況發生。於是，在開始Cu(hfac)TMVS的供給前停止水蒸氣的供給，或例如0.5秒短時間同時供給Cu(hfac)TMVS及水蒸氣之後停止水蒸氣的供給，藉此可抑止銅膜的異常成長。又，亦可藉由該等的工程在與勢壘金屬層13的界面形成有機雜質少的銅膜之後，使CVD的製程温度(晶圓的温度)降低，且一邊導入銅膜的異常成長所造成的不良影響不會顯著地出現的程度例如0.1sccm程度的少量水蒸氣，一邊使銅膜成長。
藉由該等的工程，如圖3(d)所示形成銅膜14a，在溝100內埋入銅。然而在勢壘金屬層13的表面形成有氧化物層13a，因此所被成膜的銅膜14a與勢壘金屬層13的密著性不能稱得上佳。於是，對形成銅膜14a的晶圓W施以熱處理，將上述氧化物層13a變換成由銅與鈦所構成的合金層13b(參照圖4)。
具體而言，開啟CVD裝置2的閘閥28，將被施以處理的晶圓W交接至第2搬送手段78，使晶圓W搬入熱處理裝置3。在熱處理裝置3是預先將處理容器20內升溫至所定的温度，藉由與CVD裝置2時同様的動作來將晶圓W載置於載物台21。
在熱處理裝置3內晶圓W是在氫氣體環境中例如被加熱至400℃，藉此上述氧化物層13a會被變換成由銅及鈦所構成的合金層13b。此合金層13b與氧化物層13a比較下對銅膜14a的密著性佳，其結果，銅膜14a與勢壘金屬層13的密著性會提升。另外，對晶圓W施以熱處理時的温度並非限於上述温度，只要是氧化物層13a可變換成銅與鈦的合金層13b之程度的温度即可。
然後，藉由第2搬送手段78來取出處理終了的晶圓W，經由預備真空室74、75來交接至第1搬送手段77，載置於載體室71、72而結束半導體製造裝置7的動作。
對經由該等的工程所取得的晶圓W進行CMP(Chemical Mechanical Polishing)研磨，藉此如圖4所示，除去溝100以外的銅及勢壘金屬層13，而於溝100內形成銅配線14。
若利用本實施形態則具有其次所述的效果。亦即，在由鈦所構成的氧化傾向高的勢壘金屬層13上以Cu(hfac)TMVS作為原料來形成銅膜14a時藉由供給水蒸氣，可抑止有機雜質層的形成，或使成膜温度降低。另一方面，雖在勢壘金屬層13的表面形成有與銅膜14a的密著性差的鈦的氧化物層13a，但可藉由對該基板施以熱處理來將氧化物層13a變換成鈦與銅的合金層13b。藉由該處理所取得的合金層13b對銅膜14a的密著性高，可經由合金層13b來使銅膜14a與勢壘金屬層13的密著性提升，藉由CMP等來進行加工時可降低銅膜14a剝離等的憂慮。
其次，說明有關本發明的第2實施形態。在第2實施形態中，供給水蒸氣而由Cu(hfac)TMVS來形成銅膜的點是與第1實施形態共通，但使用氧化傾向低(難以氧化)的釕作為勢壘金屬層的點具有特徴。又，利用同一CVD裝置來進行勢壘金屬層的被覆、及銅膜的成膜的點亦具有特徴。
首先，一邊參照圖5一邊説明有關對晶圓W進行勢壘金屬層的被覆、及銅膜的成膜之裝置。圖5是表示在同一處理容器內進行勢壘金屬層的被覆及銅膜的成膜之CVD裝置2a的一例剖面圖。在圖5所示的CVD裝置2a中，有關與在第1實施形態所使用的CVD裝置2同様的構成是賦予和圖2所示者相同的符號而省略其詳細説明。
在圖5所示的CVD裝置2a中，由於有關處理容器20等的各零件、及Cu(hfac)TMVS氣體或水蒸氣的供給系是與圖4所示的CVD裝置2構成及機能共通，因此省略説明。除了該等的構成以外該CVD裝置2a還具有用以形成勢壘金屬層15之十二羰基三釕(以下記載為Ru3 (CO)12)的供給系。
詳細說明有關此供給系。成為釕原料的固體Ru3 (CO)12是被儲存於原料儲存部62。將來自Ar供給源63的Ar氣體藉由流量調整部64(質量流控制器)來控制流量，而導入被加熱器65所加熱的原料儲存部62。固體的Ru3 (CO)12是藉由加熱來氣化至飽和蒸氣壓，且藉由Ar氣體掃掠作為混合氣體經由原料氣體供給路61來供給至下部氣體室35a。Ru3 (CO)12的流量是由其蒸氣壓根據原料儲存部62的温度及壓力、Ar氣體的流量來決定。另外，以點線部份所示的氣體供給系或流量調整部53、64等可藉由控制部70來控制。
其次，說明有關該CVD裝置2a的作用。圖6是有關該CVD裝置2a的概略製程順序的一例。並且，圖7是表示藉由該CVD裝置2a來形成於晶圓W表面部的半導體裝置的製造工程途中的剖面圖。另外，在圖7所示的半導體裝置中，對與第1實施形態同様的構成賦予和圖3、圖4所示者相同的符號。而且，在先行的工程中於SiOC膜10上積層SiN膜12或SiOC膜11(圖7(a))，至其次對SiOC膜11施以蝕刻處理而形成溝100(圖7(b))的工程是與在圖3(a)、圖3(b)所説明者同樣，因此省略説明。
一旦形成溝的晶圓W藉由外部的搬送裝置來載置於CVD裝置2a內的載物台21上，則該晶圓W會被加熱至例如150℃。然後，如圖6所示在時刻T1~T2的期間中，在處理容器20內，例如和100sccm的載流氣體(氫氣體)一起供給0.1g/min的Ru3 (CO)12氣體，而於含溝100的SiOC膜11的表面被覆勢壘金屬層15(圖7(c))。
其次，停止Ru3 (CO)12氣體的供給，切換Ru3 (CO)12氣體的供給系與水蒸氣的供給系。然後，如圖6所示在時刻T3~T4的期間中，同時供給Cu(hfac)TMVS氣體及水蒸氣。此刻水蒸氣是以降低CVD的製程温度為目的，以銅膜的異常成長所造成的不良影響不會顯著地出現的程度之少量來供給。藉由此工程在勢壘金屬層15上形成銅膜14a，於溝100中埋入銅(與圖3(d)所示的銅膜14a大略同様狀態)。
接著，藉由對此晶圓W的表面進行CMP研磨來除去溝100以外的銅及勢壘金屬層15，而於溝100內形成銅配線14(圖7(d))。
在此，構成勢壘金屬層15的釕是金屬與氧結合的焓在銅的成膜温度中不與水蒸氣反應的程度大小(在200℃中407〔kJ/mol))的「氧化傾向低的金屬」。因此，即使供給水蒸氣，還是難以形成與銅膜14a的密著性差的氧化物層。又，由於氧化傾向低，所以有機雜質層亦難以形成於其表面。
若利用第2實施形態，則具有其次所述的效果。
因為在由釕所構成之氧化傾向低的勢壘金屬層15上形成銅膜14a，所以即使以Cu(hfac)TMVS作為原料，依然有機雜質層難以被形成，且即使供給水蒸氣，照樣不易形成釕的氧化膜層。其結果，銅膜與勢壘金屬層15的密著性不易惡化，可降低加工時銅膜剝離的憂慮等。
又，因為藉由CVD來形成勢壘金屬層15，所以即使溝100被微細化，還是可取得無氣孔等的形成之勢壘金屬層15。又，因為利用同CVD裝置2a來進行勢壘金屬層15的形成及銅膜的形成，所以除了有效降低裝置成本及縮短處理時間的點以外，在形成釕的勢壘金屬層15後，可在不破壞真空下形成銅膜14a，因此可防止大氣所造成釕表面的氧化。
另外，在第2實施形態中雖是說明有關利用同CVD裝置2a來進行勢壘金屬層15的被覆、及銅膜的成膜時，但該等的處理亦可使用各別的CVD裝置來進行。並且，勢壘金屬層15的被覆並非限於利用CVD，例如亦可藉由濺鍍來進行。
又，第2實施形態中雖是說明有關以釕作為勢壘金屬層15時，但可作為勢壘金屬層15利用之氧化傾向低的金屬並非限於此。例如，與釕同程度或氧化傾向更低的金屬，例如可舉銥、銀、鈀、鋨、鈷。又，亦可將勢壘金屬層設為2層構造，以和SiOC膜11銜接的下層側作為銅的擴散防止效果高但氧化物層的形成易(氧化傾向高)之由鈦等所構成的第2底層膜，以形成銅膜的上層側作為有機雜質層或氧化物層的形成難(氧化傾向低)之由釕等所構成的底層膜。
又，若採用氧化傾向低的金屬作為勢壘金屬層，則以Cu(hfac)TMVS作為原料來形成銅膜時可取得有機雜質層形成難的效果。如此的效果不論供給水蒸氣與否皆可取得。因此，亦可利用不具水蒸氣的供給系之CVD裝置來進行由氧化傾向低的金屬所構成之勢壘金屬層15的被覆及銅膜的成膜。此情況亦可取得裝置成本的低減或晶圓W的搬送時間削減等的效果。
〔實施例〕 (實施例1)
根據在第1實施形態所説明之半導體製造裝置的製造方法，在被覆氧化傾向高的鈦作為勢壘金屬層的晶圓W上形成銅膜。使用SEM來攝取勢壘金屬層與銅膜的界面之結果為圖8(a)所示。另外，成膜條件如以下所述。
(銅膜的成膜條件)勢壘金屬層：鈦銅原料：Cu(hfac)TMVS成膜温度(晶圓的温度)：150℃水蒸氣導入：有
(比較例1)
除了未導入水蒸氣的點以外，其餘則與(實施例1)同様條件下形成銅膜14a。將SEM的攝影結果顯示於圖8(b)。
(實施例1及比較例1的考察)
如圖8(a)所示，導入水蒸氣在水分子的存在下形成銅膜時(實施例1)，有機雜質層的厚度成為1.5nm，有機雜質層幾乎不會被形成。相對的，在未導入水蒸氣時(比較例1)，如圖8(b)所示，有機雜質層的厚度為6nm，是形成導入水蒸氣時的4倍。因為形成有如此厚的有機物層，勢壘金屬層與銅膜的密著性會惡化。
(實施例2)
對(實施例1)所取得的晶圓W施以熱處理。使用SEM來攝取銅膜與其底層的界面之結果為圖9(a)所示。熱處理的條件如以下所述。
(熱處理的條件)處理環境：氫環境熱處理温度：450℃加熱時間：30分鐘
圖9(b)是有關對(實施例1)所取得的晶圓W施以熱處理之前的晶圓W，使用SEM來攝取銅膜與其底層的界面之結果。
(實施例2的考察)如圖9(a)所示，可知施以熱處理時(實施例2)，在勢壘金屬層(Ti)與銅膜的界面形成有5nm程度的膜。若更擴大該膜來進行觀察，則Cu3Ti的結晶構造會被確認出，可知形成有由銅及鈦所構成的合金層。相對的，在施以熱處理前，也會在勢壘金屬層與銅膜之間確認出1.5~2.5nm程度的膜形成。若更擴大觀察該膜，則看不到像(實施例2)那樣的結晶構造，形成非晶形狀態。其可想成藉由在水分子的存在下形成銅膜而形成之鈦的氧化物層。
(實施例3)
根據在第2實施形態所説明之半導體裝置的製造方法，在90nm、80nm的2種類的溝100被覆氧化傾向低的釕作為勢壘金屬層，然後作成銅膜而於溝100內埋入銅。將各結果顯示於圖10。
另外，上述勢壘金屬層是在下層側藉由離子化PVD來被覆氮化鈦的2層構造。並且，成膜條件如以下所述。
(勢壘金屬層的成膜條件)下層側：氮化鈦(藉由離子化PVD來被覆)上層側：藉由以釕(Ru3 (CO)12作為原料的CVD來被覆，成膜温度150℃)
(銅膜的成膜條件)銅原料：Cu(hfac)TMVS成膜温度(晶圓的温度)：150℃水蒸氣導入：有
(實施例3的考察)如圖10所示，在銅與釕之間未被確認出氧化物層的形成。
並且，有關80nm或90nm的溝100皆可在不形成氣孔(void)下均一地埋入銅。
2．．．CVD裝置
2a．．．CVD裝置
3．．．熱處理裝置
7．．．半導體製造裝置
13．．．勢壘金屬層
13a．．．氧化物層
13b．．．合金層
14．．．銅配線
14a．．．銅膜
15．．．勢壘金屬層
20．．．處理容器
20a．．．大徑圓筒部
20b．．．小徑圓筒部
21．．．載物台
21a．．．加熱器
22．．．支持構件
23．．．昇降銷
24．．．支持構件
25．．．昇降機構
26．．．排氣管
27．．．真空泵
28．．．閘閥
29．．．搬送口
31．．．開口部
32．．．氣體淋浴頭
35a、35b．．．氣體室
37a、37b．．．氣體供給孔
41．．．原料氣體供給路
42．．．原料儲存部
43．．．加壓部
44．．．流量調整部
45．．．氣化器
46．．．載流氣體供給源
47．．．流量調整部
51．．．水蒸氣供給路
52．．．水蒸氣供給源
53．．．流量調整部
61．．．原料氣體供給路
62．．．原料儲存部
63．．．Ar供給源
64．．．流量調整部
65．．．加熱器
70．．．控制部
70a．．．記憶手段
71、72．．．載體室
73、76．．．第1、第2搬送室
74、75．．．預備真空室
77．．．第1搬送手段
78．．．第2搬送手段
100．．．溝
W．．．晶圓
C．．．載體(搬送容器)
GT．．．閘門
圖1是表示實施形態的半導體製造裝置的平面圖。
圖2是表示實施形態的CVD裝置之一例的剖面圖。
圖3(a)(b)(c)(d)是根據實施形態所製造的半導體裝置表面部的剖面圖。
圖4是根據實施形態所製造的半導體裝置表面部的剖面圖。
圖5是表示第2實施形態的CVD裝置之一例的剖面圖。
圖6是表示藉由同一CVD裝置來進行勢壘金屬層的被覆及銅膜的形成時製程順序之一例的説明圖。
圖7(a)(b)(c)(d)是根據第2實施形態所製造的半導體裝置的表面部的剖面圖。
圖8(a)(b)是表示為了確認本發明的效果而進行的實施例與比較例的特性圖。
圖9(a)(b)是表示為了確認本發明的效果而進行的實施例與比較例的特性圖。
圖10是表示為了確認本發明的效果而進行的實施例的特性圖。
10、11．．．SiOC膜
12．．．SiN膜
13．．．勢壘金屬層
13a．．．氧化物層
14a．．．銅膜
100．．．溝

Claims (17)

  1. 一種半導體裝置的製造方法，其特徵係包含：在氣密的處理容器內，載置表面被覆由氧化傾向高的金屬所構成的底層膜的基板之工程；在上述處理容器內供給水蒸氣之工程；與供給水蒸氣的工程開始同時或其後，在上述處理容器內供給由銅的有機化合物所構成的原料氣體，而在藉由水蒸氣所形成氧化物層的上述底層膜的表面形成銅膜之工程；對形成該銅膜的基板施以熱處理，而將上述氧化物層變換成構成上述底層膜之由金屬與銅所構成的合金層之工程。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中，上述氧化傾向高的金屬為鈦或鉭。
  3. 一種半導體裝置的製造方法，其特徵係包含：在氣密的處理容器內，載置表面被覆由氧化傾向低的金屬所構成的底層膜的基板之工程；在上述處理容器內供給水蒸氣之工程；與供給水蒸氣的工程開始同時或其後，在上述處理容器內供給由銅的有機化合物所構成的原料氣體，而在上述底層膜的表面形成銅膜之工程。
  4. 如申請專利範圍第3項之半導體裝置的製造方法，其中，上述氧化傾向低的金屬為釕、銥、銀、鈀、鋨、鈷的其中任一個。
  5. 如申請專利範圍第3或4項之半導體裝置的製造方法，其中，在上述基板與上述底層膜之間被覆由氧化傾向高的金屬所構成的第2底層膜。
  6. 如申請專利範圍第5項之半導體裝置的製造方法，其中，上述第2底層膜係由鈦或鉭所構成。
  7. 一種半導體裝置的製造方法，其特徵係包含：在氣密的處理容器內載置基板之工程；在此處理容器內供給由釕的化合物所構成的第1原料氣體，而於真空環境下在上述基板的表面被覆由釕所構成的底層膜之工程；接著使基板原封不動位於上述處理容器內，或不破壞真空環境搬入別的處理容器，在該處理容器內供給由銅的有機化合物所構成的第2原料氣體，而於真空環境下在上述底層膜的表面形成銅膜之工程。
  8. 一種半導體裝置的製造裝置，係具備：設有基板搬送手段的搬送室、及氣密連接至該搬送室的第1處理容器及第2處理容器之半導體製造裝置，其特徵係具備：水蒸氣供給手段，其係連接至上述第1處理容器，對第1處理容器供給水蒸氣；原料氣體供給手段，其係連接至上述第1處理容器，對第1處理容器供給由銅的有機化合物所構成的原料氣體；加熱手段，其係設於上述第2處理容器，在第2處理容器內對基板施以熱處理；及 控制部，其係控制水蒸氣供給手段、原料氣體供給手段、及加熱手段，此控制部係控制各手段，而使能夠執行下列步驟：將表面被覆有由氧化傾向高的金屬所構成的底層膜之基板載置於上述第1處理容器內之步驟；其次在第1處理容器內供給水蒸氣之步驟；與供給水蒸氣的步驟開始同時或其後，在上述第1處理容器內供給由銅的有機化合物所構成的原料氣體，而於藉由水蒸氣來形成氧化物層的上述底層膜的表面形成銅膜之步驟；其次使形成有銅膜的基板藉由基板搬送手段來從第1處理容器往第2處理容器搬送而載置於上述第2處理容器內之步驟；及為了將上述氧化物層變換成構成上述底層膜之由金屬與銅所構成的合金層，而藉由設於第2處理容器的加熱手段來對基板施以熱處理之步驟。
  9. 如申請專利範圍第8項之半導體裝置的製造裝置，其中，上述氧化傾向高的金屬為鈦或鉭。
  10. 一種半導體裝置的製造裝置，其特徵係具備：處理容器，其係載置有基板；第1原料氣體供給手段，其係連接至該處理容器，對處理容器供給由釕的化合物所構成的第1原料氣體；第2原料氣體供給手段，其係連接至上述處理容器，對該處理容器供給由銅的有機化合物所構成的第2原料氣 體；及控制部，其係控制第1原料氣體供給手段、及第2原料氣體供給手段，此控制部係控制各手段，而使能夠執行下列步驟：在上述處理容器內載置基板之步驟；在此處理容器內藉由第1原料氣體供給手段來供給由釕的化合物所構成的第1原料氣體，而於上述基板的表面被覆由釕所構成的底層膜之步驟；及在處理容器內藉由第2原料氣體供給手段來供給由銅的有機化合物所構成的第2原料氣體，而於上述底層膜的表面形成銅膜之步驟。
  11. 如申請專利範圍第10項之半導體裝置的製造裝置，其中，更具備：連接至上述處理容器，在處理容器內供給水蒸氣之水蒸氣供給手段，上述控制部係控制各手段，而使能夠執行下列步驟：藉由第1原料氣體供給手段來供給第1原料氣體，在上述基板的表面被覆由釕所構成的底層膜之步驟的其次，在上述處理容器內藉由水蒸氣供給手段來供給水蒸氣之步驟；及與供給水蒸氣的步驟開始同時或其後，藉由第2原料氣體供給手段來供給由銅的有機化合物所構成的第2原料氣體，而於上述底層膜的表面形成銅膜之步驟。
  12. 一種電腦程式，係使半導體裝置的製造方法執行於電腦之電腦程式，其特徵為： 半導體裝置的製造方法係包含：在氣密的處理容器內，載置表面被覆由氧化傾向高的金屬所構成的底層膜的基板之工程；在上述處理容器內供給水蒸氣之工程；與供給水蒸氣的工程開始同時或其後，在上述處理容器內供給由銅的有機化合物所構成的原料氣體，而在藉由水蒸氣所形成氧化物層的上述底層膜的表面形成銅膜之工程；對形成該銅膜的基板施以熱處理，而將上述氧化物層變換成構成上述底層膜之由金屬與銅所構成的合金層之工程。
  13. 一種電腦程式，係使半導體裝置的製造方法執行於電腦之電腦程式，其特徵為：半導體裝置的製造方法係包含：在氣密的處理容器內，載置表面被覆由氧化傾向低的金屬所構成的底層膜的基板之工程；在上述處理容器內供給水蒸氣之工程；與供給水蒸氣的工程開始同時或其後，在上述處理容器內供給由銅的有機化合物所構成的原料氣體，而在上述底層膜的表面形成銅膜之工程。
  14. 一種電腦程式，係使半導體裝置的製造方法執行於電腦之電腦程式，其特徵為：半導體裝置的製造方法係包含：在氣密的處理容器內載置基板之工程； 在此處理容器內供給由釕的化合物所構成的第1原料氣體，而於真空環境下在上述基板的表面被覆由釕所構成的底層膜之工程；接著使基板原封不動位於上述處理容器內，或不破壞真空環境搬入別的處理容器，在該處理容器內供給由銅的有機化合物所構成的第2原料氣體，而於真空環境下在上述底層膜的表面形成銅膜之工程。
  15. 一種記憶媒體，係儲存使半導體裝置的製造方法執行於電腦的電腦程式之記憶媒體，其特徵為：半導體裝置的製造方法係包含：在氣密的處理容器內，載置表面被覆有由氧化傾向高的金屬所構成的底層膜的基板之工程；在上述處理容器內供給水蒸氣之工程；與供給水蒸氣的工程開始同時或其後，在上述處理容器內供給由銅的有機化合物所構成的原料氣體，而於藉由水蒸氣來形成氧化物層的上述底層膜的表面形成銅膜之工程；及對形成有該銅膜的基板施以熱處理，而將上述氧化物層變換成構成上述底層膜之由金屬與銅所構成的合金層之工程。
  16. 一種記憶媒體，係儲存使半導體裝置的製造方法執行於電腦的電腦程式之記憶媒體，其特徵為：半導體裝置的製造方法係包含：在氣密的處理容器內，載置表面被覆有由氧化傾向低 的金屬所構成的底層膜的基板之工程；在上述處理容器內供給水蒸氣之工程；與供給水蒸氣的工程開始同時或其後，在上述處理容器內供給由銅的有機化合物所構成的原料氣體，而於上述底層膜的表面形成銅膜之工程。
  17. 一種記憶媒體，係儲存使半導體裝置的製造方法執行於電腦的電腦程式之記憶媒體，其特徵為：半導體裝置的製造方法係包含：在氣密的處理容器內載置基板之工程；在此處理容器內供給由釕的化合物所構成的第1原料氣體，而於真空環境下在上述基板的表面被覆由釕所構成的底層膜之工程；接著使基板原封不動位於上述處理容器內，或不破壞真空環境搬入別的處理容器，在該處理容器內供給由銅的有機化合物所構成的第2原料氣體，而於真空環境下在上述底層膜的表面形成銅膜之工程。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5342811B2 (ja) * 2008-06-09 2013-11-13 東京エレクトロン株式会社 半導体装置の製造方法
JP5696348B2 (ja) 2008-08-09 2015-04-08 東京エレクトロン株式会社 金属回収方法、金属回収装置、排気系及びこれを用いた成膜装置
TWI497244B (zh) * 2008-11-21 2015-08-21 尼康股份有限公司 A holding member managing means, a stacked semiconductor manufacturing apparatus, and a holding member managing method
JP2010212452A (ja) * 2009-03-10 2010-09-24 Tokyo Electron Ltd Ｃｕ膜の成膜方法および記憶媒体
JP5659041B2 (ja) * 2011-02-24 2015-01-28 東京エレクトロン株式会社 成膜方法および記憶媒体
CN103572211B (zh) * 2012-07-31 2016-04-20 北京北方微电子基地设备工艺研究中心有限责任公司 物理气相沉积设备及物理气相沉积工艺
JP6324800B2 (ja) * 2014-05-07 2018-05-16 東京エレクトロン株式会社 成膜方法および成膜装置
US9793169B1 (en) * 2016-06-07 2017-10-17 Globalfoundries Inc. Methods for forming mask layers using a flowable carbon-containing silicon dioxide material
US9859219B1 (en) * 2017-01-24 2018-01-02 International Business Machines Corporation Copper wiring structures with copper titanium encapsulation

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6395637B1 (en) * 1997-12-03 2002-05-28 Electronics And Telecommunications Research Institute Method for fabricating a inductor of low parasitic resistance and capacitance
US20050184344A1 (en) * 2004-02-25 2005-08-25 Ming-Dou Ker ESD protection designs with parallel LC tank for Giga-Hertz RF integrated circuits

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5310602A (en) * 1991-11-12 1994-05-10 Cornell Research Foundation Self-aligned process for capping copper lines
JP3409831B2 (ja) * 1997-02-14 2003-05-26 日本電信電話株式会社 半導体装置の配線構造の製造方法
US6613671B1 (en) * 2000-03-03 2003-09-02 Micron Technology, Inc. Conductive connection forming methods, oxidation reducing methods, and integrated circuits formed thereby
JP2002060942A (ja) 2000-06-07 2002-02-28 Anelva Corp 銅薄膜形成方法及び銅薄膜形成装置
KR100407678B1 (ko) * 2000-06-15 2003-12-01 주식회사 하이닉스반도체 반도체 소자의 구리 금속배선 형성 방법
US6720031B2 (en) * 2001-10-16 2004-04-13 Sharp Laboratories Of America, Inc. Method of controlling the initial growth of CVD copper films by surface treatment of barrier metals films
WO2004040642A1 (en) * 2002-10-29 2004-05-13 Asm America, Inc. Oxygen bridge structures and methods
US20050206000A1 (en) * 2004-03-19 2005-09-22 Sanjeev Aggarwal Barrier for copper integrated circuits
JP4194521B2 (ja) * 2004-04-07 2008-12-10 東京エレクトロン株式会社 半導体装置の製造方法
US7713876B2 (en) * 2005-09-28 2010-05-11 Tokyo Electron Limited Method for integrating a ruthenium layer with bulk copper in copper metallization

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6395637B1 (en) * 1997-12-03 2002-05-28 Electronics And Telecommunications Research Institute Method for fabricating a inductor of low parasitic resistance and capacitance
US20050184344A1 (en) * 2004-02-25 2005-08-25 Ming-Dou Ker ESD protection designs with parallel LC tank for Giga-Hertz RF integrated circuits

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